JP2014524197A - シングルエンド構成可能マルチモードドライバ - Google Patents

Abstract

本発明の実施形態は、一般的に、シングルエンド構成可能マルチモードドライバに関する。本装置の実施形態は、入力信号を受け取る入力と、入力信号から発生させた駆動信号を通信チャネル上に送信する出力と、ドライバ装置の終端抵抗を独立して構成する機構と、装置への供給電圧を修正することなく、駆動信号の電圧振幅を独立して構成する機構とを含む。
【選択図】図８Ａ

Description

本発明の実施形態は、一般的に、電子デバイスの分野に関し、より具体的にはシングルエンド構成可能マルチモードドライバに関する。

デバイス又は要素間の信号の通信では、信号を駆動するのにドライバ回路又はドライバ装置が用いられる。例えば、高速メモリインターフェイス及び同様のプロセスにおいて信号を駆動するのにドライバが必要とされる可能性がある。

ドライバ回路には、数多くの異なる従来の回路技術を用いることができる。これらの技術は、複雑さ及び構造において、終端抵抗を持った又は持たない電圧モードドライバ、差動ドライバ、及び電流モードドライバを含むことができる。

しかしながら、このような従来技術には大きな制限がある。差動構造が選択された場合、このような回路は、多くの場合、大きな電力消費量を生じ、又は２倍の速度を必要とする。更に、従来の回路構造は、一般に、異なる環境に対する反応が制限され、従って、特定の用途に対して問題を生じるインピーダンス及び電圧振幅をもたらす可能性がある。

本発明の実施形態は、一般的に、シングルエンド構成可能マルチモードドライバに関する。

本発明の第１の態様において、シングルエンドドライバ装置の１つの実施形態は、入力信号を受け取る入力と、入力信号から発生させた駆動信号を通信チャネル上に送信する出力と、ドライバ装置の終端抵抗を独立して構成する機構と、装置への供給電圧を修正することなく、駆動信号の電圧振幅を独立して構成する機構と、を含む。

本発明の第２の態様において、システムは、通信チャネルと、駆動信号を供給するために通信チャネルと結合されたシングルエンドドライバ装置とを含み、送信ドライバ装置が、ドライバ装置の終端抵抗を独立して構成する機構と、ドライバ装置に対する供給電圧を修正することなく、駆動信号の電圧振幅を独立して構成する機構と、を含み、駆動信号を受信するために通信チャネルと結合された受信装置が設けられている。

本発明の第３の態様において、信号通信のためのシステム１つの実施形態は、第１のシングルエンドドライバ装置及び第１の受信器装置を含む第１のデバイスと、通信チャネルを介して第１のデバイスと結合され、第２のシングルエンドドライバ装置及び第２の受信器装置を有する第２のデバイスと、を含む。第１のドライバ装置及び第２のドライバ装置の終端抵抗及び電圧振幅は、独立して構成可能であり、第１のデバイスの第１のドライバ装置の電圧振幅及び終端抵抗は、第２のドライバ装置の電圧振幅及び終端抵抗と異なるように構成することができる。

本発明の第４の態様において、通信インターフェイスを構成するための方法は、構成可能ドライバ装置を含む第１のデバイスと、受信装置を含む第２のデバイスとの間のインターフェイスについてのパラメータを決定する段階と、決定されたパラメータに基づいて第１のデバイスのドライバ装置の終端抵抗を独立して構成する段階と、第１のデバイスへの供給電圧を修正することなく、決定されたパラメータに基づいて第１のデバイスのドライバ装置の電圧振幅を独立して構成する段階と、を含む。

本発明の実施形態は、同じ参照番号が同じ要素を示す添付図面の図において限定ではなく例証として示される。

Ｉ／Ｏリンクの要素の１つの実施形態の例図である。 シングルエンド電圧モードドライバの例図である。 送信側と受信側とに終端が設けられたシングルエンド電圧モードドライバの例図である。 ドライバシステム構造の要素の例図である。 電圧モード差動ドライバの例図である。 電流モード論理ドライバの例図である。 シングルエンド電流モードドライバの例図である。 構成可能シングルエンドドライバ構造の１つの実施形態の例図である。 電流源を有する構成可能シングルエンドドライバの１つの実施形態の例図である。 構成可能シングルエンド電圧モードドライバの１つの実施形態の例図である。 構成可能シングルエンド電圧モードドライバの１つの実施形態の例図である。 構成可能シングルエンド混在モードドライバの１つの実施形態の例図である。 構成可能シングルエンド混在モードドライバの１つの実施形態の例図である。 構成可能ドライバへのバイアス電圧を発生させるフィードバック回路の１つの実施形態の例図である。 構成可能ドライバ回路を用いてバイアス電圧における電圧振幅を導出する装置の１つの実施形態の例図である。 構成可能ドライバ回路の複製物を用いてバイアス電圧における電圧振幅を導出する装置の１つの実施形態の例図である。 構成可能ドライバにおけるインピーダンスの検出及び調節のための装置の１つの実施形態の例図である。 特定のドライバのインピーダンス特性の例図である。 ドライバの実施形態における速度対電力の相反関係の例図である。 ドライバに向けたパルス制御機構の１つの実施形態の例図である。 ドライバのパルス制御機構の実施形態によって発生させた信号の例図である。 デバイス間のインターフェイス用のドライバ装置の１つの実施形態の例図である。 信号を第１のデバイスから第２のデバイスに駆動するための処理の実施形態を例示するフローチャートである。

本発明の実施形態は、一般的に、シングルエンド構成可能マルチモードドライバに関する。

幾つかの実施形態において、方法、装置、又はシステムは、シングルエンド構成可能マルチモードドライバを提供する。幾つかの実施形態では、装置又はシステムは、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリ）インターフェイスを含む、高速有線インターフェイス用のドライバのような信号伝送を行うドライバを提供する。幾つかの実施形態では、ドライバは、電圧振幅特性及び終端抵抗に対して構成可能とすることができる。幾つかの実施形態では、ドライバは、マルチモードのモードであり、この場合「マルチモード」とは、複数の異なる速度での動作を意味する。

利用することができるドライバに対する数多くの回路技術が存在する。しかしながら、既存のドライバ構造は、通常、以下の問題の１つ又はそれ以上を示す。

（１）過度な電力消費

（２）動作速度を２倍にすることが必要な差動構造

（３）終端抵抗に対して構成不能

（４）電圧振幅に対して構成不能

（５）供給電圧と電圧振幅との間の緊密な関係

（６）大きな減結合キャパシタを有する電圧レギュレータ要件

（７）データレートの制限

幾つかの実施形態では、装置は、入力信号を受信する入力と、入力信号から発生させた駆動信号を通信チャネル上に送信する出力と、ドライバ装置の終端抵抗を構成する機構と、駆動信号の電圧振幅を構成する機構とを含む。

幾つかの実施形態では、システムは、通信チャネルと、駆動信号を供給するために通信チャネルと結合されたドライバ装置と、ドライバ装置の終端抵抗を構成する機構及び駆動信号の電圧振幅を構成する機構を含む送信装置と、駆動信号を受信するために通信チャネルと結合された受信装置とを含む。

図１は、Ｉ／Ｏリンクの要素の１つの実施形態を例示している。この例図では、２つのデバイスを電気的に接続する単一チャネルＩ／Ｏリンクの機能ブロックが提供される。図示のように、並列データ１０５がシリアライザ１１０によって並直列変換され、並直列変換された出力は、チャネル１３５を介した送信のためドライバ１３０によって受け取られる。シリアライザ１１０及びドライバ１３０は、位相ロックループ（ＰＬＬ）回路１１５によって生成されるクロック信号１２５によりクロック制御することができ、位相ロックループ（ＰＬＬ）回路１１５は、基準クロック信号１２０を用いてクロック信号１２５を発生させる。チャネル１３５を介して送信された並直列変換されたデータは、信号等化器１４０によって受信され、該信号等化器１４０は、均等化したデータ信号をクロック及びデータ復元要素１４５に供給する。クロック及びデータ復元要素は、復元したデータをデシリアライザ１５５に供給し、復元したクロック信号１５０を等化器１４０及びデシリアライザ１５５に供給する。デシリアライザ１５５は、データを直並列変換し、並列データ出力１６０を生成する。

動作時には、Ｉ／Ｏリンク１００の総電力消費量の大部分がドライバ１３０によって消費される。幾つかの実施形態では、ドライバ１３０は、電力消費量を制御するように構成することができる構成可能マルチモードドライバである。

図２は、シングルエンド電圧モードドライバを例示している。この例図では、シングルエンドの（差動ではなく）ドライバ２００は、例えば最大１Ｇｂｐｓ（ギガビット毎秒）の速度における送信を提供することができる。この例図では、ドライバ２００は、信号をチャネル（ＣＨＡＮ）２７０を介して受信器（ＲＸ）２５０に駆動するように動作し、ドライバ２００のチャネル接続部は、第１のキャパシタ（Ｃ１）によって接地と結合され、受信器２８０のチャネル接続部は、第２のキャパシタ（Ｃ２）２８２によって接地と結合される。ドライバ２００は、スイッチとして用いられる、トランジスタＭ１１ ２１０、Ｍ２１ ２１６、Ｍ１２ ２２０、Ｍ２２ ２２６…Ｍ１Ｎ ２３０、Ｍ２Ｎ ２３６を含み、これらのトランジスタによって制御される抵抗器Ｒ１１ ２１２からＲ２Ｎ ２３４のスイッチング可能な組み合わせを用いて終端の変更が提供される。

特定の技術に優るドライバ２００の利点は、一般的にこのドライバが動的電力しか消費しない点である。しかしながら、高いデータレート（レート＞２Ｇｂｐｓ等の）では、信号反射及び電源バウンスに起因して、信号インテグリティ性能が急速に悪化する可能性があり、これによって速度及びＢＥＲ（ビットエラーレート）が制限される。従って、高速では、信号反射及び電源バウンスに対処するために一般的に２つの技法が用いられる。反射を軽減するために、受信器端部と送信器端部の両方において終端抵抗器を用いることができる。電源バウンス効果を軽減するために、差動回路構造が用いられる。しかしながら、これらの構造又は方法の両方が大きな電力損失を有し、このことについて以下でより詳細に説明する。

図３は、送信側と受信側に終端抵抗が設けられたシングルエンド電圧モードドライバを例示している。この例図では、ドライバ３００は、チャネル（ＣＨＡＮ）３７０を介して受信器（ＲＸ）３８０と結合され、ドライバ３００へのチャネル接続部は、第１のキャパシタ（Ｃ１）３６２によって接地と結合され、受信器３８０のチャネル接続部は、第２のキャパシタ（Ｃ２）３８２によって接地と結合される。ドライバ３００は、電圧ＶＤＤＱと第１の抵抗器（Ｒ１）３１２の第１の端部との間でスイッチとして動作する第１のトランジスタ（Ｍ１）３１０を含み、Ｒ２ ３１４の第２の端部はＣＨＡＮ ３７０と結合される。ドライバ３００は更に、接地と第２の抵抗器（Ｒ２）３１４の第１の端部との間でスイッチとして動作する第２のトランジスタ（Ｍ２）３１６を含み、Ｒ２ ３１４の第２の端部は、Ｒ１ ３１２の第２の端部及びＣＨＡＮ ３７０と結合される。

動作時には、ドライバ３００の動的電流の使用に加えて、ドライバ３００はまた、ハイ状態でＶＤＤＱ／２Ｒ（この場合、ＲはＲ１及びＲｔの抵抗である）とほぼ等しい静電流を引き込む。例えば、ＶＤＤＱ＝１．２Ｖ及び２Ｒ＝１００オームの場合、静電流はおよそ１２ｍＡであり、この電流は、装置内に多くのこのようなチャネルが存在する可能性があるモバイルアプリケーションにおいては極めて高い。ロー状態では、ドライバは、基本的にいかなる電流も引き込むことにはならない。

図４は、ドライバシステム構造の要素の例図である。この例図では、電力を低減するために、低電源電圧を利用することができる。しかしながら、この電圧供給は、チップの外部のスイッチングレギュレータから生成される。動作時には、ドライバが、オンチップレギュレータから導出される低電圧振幅及びシングルエンド構造を適正に機能させることを可能にする点で問題がある。この例図では、電源は、標準のＶ_DDではないＶｓ／２であり、振幅はＶｓ／４である。従って、出力振幅は、外部電源に依存することになる。

この例図では、スルーレート制御４３０は、ゲート電圧Ｖｓｒを調節することによるＰＭＯＳ（Ｐ型金属酸化物半導体）デバイスの抵抗の制御を含む、インピーダンス制御４２０によって達成される。プリエンファシス４１０は、同じユニットドライバを複製し、各ドライバを通じて過去及び現在のサンプルを入力することによって達成される。

この例図では、ドライバの出力抵抗は、ゼロとＰＶＤＤとの間にプリドライバ（ＰｒｅＤｒｖｒ）振幅を有することによって制御される。ＰＶＤＤは、ＮＭＯＳ（Ｎ型金属酸化物半導体）デバイスの抵抗に基づいて（ＮＭＯＳのＶ_gsに依存して）設定される。ＮＭＯＳトランジスタは、最終段においてトライオード領域（抵抗性領域）内でしか動作しない。それとは対照的に、幾つかの実施形態では、デバイスは、トランジスタに依存してトライオードモードと電流源モードの両方で動作する。

図５は、電圧モード差動ドライバを例示している。差動構造は、電源バウンス及びコモンモードノイズを軽減するのに用いることができる。図５は、１つの実施可能な電圧モード差動ドライバの実施構成を例示している。この例図では、ドライバ５００は、第１の差動構造５１０と第２の差動構造５２０とを含む。第１の差動構造５１０は、第１のチャネル（ＣＨＡＮ−１）５７０を介して受信器（ＲＸ）５８０と結合され、第２の差動構造５２０は、第２のチャネル（ＣＨＡＮ−２）５７２を介して受信器５８０と結合される。差動構造の各々のチャネル接続部は、第１のキャパシタ（Ｃ１）５６２及び５６４を介して接地と結合され、受信器５８０への２つの入力の各々は、第２のキャパシタ（Ｃ２）５８２及び５８４によって接地と結合される。差動構造の各々は、電圧ＶＤＤＱと第１の抵抗器（Ｒ１）５１２又は５２２の第１の端部との間のスイッチとして第１のトランジスタ（Ｍ１）５１０又は５２０を含み、第１の抵抗器５１２又は５２２の第２の端部は、チャネル５７０又は５７２と結合される。差動構造の各々は更に、接地と第２の抵抗器（Ｒ２）５１４又は５２４の第１の端部との間のスイッチとして第２のトランジスタ（Ｍ２）５１６又は５２６を含み、第２の抵抗器５１４又は５２４の第２の端部は、チャネル５７０又は５７２と結合される。

この構造では、電源から引き込まれた正味電流は、ビット状態に関係なく一定であり、これによって電源バウンスが軽減される。静電流は、ＶＤＤＱ／４Ｒ（この場合、例えばＲ１＝Ｒ２＝Ｒｔ＝Ｒである）によって与えられ、Ｒ＝５０オーム及びＶＤＤ＝１．２Ｖにおいて６ｍＡの電流引き込みが可能になる。図５に例示した装置は、同等のシングルエンド構造の電力の半分しか消費しないが（同じ電圧振幅において）、ドライバは、ピン当たりの同じ帯域効率を維持するために、シングルエンド構造の速度の２倍で動作することが必要とされる。高速では、多くの用途においてチャネル要件が過度の制約条件を課す可能性がある。加えて、電圧振幅は、容易には構成又はプログラミングされず、従って、電力損をデータ速度と容易には適合させることができない。

図６は、電流モード論理（ＣＭＬ）ドライバを例示している。この例図では、電流源（Ｉ）６４０は、第１のトランジスタ（Ｍ１）６１０及び第２のトランジスタ（Ｍ２）６２０の第１の端部と結合され、Ｍ１ ６１０の第２の端部は、第１のチャネル（ＣＨＡＮ−１）６７０及び抵抗器（Ｒ）６１２の第１の端部と結合され、Ｒ６１２の第２の端部は接地と結合され、Ｍ２ ６２０の第２の端部は、第２のチャネル（ＣＨＡＮ−２）６７２及び抵抗器（Ｒ）６２２の第１の端部と結合され、Ｒ６２２の第２の端部は接地と結合される。受信器（ＲＸ）６８０の第１の端部はＣＨＡＮ−１ ６７０及び終端抵抗器（２＊Ｒｔ）６８２の第１の端部と結合され、ＲＸ６８０の第２の端部は、ＣＨＡＮ−２ ６７２及び終端抵抗器６８２の第２の端部と結合される。

電流モード論理ドライバは、電流によって振幅を修正する柔軟性を与えることができ、従って、このようなドライバが一般的に用いられる。しかしながら、ドライバ６００等のＣＭＬドライバは、出力の状態とは関係なく静電流を引き込む。この理由から、ＣＭＬドライバは、一般的に、データがバーストで送信される用途には適さない。

図７は、シングルエンド電流モードドライバを例示している。この例図では、トランジスタ（Ｍ１）７１０の第１の端部は電圧源Ｖ_DDと結合され、Ｍ１ ７１０の第２の端部は、チャネル（ＣＨＡＮ）７７０及び抵抗器（Ｒ）７１２の第１の端部と結合され、Ｒ７１２の第２の端部は接地と結合される。受信器（ＲＸ）７８０の第１の端部は、ＣＨＡＮ７７０及び終端抵抗器（Ｒｔ）７８２の第１の端部と結合され、Ｒｔ７８２の第２の端部は接地と結合される。しかしながら、ドライバ７００等のシングルエンド電流モードドライバは、一般的に、同様の電圧振幅において図６に例示したドライバ６００等の差動ドライバの２倍の電流を消費し、従って、著しい制限がある。

幾つかの実施形態では、ドライバは、従来のドライバと比較して動作の改善を可能にする要素を含む。幾つかの実施形態では、ドライバは、電力消費量を低減し、ピン当たりの改善された帯域効率を与える要素を含み、これによってドライバの有効振幅（又は電流）が低減され、ドライバで利用可能な電流のうちのより多くの部分が、取り付けられた負荷に提供される。

図８Ａは、構成可能シングルエンドドライバ構造の１つの実施形態を例示している。この例図では、ドライバ８００（本明細書ではＩ型ドライバと呼ぶ場合がある）は、終端抵抗（Ｒｔ）８８２を含む受信器装置とチャネル（ＣＨＡＮ）８７０を介して結合される。ドライバ８００は、電圧Ｖ_DDと第１の抵抗器（Ｒ１）８１２の第１の端部との間でスイッチとして機能する第１のトランジスタ（Ｍ１）を含み、Ｒ１ ８１２の第２の端部は、ＣＨＡＮ８７０の送信器側と結合される。ドライバ８００は更に、接地と第２の抵抗器（Ｒ２）８１４との間でスイッチとして機能する第２のトランジスタ（Ｍ２）８１６を含み、Ｒ２ ８１４の第２の端部はＣＨＡＮ８７０と結合される。幾つかの実施形態では、ドライバは更に、接地と第３の抵抗器（Ｒ３）８２４との間でスイッチとして機能する第３のトランジスタ（Ｍ３）８２６を含み、Ｒ３ ８２４の第２の端部はＣＨＡＮ８７０と結合される。

幾つかの実施形態では、トランジスタＭ１ ８１０及びＭ３ ８２６はスイッチとして動作し、これによってＭ１／Ｒ１の直列接続部とＭ３／Ｒ３の直列接続部との間の電圧分割を利用して、ドライバ出力における電圧振幅を設定することができる。電源とは無関係に設定できる（抵抗値を調節することによって）電圧振幅を与えることによって、特定のインターフェイスに適するように出力電圧、従って電力損を最小限に抑えることができる。幾つかの実施形態では、図８Ａに提示した構造は、バイアス電圧を必要とせずに動作し、起動時間が重要な用途において利用することができる。幾つかの実施形態では、ドライバ８００は、シングルエンド電流モードドライバと比較して改善された電力損効率を与えるのに用いることができる。

図８Ａには、本明細書でストリングとも呼ばれるドライバ回路の枝路を、単線のストリングとして例示しているが、このようなストリングの各々は、複数の並列ストリングを表すものとすることができる。幾つかの実施形態では、トランジスタ及び抵抗器からなる複数のストリングによって、ドライバ装置８００のプログラマビリティ及び構成可能性を与えることができ、ドライバ８００は、正しい出力インピーダンス又は電流能力を提供するストリングのみを含む。幾つかの実施形態では、複数のストリングを利用して、システム内のＰＶＴ（プロセス、電圧、温度）の変化を追跡することができる。例えば、図８Ａでは、Ｍ１ ８１０及びＲ１ ８１２は、数多くのこのようなストリングの等価物を表している。幾つかの実施形態では、ドライバ８００に対して選択されるストリング数は、ドライバに必要とされる構成可能性に依存する。更に、Ｍ３ ８２６／Ｒ３ ８２４ストリング及びＭ２ ８１６／Ｒ２ ８１４ストリングについても同じことが当てはまる。幾つかの実施形態では、この概念は、図８Ｂから図１２に例示したような他の回路構造内に含まれるストリングについても当てはまる。

幾つかの実施形態では、ドライバ８００は、大きなＶｔ（閾値電圧）のトランジスタを用いて動作することができ、従って、ドライバの構造をＤＲＡＭ型のプロセスに適するものにする。Ｉ型ドライバ８００は、ドライバインピーダンス（Ｚ０）と出力電圧振幅（Ｖｄｒｉｖｅｒｏｕｔ）とを独立して適合させる自由度を与える。これらのパラメータは、Ｍ１及びＭ３が理想的なスイッチであるように単純化された場合、次式で表すことができる。
Ｚ０＝Ｒ１／／Ｒ３ ［１］
Ｖｄｒｉｖｅｒｏｕｔ＝（Ｒ３／／Ｒｔ）／（Ｒ３／／Ｒｔ＋Ｒ１） ［２］
ここで／／は並列の抵抗器を表し、Ｒｔはチャネルの特性インピーダンスと一致すると仮定する。

幾つかの実施形態では、必要とされるＺ０とＶｄｒｉｖｅｒｏｕｔと電力損とを同時に満たすように、Ｒ１及びＲ３に調節を加えることができ、これによって回路構造を様々な用途に適合させることが可能になる。

図８Ｂは、電流源を有する構成可能シングルエンドドライバ構造の１つの実施形態を例示している。この例図では、ドライバ８０１（Ｉ型ドライバの別の変化形である）は、図８Ａに関して上記で説明した要素に加えて、構成可能電流源８２０（ここでは電流源トランジスタＭ４が電流源である）を更に含み、電流源は、ＣＨＡＮ８７０の送信器側と結合される。電流源８２０は電流源トランジスタＭ４として例示されており、この図には電流源のミラー要素は例示されていない。幾つかの実施形態では、電流源８２０は、必要に応じて追加の出力電流を供給することができる。幾つかの実施形態では、ドライバ８０１の電流源８２０は、必要な電流を供給するようプログラミング可能である。

幾つかの実施形態では、ドライバ８０１における高電圧は、第１のトランジスタ８１０、第２のトランジスタ８１６、及び電流源トランジスタ８２０をオンにスイッチングし、第３のトランジスタ８２６をオフにスイッチングすることによって得ることができ、ここで高電圧値は、Ｒ１ ８１２とＲ３ ８２４との比及び電流源８２０からの電流によって定義される。幾つかの実施形態では、ドライバ８０１における低電圧は、第１のトランジスタ８１０、第２のトランジスタ８１４、及び電流源トランジスタ８２０をオフにスイッチングし、第３のトランジスタ８２６をオンにスイッチングすることによって得ることができる。幾つかの実施形態では、高電圧状態における終端の値は、Ｒ１及びＲ３の等価並列抵抗によって設定され、それに対して低電圧状態における終端は、Ｒ２によって設定される。

幾つかの実施形態では、図８Ａに関して上記で説明したように、Ｒ１ ８１２、Ｒ２ ８１４、及びＲ３ ８２４の等価抵抗は、例示しているユニットの複数の並列ストリングを用いることから導出することができ、従って、並列ストリングのうちの１つ又はそれ以上を有効にすることによって、Ｒ１、Ｒ２、及びＲ３を効果的に変更することができる。１つの実施例では、Ｍ１ ８１０及びＲ１ ８１２からなるストリングは、抵抗及びトランジスタからなる複数の並列ストリングの等価物とすることができ、この場合、図８Ｂは、複数のストリングの等価表現を提示している。このことはまた、Ｍ２ ８１６及びＲ２ ８１４を含むストリング並びにＭ３ ８２６及びＲ３ ８２４を含むストリング等、例示している他のストリングにも当てはまる。幾つかの実施形態では、複数のストリングのうちの１つ又はそれ以上の有効化を利用して、終端抵抗に対するプログラマビリティを与えることができる。

図９は、構成可能シングルエンド電圧モードドライバの１つの実施形態を例示している。この例図では、ドライバ９００（本明細書ではＩＩ型ドライバと呼ぶ場合がある）は電圧モードドライバである。幾つかの実施形態では、ドライバ９００の第１のトランジスタ（Ｍ１）９１０は、トランジスタ９４２の端子と結合されたソースフォロワとして機能し、トランジスタ９４２の第２の端子はバイアス電圧Ｖｂｉａｓ１と結合され、第２のトランジスタ（Ｍ２）９１６はスイッチとして機能し、Ｍ２ ９１６のゲートは、電圧Ｖ_inを受けるインバータ９４４と結合される。例示するように、Ｍ１ ９１０の第１の端子は電圧Ｖ_DDと結合され、Ｍ１ ９１０の第２の端子は、第１の可変抵抗器（Ｒ１）９１２の第１の端部及びブリーダ電流源（ｌｂ）９４０と結合される。Ｒ１ ９１２の第２の端部は、チャネル（ＣＨＡＮ）９７０及び第２の可変抵抗器（Ｒ２）９１４の第１の端部と結合される。Ｒ２ ９１４の第２の端部はＭ２ ９１６の第１の端子と結合され、Ｍ２ ９１６の第２の端子は接地と結合される。ＣＨＡＮ９７０の受信器端部と結合されるのは、終端抵抗を表す第３の可変抵抗器（Ｒ３）９８２である。

この構造では、Ｍ１ ９１０への入力は、出力がハイである時にＶｂｉａｓ１にバイアスされ、オフ状態で接地に引かれる。幾つかの実施形態では、Ｖｂｉａｓ１の値を調整することによって、ドライバ９００の出力振幅を最小必要値に制御することができ、従って、対応する電力損を低減することができる。例えば、Ｒ３ ９８２において３００ｍＶの振幅が必要とされる場合には、Ｍ１ ９１０によって６ｍＡの電流が供給され、これは、典型的なシングルエンド方式（この例では１．２ＶのＶＤＤにおいて電流は１２ｍＡになる）の電流及び結果として生じる電力消費量の半分である。このシステムでは、ドライバ９００の出力インピーダンスは、Ｒ１と、Ｍ１ ９１０のソースにおいて見られる小さい／大きな信号インピーダンスとの合計である。幾つかの実施形態では、小さい／大きな信号インピーダンスにおける変動の作用は、Ｍ１ ９１０のソースインピーダンスに対して大きなＲ１ ９１２の値を利用することによって軽減することができる。幾つかの実施形態では、ブリーダ電流源ｌｂ ９４０は、Ｍ１のバイアス点を調節する点で追加の柔軟性を与える。幾つかの実施形態では、ｌｂ電流は、総電流のうちの一部分であり、ゼロ状態ではＭ２及びＲ２のみが接地に導通し、従って、ドライバ９００は、実質的にいかなる静電流も有さない。

図１０は、構成可能シングルエンド電圧モードドライバの１つの実施形態を例示している。図１０は、ＩＩ型電圧モードドライバの修正形態１０００を例示している。幾つかの実施形態では、第１のトランジスタ（バイアス電圧Ｖｂｉａｓ１を受けるＭ１）１０１０の第１の端子は電圧Ｖ_DDと結合され、Ｍ１ １０１０の第２の端子は、第１の可変抵抗器（Ｒ１）１０１２の第１の端部及びブリーダ電流源（ｌｂ）１０４０と結合される。第２のトランジスタ（入力信号Ｖｉｎを受けるＭ２）の第１の端子は、第２の可変抵抗器（Ｒ２）１０１４の第１の端部と結合される。Ｒ１ １０１２の第２の端部は第３のトランジスタ（入力信号Ｖｉｎを受けるＭ３）１０４２の第１の端子と結合され、Ｍ３ １０４２の第２の端子は、チャネル（ＣＨＡＮ）の第１の端部及びＲ２ １０１４の第１の端部と結合される。ＣＨＡＮ１０７０の第２の端部と結合されるのは、第３の可変抵抗器（Ｒ３）１０８２である。

この実施構成では、スイッチＭ３ １０４２はＭ１ １０１０と直列である。幾つかの実施形態では、例示しているＩＩ型ドライバの機能は、Ｉ型ドライバの機能を含むことができる。幾つかの実施形態では、図１０に例示した構造は、受信器側に終端抵抗を含まないドライバにも好適となるであろう。この状況では、ブリーダ電流源ｌｂ １０４０を利用して、トランジスタＭ１ １０１０が、適切なオーバードライブ電圧によって常に作動状態にあるのを確実にすることができる。

幾つかの実施形態では、ドライバ１０００の電圧振幅及び終端抵抗は、第１の可変抵抗器１０１２及び第２の可変抵抗器１０１４の抵抗調節によって構成可能である。幾つかの実施形態では、電圧振幅は更に、バイアス電圧Ｖｂｉａｓ１によって定義される。幾つかの実施形態では、トランジスタＭ３ １０４２及びＭ２ １０１６は、相補的に動作する。例えば、Ｍ３がオンであるときには、Ｍ２は理想的にはオフであり、その逆もまた同様である。

図１１は、構成可能シングルエンド混在モードドライバの１つの実施形態の例図である。この例図では、「ＩＩＩ型」電圧モード電流モード混在ドライバが提供される。幾つかの実施形態では、ドライバ１１００は、電圧Ｖ_DDと結合された第１の端子と、第１の可変抵抗器（Ｒ１）１１２２の第１の端部、第２の可変抵抗器（Ｒ２）１１１４の第１の端部、及びチャネル（ＣＨＡＮ）１１７０の第１の送信器端部と結合された第２の端子と、を有する第１のトランジスタ（Ｍ１）１１１０を含む。幾つかの実施形態では、Ｒ２ １１１４の第２の端部は、第２のトランジスタ（Ｍ２）１１１６の第１の端子と結合され、Ｍ２ １１１６の第２の端子は接地と結合される。幾つかの実施形態では、第３のトランジスタ（Ｍ３）１１２０は、Ｖ_DDと結合された第１の端子と、Ｒ１ １１２２の第２の端部及びブリーダ電流源（ｌｂ）１１４０と結合された第２の端子とを含み、Ｍ３ １１２０のゲートは、インバータ１１４２と結合される。

幾つかの実施形態では、Ｍ１ １１１０は、オン状態の間にスイッチング電流源として機能する。更にＭ３への入力は、供給電圧が基準電圧（ＶＲＥＦ）に調整されたインバータ１１４２によって振幅調整され、これによって、ドライバ１１００の出力における電圧振幅が制御される。幾つかの実施形態では、Ｍ３の足が十分な振幅及び終端制御を提供する場合には、Ｍ１ １１１０はドライバ回路から取り除くことができる。幾つかの実施形態では、Ｍ１ １１１０は、理想的ではないチャネル効果を補償するのに遷移中に必要とされる電流を供給するディエンファシスタップとして利用することができる。幾つかの実施形態では、適切なディエンファシスタップを有する追加の数のストリング（Ｍ１ １１１０等の）を含めることによって、タップの数を拡大することができる（この図にはこのような追加の数のストリングを例示していない）。幾つかの実施形態では、振幅が接地を基準とせず、Ｖ_DDを基準とするように例示した構造を逆にすることができる。

図１２は、構成可能シングルエンド混在モードドライバの１つの実施形態を例示している。この例図では、ＩＩ型とＩＩＩ型の混在モードドライバ１２００の修正形態の１つの実施形態が提供される。幾つかの実施形態では、ドライバ１２００は、第１の可変抵抗器（Ｒ１）１２１２の第１の端部と結合された第１の端子を有する第１のトランジスタ（Ｍ１）１２１１（バイアス電圧Ｖｂｉａｓ１を受ける）を含む。Ｒ１ １２１２の第２の端部は、チャネル（ＣＨＡＮ）１２７０の送信器端部及び第２の調節可能抵抗器（Ｒ２）１２１４の第１の端部と結合される。Ｒ２ １２１４の第２の端部は第２のトランジスタ（Ｍ２）１２１６の第１の端子と結合され、Ｍ２ １２１６の第２の端子は接地と結合される。Ｍ１ １２１１の第２の端子は、第３のトランジスタ（Ｍ３）１２１０の第１の端子と結合され、Ｍ３ １２１０の第２の端子は、電圧Ｖ_DDと結合される。第４のトランジスタ（Ｍ４）１２２０（電圧Ｖｂｉａｓ２を受ける）は、電圧Ｖ_DDと結合された第１の端子と、第５のトランジスタ（Ｍ５）１２２１の第１の端子と結合された第２の端子とを含み、Ｍ５ １２２１の第２の端子はＣＨＡＮ１２７０の第１の端部と結合される。ＣＨＡＮ１２７０の第２の端部は、調節可能終端抵抗（Ｒ３）１２８２と結合される。幾つかの実施形態では、Ｍ４ １２２０は電流源として動作し、Ｍ１ １２１１はソースフォロワとして動作し、Ｍ３ １２１０及びＭ５ １２２１はスイッチとして動作する。

幾つかの実施形態では、図８Ａから図１２に例示したドライバのうちの１つのようなドライバは、以下の利点をもたらすことができる。

（１）ドライバによって供給される全ての電流（漏れ電流以外）が負荷に供給され、これによって電力損が低減される。

（２）システム要件に基づいて、電力損を低減するように電圧振幅を構成又はプログラミングすることができる。

（３）システム要件に基づいて、終端抵抗を構成又はプログラミングすることができる。

（４）電圧振幅を供給電圧の値から減結合することができる。

（５）特にＤＲＡＭプロセスにおいて、大きな閾値電圧を有するトランジスタを用いてドライバを実装することができる。

幾つかの実施形態では、図８Ａから図１２に提示したドライバ回路に関する特定の追加の課題は、以下の事柄に関する。

（１）バイアス電圧の発生

（２）ＰＶＴ（処理、電圧、温度）変動に伴うバイアス電圧の追跡

（３）インピーダンスの制御

図１３は、構成可能ドライバに対するバイアス電圧を発生させるフィードバック回路の１つの実施形態の例図である。幾つかの実施形態では、バイアス電圧発生器１３００は、バイアス電圧を制御するために、出力における実際のドライバ電圧（Ｖｄｒｉｖｅｒｏｕｔ）と必要とされる電圧振幅（Ｖｓｗｉｎｇ）との比較を可能にする。幾つかの実施形態では、発生器回路１３００は、Ｖｄｒｉｖｅｏｕｔ及びＶｓｗｉｎｇを比較入力として受け取る誤差／基準発生器１３４４を含む。幾つかの実施形態では、誤差／基準発生器は更に、基準発生器の出力の制御において柔軟性を与える特定のプログラミング可能ビットの入力を受け取る。発生器回路１３００では、ＶｄｒｉｖｅｏｕｔとＶｓｗｉｎｇとの間の誤差電圧は、増幅器１３４０への第１の入力としてＶｒｅｆ値を発生させるデジタル−アナログコンバータ１３４２に供給され、増幅器の出力は、キャパシタＣ１３２０の第１の端子及びトランジスタ（Ｍ８）１３１０のゲートに結合され、Ｍ８の第１の端子は電圧Ｖ_DDと結合され、Ｍ８ １３１０の第２の端子は、ドライバにおけるバイアス入力Ｖｂｉａｓ１への出力ノードと結合され、ノードは、増幅器１３４０の第２の入力及び抵抗器Ｒｂｇ１３１４の第１の端部に結合され、Ｒｂｇの第２の端部は接地と結合される。幾つかの実施形態では、電圧は、電源電圧Ｖ_DDを基準とすることができ、これに加えて接地電位も基準とする。

幾つかの実施形態では、特定のバイアス電圧（Ｖｂｉａｓ１）におけるドライバのＤＣ電圧振幅を導出する方法又は装置を提供することができる。第１の実施構成では、実際のドライバを用いてＶｄｒｉｖｅｒｏｕｔを導出し、それに対して第２の実施構成では、複製ドライバ回路がその代わりに用いられる。特定のリンク実施構成に応じて、２つの方式の何れかを採用することができる。

図１４Ａは、構成可能ドライバ回路を用いてバイアス電圧における電圧振幅を導出する装置の１つの実施形態の例図である。幾つかの実施形態では、バイアス電圧入力Ｖｂｉａｓ１は、ドライバ１４００の第１のトランジスタ（Ｍ１）１４１０のゲートに供給され、Ｍ１の第１の端子は電圧Ｖ_DDと結合され、Ｍ１の第２の端子は、第１の抵抗器（Ｒ１）１４１２の第１の端部及びブリーダ電流源（ｌｂ）１４３０と結合される。Ｒ１ １４１２の第２の端部はトランジスタ（Ｍ３）１４１６の第１の端子と結合され、Ｍ３のゲートはＶ_DDと結合され、Ｍ３の第２の端子は、出力Ｖｄｒｉｖｅｒｏｕｔへのノード及びチャネル（ＣＨＡＮ）１４４０の第１の端部と結合される。ＣＨＡＮ１４４０の第２の端部は抵抗（Ｒ３）１４４２と結合される。このような回路では、出力の電圧振幅は、入力バイアス電圧Ｖｂｉａｓ１との関連で評価することができる。

図１４Ｂは、構成可能ドライバ回路の複製物を用いてバイアス電圧における電圧振幅を導出する装置の１つの実施形態の例図である。幾つかの実施形態では、バイアス電圧入力Ｖｂｉａｓ１は、ドライバ複製回路１４５０の第１のトランジスタ（Ｍ１）１４６０のゲートに供給され、Ｍ１の第１の端子は電圧Ｖ_DDと結合され、Ｍ１の第２の端子は、第１の抵抗器（Ｒ１）１４６２の第１の端部及びブリーダ電流源１４８０と結合される。Ｒ１ １４６２の第２の端部はトランジスタ（Ｍ３）１４６６の第１の端子と結合され、Ｍ３のゲートはＶ_DDと結合され、Ｍ３の第２の端子は、Ｖｄｒｉｖｅｒｏｕｔへのノード及び抵抗（Ｒ３）１４９２に結合される。

幾つかの実施形態では、バイアス電圧を発生させるフィードバック機構を図１３及び図１４Ａに例示した回路の要素等の電圧振幅を導出する機構と組み合わせることができ、出力振幅を特定の指定Ｖｓｗｉｎｇ値に制御するフィードバック構造を与えるように組み合わせることができる。

図１５は、構成可能ドライバにおけるインピーダンスの検出及び調節のための装置の１つの実施形態を例示している。図８Ａ〜図１２に例示したドライバのようなドライバでは、効果的な動作のために、インピーダンスの検出及び調節が極めて重要である。図１５は、出力インピーダンス（抵抗）の正確な調節を与える機構の１つの実施形態を例示している。幾つかの実施形態では、バイアス電圧入力Ｖｂｉａｓ１は、ドライバ１５００の第１のトランジスタ（Ｍ１）１５１０のゲートに供給され、Ｍ１の第１の端子は電圧Ｖ_DDと結合され、Ｍ１の第２の端子は、第１の可変抵抗器（Ｒ１）１５１２の第１の端部及びブリーダ電流源（ｌｂ）１５４０と結合される。Ｒ１ １５１２の第２の端部はトランジスタ（Ｍ３）１５１６の第１の端子と結合され、Ｍ３のゲートはＶ_DDと結合され、Ｍ３の第２の端子は、Ｖｏｕｔへのノードと結合される。幾つかの実施形態では、Ｖｏｕｔノードは、アナログ−デジタル検出器１５０４の形態である電圧検出器と、可変終端抵抗（Ｒ３）１５８２と、トランジスタ１５７２と結合されたトランジスタ１５７０を含む電流ミラー回路に結合され、トランジスタ１５７２は、電流源（Ｉ）１５６０からの電流を受ける。

幾つかの実施形態では、図１５の電圧検出器は、インピーダンス調節の較正プロセスを助けることができる低周波数のアナログ−デジタルコンバータである。幾つかの実施形態では、較正手順は、Ｖｂｉａｓ１、ｌｂ、及びＲ１に対して正しい較正済み値を設定し、これによって正しい振幅電圧及びインピーダンスを同時に得るように連携して行うことができる。

図１６は、特定のドライバのインピーダンス特性の例図である。この例図では、ドライバのインピーダンス特性１６００は、ドライバのトランジスタ及び抵抗器によって与えられるインピーダンスの線形抵抗に依存して変化し、増大する線形抵抗が、直線状（５０オーム）の線１６５０により近い関係を与え、トランジスタの作用と共に非線形性が増大することを示している。図示のように、ブリーダ電流源ｌｂを用いて微調整を行うことができる。

例えば、図１５に例示したドライバ１５００における高い線形性のためには、抵抗Ｒ１ １５１２は、Ｍ１のインピーダンスよりもかなり大きくなければならず、その逆もまた同様である。必要とされるインピーダンスを与えるためにＲ１ １５１２だけに依存することにより、Ｍ１ １５１０において高い電力損が生じる。幾つかの実施形態では、Ｒ１とＭ１との間の適切なインピーダンス分割が求められている。幾つかの実施形態では、ドライバの電流特性は、図に示しているもの等の振幅要件によって設定される。幾つかの実施形態では、ブリーダ電流源ｌｂ １５４０は、トランジスタＭ１のインピーダンスの調整において更なる柔軟性を与え、このドライバ設計において更なる自由度を与える。

図１７は、ドライバの１つの実施形態における速度と電力のトレードオフ関係の例図である。動作周波数と電力損のグラフに示すように、終端抵抗１７２０を有さないドライバは、周波数が増大するにつれて益々高い電力損が必要となる。しかしながら、終端抵抗１７４０を有するドライバは、周波数に関係なくほぼ少量の電力損しか必要としない。幾つかの実施形態では、Ｉ型、ＩＩ型、及びＩＩＩ型のドライバとして上記に提示したドライバ（又はこのような型の混成形）は、一般的に、ハイ状態で電力を消費し、ロー状態で電力を消費しない（漏れ電流を除き）。

しかしながら、低速では、終端を有するＣＭＯＳベースのドライバは、終端なしの同等物よりも低速で多くの電力を消費する傾向があるので、このようなドライバは低速動作において導電性が低くなる可能性がある点で問題がある。

図１８Ａは、ドライバ用のパルス制御機構の１つの実施形態の例図である。幾つかの実施形態では、低速における電力損問題を軽減するために、低速動作に対するパルス制御機構が設けられる。幾つかの実施形態では、ドライバ８００は、パルス制御機構１８５０と結合される。この例図では、ドライバ８００は、図８に関して上記で説明したＩ型ドライバである。幾つかの実施形態では、パルス制御機構１８５０は、低速データ（ある特定の閾値を下回る周波数で送信されるデータ等）を受け取り、低速データは、遅延要素１８５２及びＮＡＮＤゲート１８５６の第１の入力に入力される。遅延要素１８５２によって生成された遅延データ信号は、インバータ１８５４によって受け取られ、該インバータ１８５４は、ＮＡＮＤゲート要素１８５８に対し第２の入力を供給する。幾つかの実施形態では、パルス制御機構１８５０は、速度モード信号を受け取り且つ変動のない高速データ入力又はパルス制御機構１８５０によるパルス制御を受けた低速データ入力の何れかを受け取るマルチプレクサ１８５８を含む。

幾つかの実施形態では、パルス制御機構１８５０は、ハイ遷移が検出されるように動作し、ある特定の遅延（この機構の遅延要素１８５２、他の要素の特性に基づく）を用いて出力がローに引き下げられ、受信器がハイビットを検出するのに十分なパルスを供給する。全入力ビット信号よりもかなり小さい幅のパルス（入力ビット信号よりも短いデューティサイクル）を有することによって、終端がある場合の低速において電力損を大幅に低減することができる。高速動作時には、マルチプレクサ１８５８は、高速データにおけるハイ状態とロー状態の両方において全幅の均等なパルスを供給するバイパス経路を提供する。幾つかの実施形態では、パルス制御機構を用いる目的で、ハイ状態動作中の電流ドレイン及び受信器の感度に基づいて低速データレートと高速データレートとの間の遷移点を決定することができる。

図１８Ｂは、ドライバのパルス制御機構の１つの実施形態によって発生した信号の例図である。全幅のビット信号を供給する低速データ１８６０は、ドライバによる過度の電力損を生じる可能性がある。図１８Ａに例示したパルス制御機構１８５０等のパルス制御機構は、全幅のビット信号の前に信号パルスをローに戻すように動作し、これによって、例示した低速出力データ１８７０を利用してドライバ回路内の電力消費量を削減できるようにする。

表１は、上記で説明し図８〜図１２に例示したＩ型、ＩＩ型、及びＩＩＩ型のドライバ技術を含む、ドライバ回路技術における特定の性能特性を比較している。分析の目的で、以下のことを仮定する。Ｖ_DD＝１．２Ｖ、電源インピーダンス及び終端インピーダンスがシングルエンドの５０オーム、動的電力は考慮しない、及び差動構造に対する振幅要件は、シングルエンド構造と同じであると見なし、このことは、これらが２倍のデータレートで作動する必要があることに起因する。

表１に示すように、Ｉ型、ＩＩ型、及びＩＩＩ型のドライバの実施形態は、ハイエンドドライバにおいて一般的に考慮されるパラメータ間の等しい又はより優れた性能指標を提供することができる。加えて、従来のドライバと比較して、プリドライバにおける電力損は、ドライバの実施形態の更なる節電をもたらす。

表１：異なるドライバ間の性能比較

図１９は、デバイス間のインターフェイス用のドライバ装置の１つの実施形態を例示している。幾つかの実施形態では、システム１９１０等の第１のデバイスは、メモリ１９６０等の第２のデバイスとチャネル１９５０（第１のデバイスと第２のデバイスとの間の１つ又はそれ以上のチャネルを表すものとすることができる）を介して結合される。幾つかの実施形態では、システムはシステムオンチップ（ＳＯＣ）であり、メモリはダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。幾つかの実施形態では、システム１９１０及びメモリ１９６０の片方又は両方が構成可能マルチモードドライバを含む。この例図では、システム１９１０は、チャネル１９５０を介して受信器装置１９７０と結合された構成可能マルチモードドライバ装置１９１５を含み、メモリ１９６０は、チャネル１９５０を介して受信器装置１９２０と結合された構成可能マルチモードドライバ１９６５を含む。幾つかの実施形態では、ドライバ装置１９１５、ドライバ装置１９６５、又はその両方が、図８から図１２に例示したドライバ装置である。

この例図では、システム１９１０のドライバ装置１９１５は、特定の終端抵抗（Ｒ_TERM）１９１７を含むことができ、また、特定の電圧振幅（Ｖ_SWING）１９１６を与えることができ、受信器装置１９２０は、特定の終端抵抗１９２１を含むことができる。更にメモリ１９６０のドライバ装置１９６５は、特定の終端抵抗１９６７及び電圧振幅１９６６を含むことができ、受信器装置１９７０は、特定の終端抵抗１９７１を含むことができる。各ドライバ及び受信器装置は終端抵抗を有するように例示したが、このような終端のうちの１つ又はそれ以上は、小さな抵抗又はゼロ抵抗とすることができる。幾つかの実施形態では、電圧振幅及び終端抵抗等の、デバイス１９１０及び１９６０におけるドライバ及び受信器のパラメータは、実施構成に応じてデバイス間で対称又は非対称の何れかとすることができる。例えば、システム１９１０のドライバ装置１９１５において設けられた終端抵抗１９１７は、メモリ１９６０のドライバ装置１９６５における終端抵抗１９６７に一致しなくてもよく、システム１９１０の受信器装置１９２０において設けられた終端抵抗１９２１は、メモリ１９６０の受信器装置１９７０における終端抵抗１９７１に一致しなくてもよい。更なる実施例では、受信器装置１９２０の感度は、受信器装置１９７０の受信器感度とは異なるものとすることができる。１つの実施例では、データがドライバ装置１９６５によって受信器装置１９２０に駆動される状態のメモリ１９６０からシステム１９１０への読み出し動作において、システム１９１０の受信器装置１９２０は有効な終端を含むことができる。しかしながら、データがドライバ装置１９１５によって受信器装置１９７０に駆動される状態のシステム１９１０からメモリ１９６０への書き込み動作では、メモリ１９６０側の受信器装置１９７０には終端がないものとすることができ、この場合、終端なしは、極めて小さい（ゼロに近い）抵抗又は極めて大きな（無限の）抵抗を示すものとすることができる。

幾つかの実施形態では、メモリ１９６０が二次デバイスの場合、電圧振幅、終端、反射能力に関するデータのような、システム１９１０とメモリ１９６０との間のリンクについてのパラメータ情報は、メモリ１９６０のオンチップレジスタ１９７５内に記憶することができる。例えば、システムはコントローラ１９２５を含むことができ、他方、メモリはコントローラを含まない。幾つかの実施形態では、電圧振幅及び終端抵抗に関するパラメータ情報は、メモリ１９６０がアクセスするためにオンチップレジスタ内に記憶される。

図１９に例示するように、システム１９１０のドライバ装置１９１５及び受信器装置１９２０は、供給電圧（Ｖ_DD）１９３０を受けることができ、メモリ１９６０のドライバ装置１９６５及び受信器装置１９７０は、供給電圧１９８０を受けることができる。従来の機構では、ドライバ装置の電圧振幅は、関連の供給電圧の関数であり、この関連の供給電圧から基準電圧（Ｖ_REF）が導出される。幾つかの実施形態では、ドライバ装置１９１５又は１９６５の電圧振幅は、供給電圧ではなく共通のシステム基準電圧（Ｖ_REF）１９５７を基準とする。幾つかの実施形態では、基準電圧１９５７は、各ドライバ装置に同じ基準電圧を供給する基準電圧源１９５５等の外部供給源によって発生させることができる。幾つかの実施形態では、受信器装置１９２０及び１９７０が基準電圧１９５７を受けることもできる。

幾つかの実施形態では、ドライバ装置１９１５の電圧振幅１９１６及びドライバ装置１９６５における電圧振幅１９６６はＶ_REFの関数である。例えば、ドライバ装置１９１５上の電圧振幅１９１６は、Ｖ_REFの２倍とすることができ、それに対してドライバ１９６５上の電圧振幅１９６６は、Ｖ_REFの１．５倍とすることができる。幾つかの実施形態では、電圧振幅は、Ｖ_REFの関数であり、供給Ｖ_DDには依存しない。従って、幾つかの実施形態では、電圧振幅は、一定の電圧供給とは独立して構成可能である。更に、幾つかの実施形態では、電圧振幅の構成は、出力ノードにおける動作に対して最小限の作用しか有さない。幾つかの実施形態では、受信器装置１９２０及び１９７０が基準電圧１９５７を利用することもできる。１つの実施例では、受信器装置１９２０又は１９７０の受信感度を、基準電圧の関数とすることができる。

図２０は、データを第１のデバイスから第２のデバイスに駆動するためのプロセスの１つの実施形態を例示している。幾つかの実施形態では、第１のデバイスと第２のデバイスとの間のリンク２０００において、第１のデバイスは構成可能ドライバ装置を含み、第２のデバイスは受信器装置を含む。幾つかの実施形態では、受信器装置はまた、構成可能終端抵抗を含む構成可能なものとすることができる。幾つかの実施形態では、インターフェイスについての正しいパラメータを識別するために、第１のデバイスと第２のデバイスとの間の通信の性質に関する決定を行うことができる（２００２）。幾つかの実施形態では、第１のデバイスのドライバ装置及び第２のデバイスの受信装置についての必要なパラメータが決定される（２２０４）。幾つかの実施形態では、第２のデバイスのドライバ装置と第１のデバイスの受信装置との逆接続についてのパラメータも決定される。幾つかの実施形態では、インターフェイスについてのパラメータは、メモリデバイスを含む、コントローラを含まないデバイスの１つ又はそれ以上のレジスタ内に記憶することができる。

幾つかの実施形態では、ドライバ装置、受信器装置、又はその両方の終端抵抗が構成される。幾つかの実施形態では、終端抵抗の構成は、ドライバインピーダンスの構成を部分的に与えることができる（２００６）。

幾つかの実施形態では、第１のデバイスのドライバ装置の電圧振幅が構成される（２２０８）。幾つかの実施形態では、電圧振幅の構成は、第１のデバイスに対する電源電圧には依存せず、ドライバ装置の電力消費を調節するように動作することができる。

幾つかの実施形態では、ドライバ装置に対してバイアス電圧が供給される（２０１０）。幾つかの実施形態では、バイアス電圧の設定は、例えば図１３に例示した装置を含めることができる。幾つかの実施形態では、バイアス点は、ドライバ装置の構成可能電流源の調節を通じて調節することができる（２０１２）。

幾つかの実施形態では、ドライバ装置への信号の印加は、ドライバ装置への入力信号の周波数を決定する段階を更に含み、周波数が閾値を下回る場合には、入力信号の幅よりも短い幅を有するパルスに入力信号を変更する（２０１４）。入力信号のパルス制御は、例えば、図１８Ａに例示したパルス制御機構１８５０を含むことができる。

上記の説明では、本発明の完全な理解をもたらすために、説明の目的で数多くの特定の詳細内容が記載されている。しかしながら、当業者には、これらの特定の詳細内容の一部がなくとも本発明を実施できることは理解されるであろう。場合によっては、公知の構造及びデバイスはブロック図の形式で示されている。例示した構成要素の間には、中間構造が存在してもよい。本明細書で説明又は例示した構成要素は、例示又は説明していない追加の入力又は出力を有することができる。例示の要素又は構成要素はまた、いずれかのフィールドの順序変更又はフィールドサイズの修正を含む、異なる配列又は順序で構成することができる。

本発明は様々なプロセスを含むことができる。本発明のプロセスは、ハードウェア構成要素によって実施することができ、或いは、コンピュータ読み取り可能命令において具現化することができ、これらの命令を用いて、プログラミングされた汎用又は専用のプロセッサもしくは論理回路にこれらのプロセスを実施させることができる。或いは、プロセスは、ハードウェアとソフトウェアの組み合わせによって実施することができる。

本発明の一部分は、コンピュータプログラム製品として提供することができ、該コンピュータプログラム製品は、本発明によるプロセスを実施するようにコンピュータ（又は他の電子デバイス）をプログラミングするのに用いることができるコンピュータプログラム命令を記憶させたコンピュータ読み取り可能記憶媒体を含むことができる。コンピュータ読み取り可能記憶媒体は、限定ではないが、フロッピーディスケット、光ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読み取り専用メモリ）、及び光磁気ディスク、ＲＯＭ（読み取り専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラミング可能読み取り専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラミング可能読み取り専用メモリ）、磁気カード又は光カード、フラッシュメモリ、或いは電子命令を記憶するのに適する他の種類の媒体／コンピュータ読み取り可能媒体を含むことができる。更に、本発明はまた、コンピュータプログラム製品としてダウンロードすることができ、この場合、プログラムは、遠隔コンピュータから要求中のコンピュータに転送することができる。

幾つかの方法のうちの多くのものをそれらの最も基本的な形態で説明したが、本発明の基本範囲から逸脱することなく、これらの方法のうちの何れかにプロセスを追加するか、又は何れかからプロセスを削除することができ、説明したメッセージのうちの何れかに情報を追加するか、又は何れかから情報を除去することができる。当業者であれば、多くの更なる修正及び改作を行うことができる点は理解されるであろう。特定の実施形態は、本発明を限定するものではなく、例示するために提示したものである。

要素「Ａ」が要素「Ｂ」に結合され、又は要素「Ｂ」と結合されると述べた場合、要素Ａを要素Ｂに直接的に結合することができ、又は例えば、要素Ｃを通じて間接的に結合することができる。本明細書において、構成要素、特徴、構造、プロセス、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「引き起こす」と述べる場合、「Ａ」が、「Ｂ」の少なくとも部分的原因ではあるが、「Ｂ」を引き起こすことに寄与する少なくとも１つの他の構成要素、特徴、構造、処理、又は特性が存在する可能性もあることを意味する。本明細書において、構成要素、特徴、構造、プロセス、又は特性を「含めてもよい」、「含まれる可能性がある」、又は「含めることができる」と示す場合、その特定の構成要素、特徴、構造、処理、又は特性を含めることが必須ではない。本明細書において、数詞を伴わない要素を示す場合は、記載の要素が１つだけしか存在しないことを意味するわけではない。

実施形態は、本発明の実施構成又は実施例である。本明細書における「実施形態」、「一実施形態」、「幾つかの実施形態」、又は「他の実施形態」への言及は、これらの実施形態に関連して説明する特定の特徴、構造、又は特性が、少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。「実施形態」、「一実施形態」、又は「幾つかの実施形態」の様々な出現は、必ずしも全てが同じ実施形態を指しているわけではない。本発明の例示的な実施形態の上記の説明では、開示を効率化し、様々な本発明の態様のうちの１つ又はそれ以上の理解を助ける目的で、本発明の様々な特徴を場合によって本発明の単一の実施形態、図、又は説明の中にまとめていることを理解されたい。

８００ ドライバ
８１０ 第１のトランジスタ（Ｍ１）
８１２ 第１の抵抗器（Ｒ１）
８１４ 第２の抵抗器（Ｒ２）
８１６ 第２のトランジスタ（Ｍ２）
８２４ 第３の抵抗器（Ｒ３）
８２６ 第３のトランジスタ（Ｍ３）
８７０ チャネル
８８２ 終端抵抗

Claims (51)

1. 信号を駆動するためのシングルエンドドライバ装置であって、
   入力信号を受け取る入力と、
   前記入力信号から発生させた駆動信号を通信チャネル上に送信する出力と、
   前記ドライバ装置の終端抵抗を独立して構成する機構と、
   前記装置に対する供給電圧を修正することなく、前記駆動信号の電圧振幅を独立して構成する機構と、
   を備える装置。
2. 前記駆動信号の電圧振幅の前記独立した構成は、前記ドライバ装置の出力ノードの動作速度に対して最小限の作用しか発生させないことを特徴とする、請求項１に記載の装置。
3. 前記終端抵抗と前記電圧振幅は、同時に構成することができることを特徴とする、請求項１に記載の装置。
4. 前記ドライバ装置の電圧振幅が、基準電圧を基準とすることを特徴とする、請求項１に記載の装置。
5. 前記終端インピーダンス及び電圧振幅を検出及び調節する機構を更に備える、請求項１に記載の装置。
6. 電流に対する出力電圧の線形性を調節する機構を更に備える、請求項１に記載の装置。
7. 低動作速度において前記入力信号のパルス制御を行うパルス制御機構を更に備える、請求項１に記載の装置。
8. 前記パルス制御機構は、低速信号を遅延する遅延要素と、前記低速信号及び前記遅延された低速信号を受け取るＮＡＮＤ論理要素とを含むことを特徴とする、請求項７に記載の装置。
9. 前記入力信号及び前記パルス制御された入力信号を入力として受け取るマルチプレクサを更に備え、前記マルチプレクサは、前記信号の周波数がある特定の周波数を上回った場合には前記入力信号を選択し、前記信号周波数が前記ある特定の周波数を下回った場合には前記パルス制御された入力信号を選択する制御信号を受け取る、請求項８に記載の装置。
10. 前記装置は、抵抗器を有する１つ又はそれ以上の小区分を含む第１の種類のドライバ装置であり、前記抵抗器の第１の端部が前記通信チャネルと結合され、前記抵抗器の第２の端部が、トランジスタの第１の端子と結合されており、前記トランジスタの第２の端子が接地と結合されていることを特徴とする、請求項１に記載の装置。
11. 前記装置が、電圧モードドライバである第２の種類のドライバ装置であることを特徴とする、請求項１に記載の装置。
12. 前記装置が、バイアス電圧を受ける第２のトランジスタのソースフォロワとして機能する第１のトランジスタを含むことを特徴とする、請求項１１に記載の装置。
13. 前記装置が、電圧モード電流モード混在ドライバである第３の種類のドライバであることを特徴とする、請求項１に記載の装置。
14. 通信チャネルと、
    駆動信号を供給するために前記通信チャネルと結合されたシングルエンドドライバ装置と、を備え、前記ドライバ装置が、
    前記ドライバ装置の終端抵抗を独立して構成するための機構と、
    前記ドライバ装置に対する供給電圧を修正することなく、前記駆動信号の電圧振幅を独立して構成するための機構と、
    を含み、前記駆動信号を受信するために前記通信チャネルと結合された受信装置が設けられた、システム。
15. 前記駆動信号の電圧振幅を構成するための機構が、前記ドライバ装置の出力ノードの動作速度に対して最小限の作用しか発生させないことを特徴とする、請求項１４に記載のシステム。
16. 基準電圧を発生させる基準電圧源を更に備え、前記駆動信号の電圧振幅が、前記基準電圧を基準とすることを特徴とする、請求項１４に記載のシステム。
17. 前記受信装置が、前記基準電圧を基準とする感度を含むことを特徴とする、請求項１４に記載のシステム。
18. 前記ドライバ装置に対するバイアス電圧を発生させるフィードバック回路を更に備える、請求項１４に記載のシステム。
19. 前記フィードバック回路が、前記ドライバ装置の必要とされる電圧振幅と実際の電圧振幅との間の誤差を発生させる誤差発生器を含むことを特徴とする、請求項１８に記載のシステム。
20. 前記フィードバック回路が更に、前記誤差発生器の出力と結合されたデジタル−アナログコンバータと、該デジタル−アナログコンバータの出力と結合された電圧レギュレータとを含むことを特徴とする、請求項１９に記載のシステム。
21. 前記ドライバ装置におけるインピーダンスの検出及び調節のための機構を更に備える、請求項１４に記載のシステム。
22. 入力ビット信号を元の入力ビット信号よりも小さい幅を有するパルス信号に変換するように動作する入力パルス制御機構を更に備える、請求項１４に記載のシステム。
23. 前記入力パルス制御機構が、速度モード信号に基づいて前記入力ビット信号と前記変換されたパルス信号との間で選択を行うマルチプレクサを含むことを特徴とする、請求項２２に記載のシステム。
24. 前記受信装置が、該受信装置の終端抵抗を独立して構成する機構を含むことを特徴とする、請求項１４に記載のシステム。
25. 前記ドライバ装置は第１のデバイスの一部であり、該第１のデバイスは受信装置を更に含み、前記受信装置は第２のデバイスの一部であり、該第２のデバイスはドライバ装置を更に含むことを特徴とする、請求項２４に記載のシステム。
26. 前記第１のデバイスのドライバ装置の終端抵抗、電圧振幅、又はその両方は、前記第２のデバイスのドライバ装置の終端抵抗、電圧振幅、又はその両方と異なることを特徴とする、請求項２５に記載のシステム。
27. 前記第１のデバイスの受信器装置の終端抵抗と前記第２のデバイスの受信器装置の終端抵抗は異なることを特徴とする、請求項２２に記載のシステム。
28. 前記ドライバ装置が、システムオンチップ（ＳＯＣ）の一部分であることを特徴とする、請求項１４に記載のシステム。
29. 前記受信器装置が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスの一部分であることを特徴とする、請求項１４に記載のシステム。
30. ＤＲＡＭデバイスが、電圧振幅パラメータ及び終端抵抗パラメータのうちの１つ又はそれ以上を記憶するレジスタを含むことを特徴とする、請求項２９に記載のシステム。
31. 信号通信のためのシステムであって、
    第１のシングルエンドドライバ装置及び第１の受信器装置を含む第１のデバイスと、
    通信チャネルを介して前記第１のデバイスと結合され、第２のシングルエンドドライバ装置及び第２の受信器装置を含む第２のデバイスと、
    を備え、
    前記第１のドライバ装置及び第２のドライバ装置の終端抵抗及び電圧振幅が独立して構成可能であり、前記第１のデバイスの第１のドライバ装置の前記電圧振幅及び終端抵抗が、前記第２のドライバ装置の前記電圧振幅及び終端抵抗と異なるように構成することができる、ことを特徴とするシステム。
32. 前記第１のデバイスが、システムオンチップ（ＳＯＣ）であることを特徴とする、請求項３１に記載のシステム。
33. 前記第１の受信器装置の終端抵抗と前記第２の受信器装置の終端抵抗とが独立して構成可能であり、前記第１の受信器装置の終端抵抗は、前記第２の受信器装置の終端抵抗と異なるように構成することができることを特徴とする、請求項３１に記載のシステム。
34. 前記第２のデバイスがメモリデバイスであり、前記第１の受信器装置は、前記第２のドライバ装置が前記第１の受信装置に信号を駆動する読み出し動作のための終端抵抗を含み、前記第１のドライバ装置が前記第２のデバイスの第２の受信装置に信号を駆動する書き込み動作において終端抵抗を含まないことを特徴とする、請求項３３に記載のシステム。
35. 基準電圧源を更に備え、前記第１のデバイス及び前記第２のデバイスが各々、前記基準電圧源から共通の基準電圧を受けることを特徴とする、請求項３１に記載のシステム。
36. 前記第１のドライバ装置の電圧振幅と前記第２のドライバ装置の電圧振幅が、共通の基準電圧に基づくことを特徴とする、請求項３５に記載のシステム。
37. 前記第１の受信器装置の感度と前記第２の受信器装置の感度が、共通の基準電圧に基づくことを特徴とする、請求項３６に記載のシステム。
38. 通信インターフェイスを構成するための方法であって、
    構成可能ドライバ装置を含む第１のデバイスと、受信装置を含む第２のデバイスとの間のインターフェイスについてのパラメータを決定する段階と、
    前記決定されたパラメータに基づいて前記第１のデバイスのドライバ装置の終端抵抗を独立して構成する段階と、
    前記第１のデバイスへの供給電圧を修正することなく、前記決定されたパラメータに基づいて前記第１のデバイスのドライバ装置の電圧振幅を独立して構成する段階と、
    を含む方法。
39. 前記ドライバ装置の電圧振幅の前記構成が、前記ドライバ装置の出力ノードの動作速度に対して最小限の作用しか発生させないことを特徴とする、請求項３８に記載の方法。
40. 前記受信装置の終端抵抗を構成する段階を更に含む、請求項３８に記載の方法。
41. 前記ドライバ装置の終端抵抗及び電圧振幅を構成する段階が、終端抵抗、電圧振幅、又はその両方を前記受信デバイスのそれぞれ終端抵抗又は電圧振幅とは異なる値に設定する段階を含む、請求項３８に記載の方法。
42. 前記ドライバ装置へのバイアス電圧を設定する段階を更に含み、該設定段階が、前記第１のデバイスのドライバ装置内の電流源を調節する段階を含む、請求項３８に記載の方法。
43. 前記ドライバ装置に対する入力信号の周波数が閾値よりも小さいか否かを判定し、小さい場合に、入力信号を該入力信号よりも短い持続時間を有する信号パルスに変換する段階を更に含む、請求項３８に記載の方法。
44. 前記終端抵抗及び振幅電圧が、同時に構成されることを特徴とする、請求項３８に記載の方法。
45. 第１の端子が供給電圧と結合された第１のトランジスタと、
    第１の端部が前記第１のトランジスタの第２の端子と結合され、第２の端部が第１のノードと結合される第１の抵抗器と、
    第１の端子が接地と結合された第２のトランジスタと、
    第１の端部が前記第２のトランジスタの第２の端子と結合され、第２の端部が前記第１のノードと結合される第２の抵抗器と、
    第１の端子が接地と結合された第３のトランジスタと、
    第１の端部が前記第３のトランジスタの第２の端子と結合され、第２の端部が前記第１のノードと結合される第３の抵抗器と、
    前記第１のノードと結合され、前記第１のノードへの電流レベルを設定するように構成可能な電流源と、
    を備え、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートが、入力信号を受け取ることになり、前記第１のノードが、受信器と通信するため通信チャネルと結合されることになり、前記装置の電圧振幅及び終端抵抗が、前記装置の第１、第２、第３のトランジスタをスイッチングすることによって構成可能である、ことを特徴とする構成可能ドライバ装置。
46. 前記第１のトランジスタ、前記第２のトランジスタ、及び前記電流源をオンにスイッチングして、前記第３のトランジスタをオフにスイッチングすることによって高電圧状態が構成され、前記電圧値は、Ｒ１とＲ３との比及び前記電流源からの電流によって定められることを特徴とする、請求項４５に記載の装置。
47. 前記第１のトランジスタ、前記第２のトランジスタ、及び前記電流源をオフにスイッチングして、前記第３のトランジスタをオンにスイッチングすることによって低電圧状態が構成されることを特徴とする、請求項４６に記載の装置。
48. 前記高電圧状態における終端抵抗がＲ１及びＲ３の等価並列抵抗によって設定され、前記低電圧状態における終端抵抗がＲ２の抵抗によって設定されることを特徴とする、請求項４７に記載の装置。
49. 構成可能ドライバ装置であって、
    第１の端子が供給電圧と結合され、ゲートがバイアス電圧を受けることになる第１のトランジスタと、
    前記第１のトランジスタの第２の端子と結合された電流源と、
    第１の端部が前記第１のトランジスタの第２の端子と結合された第１の可変抵抗器と、
    第１の端子が接地と結合された第２のトランジスタと、
    第１の端部が前記第２のトランジスタの第２の端子と結合され、第２の端部が第１のノードと結合される第２の可変抵抗器と、
    第１の端子が前記第１の可変抵抗器の第２の端部と結合され、第２の端子が前記第１のノードと結合される第３のトランジスタと、
    を備え、前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートが入力信号を受け取ることになり、前記第１のノードが、受信器への信号送信のため通信チャネルと結合されることになり、前記装置の電圧振幅及び終端抵抗が、前記第１の可変抵抗器の抵抗及び前記第２の可変抵抗器の抵抗の調節によって構成可能である、ことを特徴とする構成可能ドライバ装置。
50. 前記装置の電圧振幅が、前記バイアス電圧によって更に定められることを特徴とする、請求項４９に記載の装置。
51. 前記電流源が、前記第１のトランジスタに対するオーバードライブ電圧を調節するように構成可能であることを特徴とする、請求項４９に記載の装置。

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