CN103582853B - 单端可配置多模式驱动器 - Google Patents

单端可配置多模式驱动器 Download PDF

Info

Publication number
CN103582853B
CN103582853B CN201280025948.1A CN201280025948A CN103582853B CN 103582853 B CN103582853 B CN 103582853B CN 201280025948 A CN201280025948 A CN 201280025948A CN 103582853 B CN103582853 B CN 103582853B
Authority
CN
China
Prior art keywords
voltage
string
driver
signal
drive assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280025948.1A
Other languages
English (en)
Other versions
CN103582853A (zh
Inventor
S·冈德
R·伊萨克
A·鲁贝格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lattice Semiconductor Corp
Original Assignee
Lattice Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lattice Semiconductor Corp filed Critical Lattice Semiconductor Corp
Publication of CN103582853A publication Critical patent/CN103582853A/zh
Application granted granted Critical
Publication of CN103582853B publication Critical patent/CN103582853B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/02—Details
    • H04L12/12—Arrangements for remote connection or disconnection of substations or of equipment thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明的实施例一般涉及一种单端可配置多模式驱动器。装置的实施例包括用于接收输入信号的输入、用于在通信通道上传送从该输入信号产生的被驱动信号的输出、用于独立地配置驱动器装置的一终端电阻的机制、以及用于在不修改装置的电源电压的情况下独立地配置被驱动信号的电压摆幅的机制。

Description

单端可配置多模式驱动器
技术领域
本发明的实施例一般涉及电子设备领域，尤其涉及单端可配置多模式驱动器。
背景
在设备或元件之间的信号通信中，常用驱动器电路或装置来驱动信号。举例而言，在高速存储器接口或类似过程中驱动信号可能需驱动器。
各种不同常规电路技术可用于驱动器电路。上述技术就复杂度与结构而言可包括具有或没有终端(termination)电阻的电压模式驱动器、差分驱动器以及电流模式驱动器。
然而，此类常规驱动器技术有很大的限制。此类电路通常产生显著的功耗，或在选择差分结构时需要双倍速度。再者，常规电路结构对不同环境的反应一般都受到限制，因此可能提供对某些用途造成困难的阻抗及电压摆幅(voltageswing)。
附图简述
所绘示本发明的实施例作为示例而不构成限定，在附图中相同附图标记表示类似元素。
图1例示I/O链路的元件的实施例。
图2例示单端电压模式驱动器。
图3例示单端电压模式驱动器，其具有位于传送侧与接收侧的终端。
图4是驱动器系统结构的元件的示意图。
图5例示电压模式差分驱动器。
图6例示电流模式逻辑驱动器。
图7例示单端电流模式驱动器。
图8A例示可配置单端驱动器结构的实施例。
图8B例示具有电流源的可配置单端驱动器结构的实施例。
图9例示可配置单端电压模式驱动器的实施例。
图10例示可配置单端电压模式驱动器的实施例。
图11是可配置单端混合模式驱动器的实施例的示意图。
图12例示可配置单端混合模式驱动器的实施例。
图13是用以产生用于可配置驱动器的偏置电压的反馈电路的实施例的示意图。
图14A是用以藉由使用可配置驱动器电路得到用于偏置电压的偏压摆幅的装置的实施例的示意图。
图14B是用以藉由使用可配置驱动器电路的复制得到用于偏置电压的偏压摆幅的装置的实施例的示意图。
图15例示用于可配置驱动器的阻抗检测与调整的装置的实施例。
图16是一些驱动器的阻抗特性的示意图。
图17是驱动器的实施例中速度对功率折衷的示意图。
图18A是用于驱动器的脉冲机制的实施例的示意图。
图18B是由驱动器的脉冲机制的实施例所产生的信号示意图。
图19例示用于设备之间的接口的驱动器装置的实施例。
图20是例示用于将数据信号从第一设备驱动至第二设备的过程的实施例的流程图。
概述
本发明的实施例一般涉及一种单端可配置多模式驱动器。
在本发明第一方面，单端驱动器装置的实施例包括用以接收一输入信号的输入、用以在通信通道上传送从输入信号产生的被驱动信号的输出、用于独立地配置该驱动器装置的终端电阻的机制、以及用于在不修改该装置的电源电压的情况下独立地配置该被驱动信号的电压摆幅的机制。
在本发明第二方面，一种系统包括：通信通道；耦合于该通信通道以提供被驱动信号的单端驱动器装置，该传送装置包括用于独立地配置该驱动器装置的终端电阻的机制以及用于在不修改驱动器装置的电源电压的情况下独立地配置被驱动信号的电压摆幅的机制；以及耦合于该通信通道以接收被驱动信号的接收装置。
在本发明第三方面，一种用于信号通信的系统的实施例包括包含第一单端驱动器装置以及第一接收器装置的第一设备，以及经由通信通道耦合于第一设备的第二设备，包括第二单端驱动器装置以及第二接收器装置。第一驱动器装置及第二驱动器装置的终端电阻与电压摆幅皆为可独立配置的，且第一设备的第一驱动器装置的电压摆幅与终端电阻可配置成不同于第二驱动器装置的电压摆幅与终端电阻。
在本发明第四方面，一种用于配置通信接口的方法包括：确定第一设备与第二设备之间的接口的参数，第一设备包括可配置驱动器，而第二设备包括接收装置；基于所确定的参数独立地配置第一设备的驱动器装置的终端电阻；在不修改第一设备的电源电压的情况下基于所确定的参数独立地配置第一设备的驱动器装置的电压摆幅。
详细描述
本发明的实施例一般涉及单端可配置多模式驱动器。
在一些实施例中，方法、装置或系统提供单端可配置多模式驱动器。在一些实施例中，装置或系统提供驱动器，以提供信令(signaling)，诸如用于高速线路接口的驱动器，包括例如DRAM(动态随机存取存储器)接口。在一些实施例中，驱动器就电压摆幅特性及终端电阻而言是可配置的。在一些实施例中，驱动器为多模式模式，其中“多模式”是指在多个不同速度下的操作。
有许多驱动器电路技术可供利用。但是现有驱动器结构通常呈现以下问题中的一个或多个：
(1)过多功率耗散；
(2)要求操作速度翻倍的差分结构；
(3)对于终端电阻并非可配置；
(4)对于电压摆幅并非可配置；
(5)电源电压与电压摆幅之间的密切关系；
(6)需要具有大解耦电容的电压调整器；
(7)有限的数据速率。
在一些实施例中，装置包括用以接收输入信号的输入、用以在通信通道上传送从该输入信号生成的被驱动信号的输出、用于配置该驱动器装置的终端电阻的机制、以及用配置该被驱动信号的电压摆幅的机制。
在一些实施例中，系统包括：通信通道；耦合于该通信通道的用以提供被驱动信号的驱动器装置；传送装置，其包括配置该驱动器装置的终端电阻的机制以及一配置该被驱动装置的电压摆幅的机制；以及耦合于该通信通道的用以接收该被驱动信号的接收装置。
图1例示了I/O链路的元件的实施例。在此实施例中，提供了电连接两个设备的单通道I/O链路的功能区块。如图所示，并行数据105被序列器110序列化，且经序列化的输出由驱动器130接收，以经由通道135传输。序列器110与驱动器130可通过由锁相环(PLL)电路115产生的时钟信号125来进行时钟控制，该锁相环电路使用参考时钟信号120来产生时钟信号125。经序列化数据经由通道135传送并由信号均衡器140接收，该信号均衡器提供经序列化数据信号给时钟及数据恢复元件145。时钟及数据恢复元件提供经恢复数据给解序列器155、以及提供经恢复时钟信号150给均衡器140与解序列器155。解序列器155将数据解序列并产生并行数据输出160。
在操作中，I/O链路100的总功耗的很大部分被驱动器130消耗。在一些实施例中，驱动器130为可配置多模式驱动器，该可配置多模式驱动器可被配置成控制功耗。
图2例示了单端电压模式驱动器。在此示例中，单端(与差分相反)驱动器200可例如提供速度达1Gbps(每秒千兆位)的传输。在此例示中，驱动器200用以驱动信号经由通道(CHAN)270到接收器(RX)280，驱动器200的通道连接通过第一电容器(C1)262而接地，接收器280的通道连接通过第二电容器(C2)282而接地。驱动器200包括晶体管M11 210、M21 216、M12 220、M22226…M1N230、M2N236，这些晶体管作为开关使用，且终端的变化通过晶体管控制的电阻器R11 212至R2N234的可切换组合来提供。
驱动器200胜于特定技术的优点在于，驱动器一般只消耗动态功率。然而，在较高数据速率下(诸如速率＞2Gbps)信号的完整性表现可能因信号反射与电源弹跳(supply bounce)而急速恶化，这由此限制了速度及BER(误码率)。因此，在较高速率下，有两种技术常被用来对抗信号反射与电源弹跳。为了减轻反射，可在接收器端及传送器端二者上皆使用终端电阻器。为了减轻电源弹跳效应，则使用差分电路结构。然而，这两种结构或方法有很大功率惩罚，此将更详细说明于后。
图3例示了单端电压模式驱动器，其具有位于传送侧及接收侧的终端电阻。在此例示中，驱动器300经由通道(CHAN)370耦合于接收器(RX)380，其中至驱动器300的通道连接通过第一电容器(C1)362接地，而接收器380的通道连接通过第二电容器(C2)382接地。驱动器300包括第一晶体管(M1)310，其作为电压VDDQ与第一电阻器(R1)312的第一端之间的开关，其中R2 314的第二端耦合于CHAN370。驱动器300还包括第二晶体管(M2)316，其作为大地与第二电阻器(R2)314的第一端之间的开关，其中R2 314的第二端耦合于R1 312的第二端以及CHAN370。
在操作当中，除了用到动态电流之外，驱动器300还在高状态时汲取大致等于VDDQ/2R的静态电流(其中R是R1及Rt的电阻值)。例如，若VDDQ＝1.2V，2R＝100欧姆，则静态电流近似12mA，这对于可能有许多此类通道存在于装置中的移动应用而言过高。在低状态时，驱动器基本上不汲取电流。
图4为驱动器系统结构的元件的例示。在此例示中，可使用低电源电压来降低功率。但此电源电压是从位于芯片之外的开关调整器产生的。在操作中，在启用驱动器使其以低电压摆幅(由芯片上调整器得到)以及以单端结构恰当工作时存在挑战。在此例示中，电源为Vs/2，其并非标准VDD，且摆幅是Vs/4。因此输出摆幅将取决于外部电源。
在此例示中，旋转速率控制430藉由阻抗控制420来达成，这牵涉到通过调整栅极电压Vsr控制PMOS(P型金属氧化物半导体)器件电阻。预加强(preemphasis)410藉由复制相同单元驱动器并输入过去与现在的样本经过每一驱动器来达成。
在此例示中，驱动器的输出电阻藉由让预驱动器(PreDrvr)偏摆于零与PVDD之间来控制。PVDD是基于NMOS(N型金属氧化物半导体)器件电阻来设定(取决于NMOS的Vgs)。在最终阶段NMOS晶体管只操作于三极(tridode)区(电阻区)。相对地，在一些实施例中，设备操作于三极以及电流源模式二者中，这取决于晶体管。
图5例示了电压模式差分驱动器。可以用差分结构来减轻电源弹跳及一般模式噪声。图5例示了一个可能的电压模式差分驱动器实现。在此例示中，驱动器500包括第一差分结构510及第二差分结构520。第一差分结构510经由第一通道(CHAN-1)570耦合于接收器(RX)580，而第二差分结构520经由第二通道(CHAN-2)572耦合于接收器580。每一差分结构的通道连接分别经由第一电容器(C1)562、564而接地，且接收器580的两个输入中的每一个通过第二电容器(C2)582、584而接地。每一差分结构包括第一晶体管(M1)510或520作为电压VDDQ与第一电阻器(R1)512或522的第一端之间的开关，其中第一电阻器512或522的第二端耦合于通道570或572。每一差分结构还包括第二晶体管(M2)516或526作为大地与第二电阻器(R2)514或524的第一端之间的开关，其中第二电阻器514或524的第二端耦合于通道570或572。
在此结构中，从电源汲取来的净电流是恒定的，而不论位状态为何，因此减轻电源弹跳。静态电流由VDDQ/4R给出(其中例如，R1＝R2＝Rt＝R)，对R＝50欧姆且VDD＝1.2V而言，其提供6mA电流汲取。尽管图5中例示的装置消耗同等单端结构的一半功率(就相同电压摆幅而言)，但是驱动器需要以单端结构的速度的两倍来操作以维持每引脚相同的带宽效率。在较高速度时，通道要求可能在许多应用中施予过多限制。此外，电压摆幅不易被配置或编程，因此功耗不易与数据速度相调适。
图6例示了电流模式逻辑(CML)驱动器。在此例示中，电流源(I)640耦合于第一晶体管(M1)610的第一端以及第二晶体管(M2)620，其中M1 610的第二端耦合于第一通道(CHAN-1)670以及电阻器(R)612的第一端，R612的第二端接地，其中M2 620的第二端耦合于第二通道(CHAN-2)672以及电阻器(R)622的第一端，R622的第二端接地。接收器(RX)680的第一端耦合于CHAN-1 670以及终端电阻器(2*Rt)682的第一端，而RX680的第二端耦合于CHAN-2672以及终端电阻器682的第二端。
电流模式逻辑驱动器能提供通过电流修改摆幅的灵活性，故此类驱动器常被使用。然而，CML驱动器(诸如驱动器600)汲取静态电流，不论其输出的状态为何。为此，CML驱动器一般不适合用于数据以突发(burst)传送的场合。
图7例示了单端电流模式驱动器。在此例示中，晶体管(M1)710的第一端耦合于电压源VDD，M1 710的第二端耦合于通道(CHAN)770及电阻器(R)712的第一端，R712的第二端接地。接收器(RX)780的第一端耦合于CHAN770及终端电阻器(Rt)782的第一端，且Rt782的第二端接地。然而，单端电流模式驱动器(诸如驱动器700)大致消耗差分驱动器(诸如图6的驱动器600)两倍的电流(就类似电压摆幅而言)，因此有很大限制。
在一些实施例中，驱动器包括与常规驱动器相比允许操作上的改进的元件。在一些实施例中，驱动器包括降低功耗并提供改进的每引脚带宽效率的元件，藉此减少驱动器的有效摆幅(或电流)并提供驱动器的更多可用电流给所附连的负载。
图8A例示了可配置单端驱动器结构的实施例。在此示例中，驱动器800(在此称类型I驱动器)经由通道(CHAN)870耦合于包括终端电阻(Rt)882的接收器装置。驱动器800包括第一晶体管(M1)作为电压VDD与第一电阻器(R1)812的第一端之间的开关，其中R1 812的第二端耦合于CHAN870的传送器侧。驱动器800还包括第二晶体管(M2)816，该第二晶体管(M2)816作为接地与第二电阻器(R2)814的第一端之间的开关，且R2 814的第二端耦合于CHAN870。在一些实施例中，驱动器还包括第三晶体管(M3)826，该第三晶体管(M3)826作为接地与第三电阻器(R3)824的第一端之间的开关，且R3 824的第二端耦合于CHAN870。
在一些实施例中，晶体管M1 810及M3 826作为开关，藉此M1/R1与M3/R3的串联连接之间的分压可用来设定驱动器输出的电压摆幅。藉由提供可独立于电源而设定(藉由调整电阻值)的电压摆幅，输出电压及由此的功耗可最小化以适合于特定接口。在一些实施例中，图8A中提供的结构在不需要的偏压的情况下操作，并且可被用在启动时间关键的应用中。在一些实施例中，驱动器800可用来提供与单端电流模式驱动器相比改进的功率耗散效率。
虽然图8A中将驱动器电路的支路(在此也称为串(string))例示为单个串，但此类串中的每一个可代表多个并联串。在一些实施例中，驱动器装置800的可编程性及可配置性由晶体管及电阻器的多个串来提供，其中驱动器800只包括提供正确输出阻抗或电流容量的那些串。在一些实施例中，多个串可用来追踪系统的PVT(过程、电压、温度)变化。例如，在图8A中，M1 810及R1 812代表许多这种串的等效物。在一些实施例中，选择用于驱动器800的串的数量视驱动器所需可配置性而定。此外，对于M3 826/R3 824串以及M2 816/R2 814串也是如此。在一些实施例中，此概念同样适用于其它电路结构中包含的串，如图8B-12中所例示的。
在一些实施例中，驱动器800可在具有大Vt(临界电压)晶体管下操作，故使得驱动器800的结构适合于DRAM类型过程。类型I驱动器800提供独立调适驱动器阻抗(Z0)及输出电压摆幅(Vdriverout(V驱动器输出))的自由。这些参数可用下列式子表示，其中M1与M3经简化为理想开关：
Z0＝R1//R3 [1]
Vdriverout＝(R3//Rt)/(R3//Rt+R1) [2]
其中//是指并联的电阻器，而Rt被假设为匹配通道特性阻抗。
在一些实施例中，可对R1与R3进行调整以同时满足所需的Z0、Vdriverout、和功耗，藉此使电路结构适配于各种应用。
图8B例示了具有电流源的可配置单端驱动器结构的实施例。在此示例中，除了以上关于图8A描述的元件之外，驱动器801(其为类型I驱动器的另一版本)还包括可配置电流源820(其中电流源晶体管M4为电流源)，其中电流源耦合于CHAN870的传送器侧。电流源820被例示为电流源晶体管M4，其中电流源的镜像元件在此并未示出。在一些实施例中，若有需要的话，电流源820可提供额外输出电流。在一些实施例中，驱动器801的电流源820是可编程的，以便提供所需电流。
在一些实施例中，用于驱动器801的高电压可藉由开启第一晶体管810、第二晶体管816以及电流源晶体管820，并关闭第三晶体管826来达成，其中高电压值由R1 812与R3 824的比值以及来自电流源820的电流来界定。在一些实施例中，用于驱动器801的低电压可藉由关闭第一晶体管810、第二晶体管816以及电流源晶体管820，并开启第三晶体管826来达成。在一些实施例中，高电压状态的终端的值藉由R1与R3的等效并联电阻来设定，而低电压状态的终端则由R2来设定。
在一些实施例中，R1 812、R2 814以及R3 824的等效电阻可通过使用所例示的单元的多个并联串来得到，如以上参照图8A所例示的，且因此藉由启用并联串中的一或多个，R1、R2及R3是有效可变的。在一示例中，M1 810与R1 812可为电阻与晶体管的多个并联串的等效物，其中图8B提供多个串的等效表示。对于所例示的其它串，例如包含M2 816及R2 814的串、以及包含M3 826及R3 824的串，也是如此。在一些实施例中，启用多个串中的一个或多个可用来提供终端电阻的可编程性。
图9例示了可配置单端电压模式驱动器的实施例。在此示例中，驱动器900(在此称为类型II驱动器)为电压模式驱动器。在一些实施例中，驱动器900的第一晶体管(M1)910作为源极跟随器，耦合于晶体管942的端子，其中晶体管942的第二端子耦合于偏置电压Vbias1(V偏置1)，而第二晶体管(M2)916作为开关，M2 916的栅极耦合于接收电压Vin(V输入)的反相器944。如图所示，M1 910的第一端子耦合于电压VDD，而M1 910的第二端子耦合于第一可变电阻器(R1)912的第一端以及漏电流源(Ib)940。R1 912的第二端耦合于通道(CHAN)970以及第二可变电阻器(R2)914的第一端。R2 914的第二端耦合于M2 916的第一端子，且M2 916的第二端子接地。代表终端电阻的第三可变电阻器(R3)982耦合于CHAN970的接收器端。
在此结构中，当输出为高时，M1 910的输入被偏置到Vbias1，并在关闭(OFF)状态拉到接地。在一些实施例中，藉由调整Vbias1的值，驱动器900的输出摆幅可被控制到最小所需值，且因此可降低对应的功率耗散。举例而言，若在R3 982处需要300mV的摆幅，则由M1 910提供6mA的电流，此为典型单端方案的电流与结果功耗的一半(于此例中在1.2V VDD下典型电流为12mA)。在此系统中，驱动器900的输出阻抗为R1与在M1910的源极所看到的小/大信号阻抗的总和。在一些实施例中，小/大信号阻抗的变化的影响可藉由利用相对于M1 910的源极阻抗的大的R1 912值来减轻。在一些实施例中，漏电流源Ib940提供在调整M1的偏置点时的附加灵活性。在一些实施例中，Ib电流为整体电流的一部分，且在零状态时只有M2与R2导通于接地，且因此驱动器900基本上没有静态电流。
图10例示了可配置单端电压模式驱动器的实施例。图10例示了类型II电压模式驱动器1000的经修改的形式。在一些实施例中，第一晶体管(M1-接收偏置电压Vbias1)1010的第一端子耦合于电压VDD，而M1 1010的第二端子耦合于第一可变电阻器(R1)1012的第一端以及漏电流源(Ib)1040。第二晶体管(M2-接收输入信号Vin)1016的第一端子耦合于第二可变电阻器(R2)1014的第一端。R1 1012的第二端耦合于第三晶体管(M3-接收输入信号Vin)1042的第一端子，且M3 1042的第二端子耦合于通道(CHAN)1070的第一端以及R2 1014的第二端。第三可变电阻器(R3)1082耦合于CHAN1070的第二端。
在此实施中，开关M3 1042与M1 1010串联。在一些实施例中，所例示的类型II驱动器的功能可包括类型I驱动器的功能。在一些实施例中，图10例示的结构也适合于接收器侧不包括终端电阻的驱动器。在此场合，漏电流源Ib1040可用来确保晶体管M1 1010在适合的过驱动电压下总是处于导通(On)。
在一些实施例中，驱动器1000的电压摆幅及终端电阻可藉由调整第一可变电阻器1012与第二可变电阻器1014的电阻来配置。在一些实施例中，电压摆幅更藉由偏置电压Vbias1来进一步定义。在一些实施例中，晶体管M3 1042与M2 1016以互补方式操作。例如，当M3开启，则M2理想上关闭，反之亦然。
图11为可配置单端混合模式驱动器的实施例的示意图。在此示例中，提供“类型III”混合电压模式电流模式驱动器。在一些实施例中，驱动器1100包括具有第一晶体管(M1)1110，其中第一端子耦合于电压VDD，第二端子耦合于第一可变电阻器(R1)1122的第一端、第二可变电阻器(R2)1114的第一端、以及通道(CHAN)1170的第一传送器端。在一些实施例中，R2 1114的第二端耦合于第二晶体管(M2)1116的第一端子，而M2 1116的第二端子接地。在一些实施例中，第三晶体管(M3)1120包括耦合于VDD的第一端子、以及耦合于R11122的第二端与漏电流源(Ib)1140的第二端子，且M3 1120的栅极耦合于反相器1142。
在一些实施例中，M1 1110在开启(ON)状态期间作为开关电流源。此外，M3的输入被反相器1142摆荡调整，其电源电压被调整至参考电压(VREF)，由此控制驱动器1100的输出处的电压摆幅。在一些实施例中，若M3脚提供足够的摆幅及终端控制，则可从驱动器电路移除M1 1110。在一些实施例中，M11110可用来作为解加强抽头(de-emphasis tap)，从而提供过渡期间所需电流以补偿非理想通道效应。在一些实施例中，可藉由将适当的解加强抽头包含进额外数量的串(诸如M1 1110)而扩充许多抽头(其中此类额外数量的串于此并未示出)。在一些实施例中，所例示的结构可被倒置使得摆幅不是参照接地而是VDD。
图12例示了可配置单端混合模式驱动器的实施例。在此示例中，提供了类型II暨类型III混合模式驱动器1200的经修改版本的实施例。在一些实施例中，驱动器1200包括第一晶体管(M1)1211(接收偏置电压Vbias1)，其第一端子耦合于第一可变电阻器(R1)1212的第一端。R1 1212的第二端耦合于通道(CHAN)1270的传送器端以及第二可调整电阻器(R2)1214的第一端。R2 1214的第二端耦合于第二晶体管(M2)1216的第一端子，其中M2 1216的第二端子接地。M1 1211的第二端子耦合于第三晶体管(M3)1210的第一端子，M3 1210的第二端子耦合于电压VDD。第四晶体管(M4)1220(接收偏置电压Vbias2)包括耦合于电压VDD的第一端子、以及耦合于一第五晶体管(M5)1221的第一端子的第二端子，其中M5 1221的第二端子耦合于CHAN1270的第一端。CHAN1270的第二端耦合于可调整终端电阻(R3)1282。在一些实施例中，M4 1220操作为电流源，M1 1211操作为源极跟随器，而M3 1210及M5 1221操作为开关。
在一些实施例中，诸如图8-12中所例示的驱动器中的一个之类的驱动器可提供下列好处：
(1)由驱动器提供的所有电流(非泄漏电流)被提供给负载，藉此降低功率耗散。
(2)电压摆幅可基于系统需求而被配置或编程以降低功率耗散。
(3)终端电阻可基于系统需求而被配置或编程。
(4)电压摆幅可从电源电压的值解耦。
(5)驱动器可用具有大阈值电压的晶体管来实现，特别是在DRAM过程中。
在一些实施例中，关于图8-12中给出的驱动器电路的某些附加问题涉及：
(1)偏置电压的产生。
(2)通过PVT(过程、电压、温度)的变化追踪偏置电压。
(3)阻抗的控制。
图13为用以产生可配置驱动器的偏置电压的反馈电路的实施例的例示。在一些实施例中，偏置电压产生器1300提供真实驱动器电压(Vdriverout(V驱动器输出))与输出处的所需电压摆幅(Vswing(V摆幅))的比较，以控制偏压。在一些实施例中，产生器电路1300包括误差/参考产生器1344，该误差/参考产生器接收Vdiveout与Vswing作为比较输入。在一些实施例中，误差/参考产生器进一步接收特定可编程位的输入，该特定可编程位提供控制参考产生器输出时的灵活性。在产生器电路1300中，Vdriverout与Vswing之间的误差电压被提供给数模转换器1342，以产生Vref值作为放大器1340的第一输入，其中放大器的输出耦合于电容器C1320的第一端子以及晶体管(M8)1310栅极，且M8的第一端子耦合于电压VDD，而M8 1310的第二端子耦合于驱动器偏置输入Vbias1的输出节点，该节点进一步耦合于放大器1340的第二输入以及电阻器Rbg1314的第一端，其中Rbg的第二端接地。在一些实施例中，电压可参照源电压VDD及地面电位。
在一些实施例中，可提供用以得到针对特定偏置电压(Vbias1)的驱动器DC的电压摆幅的方法或装置。在第一实现中，真实驱动器系用来得到Vdriverout，而在第二实现中，替代地使用复制驱动器电路。取决于特定链路实现，可采用两种方法中的任一者。
图14A为利用可配置驱动器电路得到针对偏置电压的电压摆幅的装置的实施例的示例。在一些实施例中，偏置电压输入Vbias1被提供到驱动器1400的第一晶体管(M1)1410的栅极，其中M1的第一端子耦合于电压VDD，而M1的第二端子耦合于第一电阻器(R1)1412的第一端以及漏电流源(Ib)1430。R11412的第二端耦合于晶体管(M3)1416的第一端子，其中M3的栅极耦合于VDD，而M3的第二端子耦合于输出Vdriverout的节点以及通道(CHAN)1440的第一端。CHAN1440的第二端耦合于电阻(R3)1442。在此电路中，输出的电压摆幅可关于输入偏置电压Vbias1来评估。
图14B为使用可配置驱动器电路的复制来得到针对偏置电压的电压摆幅的装置的实施例的例示。在一些实施例中，偏置电压输入Vbias1被提供给驱动器复制电路1450的第一晶体管(M1)1460的栅极，其中M1的第一端子耦合于电压VDD，而M1的第二端子耦合于第一电阻器(R1)1462的第一端以及漏电流源1480。R1 1462的第二端耦合于晶体管(M3)1466的第一端子，其中M3的栅极耦合于VDD，而M3的第二端子耦合于Vdriverout的节点以及电阻(R3)1492。
在一些实施例中，用于偏置电压产生的反馈机制可结合于用于得到电压摆幅的机制，诸如绘示于图13和图14A中的电路的元件，可被结合以提供控制输出摆幅至某一指定Vswing值的反馈结构。
图15例示了用于可配置驱动器的阻抗检测及调整的装置的实施例。对于诸如图8A-12中所例示的驱动器，阻抗检测及调整对于有效操作是非常重要的。图15例示了用以提供输出阻抗(电阻)的正确调整的机制的实施例。在一些实施例中，偏置电压输入Vbias1被提供给驱动器1500的第一晶体管(M1)1510的栅极，其中M1的第一端子耦合于电压VDD，而M1的第二端子耦合于第一可变电阻器(R1)1512的第一端以及漏电流源(Ib)1540。R1 1512的第二端耦合于晶体管(M3)1516的第一端子，其中M3的栅极耦合于VDD，而M3的第二端子耦合于Vout(V输出)的节点。在一些实施例中，Vout节点耦合于以模数检测器1504形式的电压检测器和可变终端电阻(R3)1582以及包含晶体管1570的电流镜像电路，该晶体管1570耦合于晶体管1572，晶体管1572接收来自电流源(I)1560的电流。
在一些实施例中，图15中的电压检测器为低频模数转换器，其可有助于阻抗调整的校准过程。在一些实施例中，校准过程可协力地完成，以对Vbias1、Ib以及R1设定正确的校准值，由此同时得到正确的摆幅电压及阻抗。
图16为某些驱动器的阻抗特性的示例。在此示例中，驱动器的阻抗特性1600被示为取决于驱动器的晶体管及电阻器所提供的阻抗的线性电阻而改变，且递增的线性电阻越靠近线性(50欧姆)线1650，且非线性度随晶体管效应而增加。如图示，可通过使用漏电流源Ib来进行微调。
举例而言，对于图15中所例示的驱动器里的大线性，电阻R1 1512应比M1阻抗大很大，反之亦然。单单取决于R1 1512来提供所需阻抗导致了M11510中的高功率耗散。在一些实施例中，寻求R1与M1之间适当的阻抗分割。在一些实施例中，驱动器的电流特性藉由摆幅需求来设定，诸如附图中所提供的。在一些实施例中，漏电流源Ib1540提供调校晶体管M1的阻抗是的附加灵活性，从而提供此驱动器设计中的附加自由度。
图17为驱动器的实施例的速度对功率折衷的例示。如操作频率对功率耗散的图表所示的，不具有终端电阻1720的驱动器将需要随频率的增加而提升其功率耗散。然而，具有终端电阻1740的驱动器不论频率多少，将需要大致少量的功率耗散。在一些实施例中，上述呈现为类型I、类型II、和类型III驱动器(或这些类型的混合)的驱动器一般在高状态时消耗功率，而在低状态时不消耗功率(除漏电流之外)。
然而，在低速下会产生一问题，即此种驱动器可能对于低速操作较无帮助，因为具有终端的基于CMOS的驱动器比起没有终端的对应物在低速下将往往消耗更多功率。
图18A为驱动器的脉冲机制的实施例的例示。在一些实施例中，为了减轻低速下的功耗问题，向低速操作提供脉冲方案。在一些实施例中，驱动器800耦合于脉冲机制1850。此示例中，驱动器800为以上参照图8描述的类型I驱动器。在一些实施例中，脉冲机制1850接收低速数据(诸如在低于特定阈值的频率下传送的数据)，其中低速数据被输入到延迟元件1852及NAND(与非)门1856的第一输入。由延迟元件1852产生的经延迟的数据信号被反相器1854接收，该反相器提供NAND门元件1858的第二输入。在一些实施例中，脉冲机制1850包括复用器1858，其接收速度模式信号并接收未经改变的高速数据输入或已经历脉冲机制1850的激发(pulsing)的低速数据输入。
在一些实施例中，脉冲机制1850操作成使得高过渡(high-transition)被检测到，并藉由特定延迟(基于延迟元件1852而非机制的组件的特性)，输出被拉至低，从而提供了足够脉冲给接收器以检测高位。藉由比完整输入位信号小得多的宽度脉冲(比输入位信号更短的占空比)，在有终端的情况下，在低速下显著减小功耗。在高速操作时，复用器1858提供旁路路径，用以针对高速数据于高、低两状态下提供完整且相等的脉冲。在一些实施例中，出于使用脉冲机制的目的，低速与高速数据速率之间的过渡点可基于高状态操作期间的电流汲取以及接收器敏感度来确定。
图18B为驱动器的脉冲机制的实施例所产生的信号的例示。低速数据1860(提供完整宽度位信号)可能导致驱动器的过多功率耗散。脉冲机制(诸如第图18A中所例示的脉冲机制1850)使信号脉冲在位信号的完整宽度之前返回到低，使得实现所例示的低速输出数据1870，其可用来降低驱动器电路的功率耗散。
表1比较了不同驱动器电路技术的某些性能特性，包括以上所描述且在图8-12中例示的类型I、类型II、类型III驱动器技术。下列假设是为了分析而做出：VDD＝1.2V；源极及终端阻抗为50欧姆单端；动态功率未考虑；以及差分结构的摆幅需求被考虑为与单端结构相同，因为这些必须在两倍数据速率下工作。
如表1中所提供的，类型I、类型II、和类型III驱动器的实施例可在针对高阶驱动器所共同考虑的参数中提供同等或更佳性能度量。此外，相较于常规驱动器，预驱动器中的功率耗散提供驱动器的实施例中的附加功率节省。
表1：不同驱动器之间的性能比较
图19例示了用于设备之间的接口的驱动器装置的实施例。在一些实施例中，第一设备(如系统1910)经由通道1950(可代表第一设备与第二设备之间的一个或多个通道)耦合于第二设备(如存储器1960)。在一些实施例中，系统为芯片上系统(SOC)，而存储器为动态随机存取存储器(DRAM)。在一些实施例中，系统1910及存储器1960中的一者或二者包括可配置多模式驱动器。在此例示中，系统1910包括可配置多模式驱动器装置1915，其经由通道1950耦合于接收器装置1970，而存储器1960包括可配置多模式驱动器1965，经由通道1950耦合于接收器装置1920。在一些实施例中，驱动器装置1915、驱动器装置1965或者两者为图8-12中例示的驱动器装置。
在此例示中，系统1910的驱动器装置1915可包括特定终端电阻(RTERM)1917，且可提供特定电压摆幅(VSWING)1916，而接收器装置1920可包括特定终端电阻1921。此外，存储器1960的驱动器装置1965可包括特定终端电阻1967以及电压摆幅1966，而接收器装置1970可包括特定终端电阻1971。虽然每个驱动器与接收器装置都绘示为具有终端电阻，但是一个或多个此种终端可为小电阻或零电阻。在一些实施例中，设备1910和1960的驱动器及接收器的参数，例如电压摆幅以及终端电阻，在设备之间可以是对称或反对称的，这取决于实现。例如，提供给系统1910的驱动器装置1915的终端电阻1917可能不匹配于存储器1960的驱动器装置1965的终端电阻1967，而提供给系统1910的接收器装置1920的终端电阻1921可能不匹配于存储器1960的接收器装置1970的终端电阻1971。在附加示例中，接收器装置1920的敏感度可不同于接收器装置1970的接收器敏感度。在一个示例中，在由存储器1960至系统1910的读取操作时，数据被驱动器装置1965驱动到接收器装置1920，系统1910的接收器装置1920可包括有效终端。但是，在由系统1910至存储器1960的写入操作时，数据被驱动器装置1915驱动到接收器装置1970，接收器装置1970在存储器1960侧在可能会没有终端存在，其中没有终端可以指示非常小(接近零)的电阻或者非常大(无限大)的电阻。
在一些实施例中，系统1910与存储器1960之间的链路的参数信息(诸如有关电压摆幅、终端、反射能力的数据)可存储在存储器1960的芯片上寄存器1975中——如果存储器1960是辅助设备的话。例如，系统可包括控制器1925，而存储器却不包括一控制器。在一些实施例中，有关电压摆幅及终端电阻的参数信息是存储在芯片上寄存器以供存储器1960访问。
如图19所示，系统1910的驱动器装置1915及驱动器装置1920可接收电源电压(VDD)1930，而存储器1960的驱动器装置1965及接收器装置1970可接收电源电压1980。在常规结构中，驱动器装置的电压摆幅为相关电源电压的函数，而参考电压(VREF)是从相关电源电压得到。在一些实施例中，驱动器装置1915或1965的电压摆幅是参照公共系统参考电压(VREF)1957，而非电源电压。在一些实施例中，参考电压1957可由外部源产生，诸如参考电压源1955，其对每一驱动器装置提供相同的参考电压。在一些实施例中，接收器装置1920及1970也可接收参考电压1957。
在一些实施例中，驱动器装置1915的电压摆幅1916以及驱动器装置1965的电压摆幅1966都是VREF的函数。例如驱动装置1915上的电压摆幅1916可以是2倍的VREF，而驱动器装置1965上的电压摆幅1966可以是1.5倍的VREF。在一些实施例中，电压摆幅是VREF的函数，与电源VDD无关。在一些实施例中，电压摆幅因此在恒定电压电源下为独立可配置的。更进一步，在一些实施例中，电压摆幅的配置对于输出节点的操作只有最小程度的影响。在一些实施例中，接收器装置1920及1970也可利用参考电压1957。一范例中，接收器装置1920或1970的接收敏感度可为参考电压的函数。
图20为用于例示将数据从第一设备驱动到第二设备的过程的流程图。在一些实施例中，在第一设备与第二设备之间的链路中(2000)，第一设备包括可配置驱动器装置而第二设备包括接收器装置。在一些实施例中，接收器装置也可以是可配置的，包括可配置终端电阻。在一些实施例中，可关于第一设备与第二设备之间的通信本质作出确认以标识接口的正确参数(2002)。在一些实施例中，确定第一设备的驱动器装置以及第二设备的接收器装置的必要参数(2004)。在一些实施例中，也确定第二设备的驱动器装置与第一设备的接收装置的反向连接的参数。在一些实施例中，接口的参数可存储在设备的一个或多个寄存器中，例如设备中，包括存储器设备，其不含有控制器。
在一些实施例中，配置驱动器装置的终端电阻、接收器装置的终端电阻或二者。在一些实施例中，终端电阻的配置可部分提供驱动器阻抗的配置，(2006)。
在一些实施例中，配置第一设备的驱动器装置的电压摆幅(2008)。在一些实施例中，电压摆幅的配置与第一设备的源电压无关，并且可用来调整驱动器装置的功率耗散。
在一些实施例中，向驱动器装置提供偏置电源(2010)。在一些实施例中，建立偏置电压可包括例如图13中所例示的装置。在一些实施例中，可通过调整驱动器装置的可配置电流源来调整偏置电压点(2012)。
在一些实施例中，信号施加于驱动器装置还包括确定驱动器装置的输入信号的旁路，且若旁路低于阈值，则将输入信号改变成宽度小于输入信号的宽度的脉冲(2014)。输入信号的激发可包括例如图18A所例示的脉冲机制1850。
在以上描述中，出于说明目的阐述了众多具体细节以便提供对本发明的全面理解。然而，对本领域技术人员将显而易见的是，没有这些具体细节中的一些也可实践本发明。在其他情况下，公知结构和设备以框图的形式示出。在所示部件之间可以存在中间结构。本文中所描述或示出的部件可以具有未示出或未描述的附加输入或输出。所示元件或组件还能以不同的排列或次序来安排，包括对任何字段重新排序或修改字段大小。
本发明可包括各种过程。本发明的过程可由硬件组件来执行或可以用计算机可执行指令来包含，这可被用于使得用这些指令编程的通用或专用处理器或逻辑电路执行这些过程。或者，这些过程可由硬件和软件的组合来执行。
本发明的各部分可以作为计算机程序产品来提供，计算机程序产品可包括其上存储有计算机程序指令的计算机可读存储介质，计算机程序指令可被用来对计算机(或其他电子设备)进行编程来执行根据本发明的过程。机器可读介质可包括，但不限于，软盘、光盘、CD-ROM(压缩盘只读存储器)、以及磁光盘、ROM(只读存储器)、RAM(随机存取存储器)、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或适于存储电子指令的其它类型的介质/机器可读介质。此外，本发明还可作为计算机程序产品来下载，其中该程序可以从远程计算机传送到作出请求的计算机。
许多方法是以其最基本的形式来描述的，但可以向这些方法中的任一个添加或从中删除过程，并且可以向所描述的消息中的任一个添加或从中减去信息，而不背离本发明的基本范围。对本领域技术人员而言显而易见的是，还可以作出许多修改和改编。各具体实施例不是为了限制本发明而是为了说明本发明来提供的。
如果说要素“A”耦合至或耦合于要素“B”，则要素A可直接耦合于要素B或例如通过要素C间接耦合。当说明书和权利要求书声称某一组件、特征、结构、过程或特性A“致使”某一组件、特征、结构、过程或特性B，这表示“A”是“B”的至少部分成因但也可以有至少一个其它组件、特征、结构、过程或特性帮助致使“B”。如果说明书指出“可”、“可以”或“可能”包含某一组件、特征、结构、过程或特性，则不是必须包括该具体组件、特征、结构、过程或特性。如果说明书或权利要求书提到“一”或“一个”要素，这不表示所描述要素只有一个。如果说明书述及“一个(a，英文中的不定冠词)”或“一个(an，英文中的不定冠词)元件，则这不意味着仅有单个所描述的元件。”
实施例是本发明的实现或示例。说明书中对“实施例”、“一个实施例”、“某些实施例”或“其它实施例”的引用表示结合实施例所描述的特定特征、结构或特性包括在至少某些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“某些实施例”的多次出现不一定都指示同样的实施例。应当理解，在对本发明的示例性实施例的以上描述中，出于流水线化本发明以及帮助理解各发明性方面中的一个或多个的目的，本发明的各个特征有时被一起分组在单个实施例、附图、或对实施例或附图的描述中。

Claims (55)

1.一种用以驱动信号的单端驱动器装置，包括：
输入节点，用以接收输入信号；
输出节点，用以在通信通道上传送从所述输入信号产生的被驱动信号；
多个串，它们可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
电路，用于通过控制下述参数中的至少一个，将所述输出节点处的所述驱动器装置的终端电阻配置为指定电阻值，并且将所述输出节点处的所述被驱动信号的电压摆幅配置成指定电压摆幅值：(1)所述多个串的串数，(2)所述多个串的可变电阻器中的至少一个电阻器的值；以及
用以提供较低操作速度下所述输入信号的激发的脉冲机制，所述脉冲机制包括用以延迟低速信号的延迟元件，以及用以接收所述低速信号与经延迟的低速信号的NAND逻辑元件。
2.如权利要求1所述的装置，其特征在于，配置所述被驱动信号的电压摆幅对所述驱动器装置的输出节点的操作速度产生最小影响。
3.如权利要求1所述的装置，其特征在于，配置所述终端电阻及所述电压摆幅是并发地执行的。
4.如权利要求1所述的装置，其特征在于，所述驱动器装置的所述电压摆幅参照参考电压。
5.如权利要求1所述的装置，其特征在于，还包括用以检测及调整所述终端电阻及所述电压摆幅的机制。
6.如权利要求1所述的装置，其特征在于，还包括：通过调整所述驱动器装置的阻抗来调整输出电压对于电流的线性的机制。
7.如权利要求1所述的装置，其特征在于，还包括：接收所述输入信号及被激发的输入信号作为输入的复用器，所述复用器用于接收控制信号以在所述信号频率高于特定频率的情况下选择所述输入信号，以及在所述信号频率低于所述特定频率的情况下选择被激发的所述输入信号。
8.如权利要求1所述的装置，其特征在于，所述装置为第一类型的驱动器装置，并且在所述多个串的每个串中，所述电阻器的第一端耦合于所述通信通道，而所述电阻器的第二端耦合于晶体管的第一端子和接地中的至少一个，所述晶体管的第二端子耦合于接地、电流源和电压源中的至少一个，并且第一类型的所述驱动器装置包括电流模式驱动器。
9.如权利要求1所述的装置，其特征在于，所述装置为第二类型的驱动器装置，并且在所述多个串的每个串中，所述电阻器的第一端耦合于所述通信通道，而所述电阻器的第二端耦合于晶体管的第一端子，所述晶体管的第一端子接地，所述第二类型的驱动器装置为电压模式驱动器。
10.如权利要求9所述的装置，其特征在于，所述装置包括第二晶体管，所述第二晶体管耦合于第一晶体管的源极，而第一晶体管包含在由电阻器和晶体管组成的所述多个串中，所述第二晶体管起第二晶体管的源极跟随器的作用，并且所述第二晶体管接收偏置电压。
11.如权利要求1所述的装置，其特征在于，所述装置为第三类型的驱动器，并且在所述多个串的每个串中，第一电阻器的第一端耦合于所述通信通道，第一电阻器的第二端耦合于第一晶体管的第一端子，第一晶体管的第二端子接地，第二电阻器的第一端耦合于所述通信通道，第二电阻器的第二端耦合于漏电流源，第二晶体管连接于电压源，所述第三类型的驱动器为混合电压模式电流模式驱动器。
12.一种用以驱动信号的系统，包括：
通信通道；
单端驱动器装置，所述单端驱动器装置包括输入节点和输出节点、并且耦合于所述通信通道用以提供被驱动信号；
多个串，它们可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
电路，用于通过控制下述参数中的至少一个，将所述输出节点处的所述单端驱动器装置的终端电阻配置成指定电阻值，并且将所述单端驱动器的输出节点处的所述被驱动信号的电压摆幅配置成指定电压摆幅值：(1)所述多个串的串数，或(2)所述多个串的可变电阻器中的至少一个电阻器的值；以及
反馈电路，用以产生所述驱动器装置的偏置电压。
13.如权利要求12所述的系统，其特征在于，配置所述被驱动信号的电压摆幅对所述单端驱动器装置的输出节点的操作速度产生最小影响。
14.如权利要求12所述的系统，其特征在于，还包括用以产生参考电压的机制，其中所述被驱动信号的所述电压摆幅参照所述参考电压。
15.如权利要求12所述的系统，其特征在于，接收装置耦合于所述通信通道，以接收所述被驱动信号。
16.如权利要求15所述的系统，其特征在于，所述接收装置包括参照参考电压的输入。
17.如权利要求12所述的系统，其特征在于，所述反馈电路包括误差产生器电路，用以产生所述单端驱动器的所需电压摆幅与真实电压摆幅之间的误差。
18.如权利要求17所述的系统，其特征在于，所述反馈电路还包括耦合于所述误差产生器的输出节点的数模转换器，以及耦合于所述数模转换器的输出节点的电压调整器。
19.如权利要求12所述的系统，其特征在于，还包括用于检测和调整所述单端驱动器装置的阻抗的机制。
20.如权利要求15所述的系统，其特征在于，所述接收装置包括用于配置所述接收装置的终端电阻的机制。
21.如权利要求20所述的系统，其特征在于，所述驱动器装置为第一设备的一部分，所述第一设备还包括第二接收装置，并且所述接收装置为第二设备的一部分，所述第二设备还包括第二驱动器装置。
22.如权利要求21所述的系统，其特征在于，所述第一设备的所述驱动器装置的终端电阻、电压摆幅或两者中的至少一种不同于所述第二设备的所述驱动器装置的终端电阻、电压摆幅或两者中的至少一种。
23.如权利要求21所述的系统，其特征在于，所述第一设备的所述第二接收装置的所述终端电阻与所述第二设备的所述接收装置的所述终端电阻是不同的。
24.如权利要求12所述的系统，其特征在于，所述驱动器装置为芯片上系统(SOC)的一部分。
25.如权利要求15所述的系统，其特征在于，所述接收装置为动态随机存取存储器设备的一部分。
26.如权利要求25所述的系统，其特征在于，所述动态随机存取存储器设备包括寄存器，所述寄存器用以储存电压摆幅参数与终端电阻参数中的一个或多个。
27.如权利要求12所述的系统，其特征在于，所述终端电阻及所述电压摆幅的独立配置并发地执行。
28.一种用于配置通信接口的方法，所述方法包括：
确定第一设备与第二设备之间的接口的参数，其中所述第一设备包括可配置驱动器装置，所述可配置驱动器装置包括输入节点和输出节点，多个串可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
通过控制以下参数中的至少一个，将所述输出节点处的所述第一设备的所述驱动器装置的终端电阻配置为指定电阻值，并且将所述输出节点处的第一设备的所述驱动器装置的电压摆幅配置成指定电压摆幅值：(1)所述多个串的串数，(2)所述可配置驱动器装置的所述多个串的可变电阻器中的至少一个电阻器的值；以及
确定所述驱动器装置的输入信号的频率是否小于阈值，并且若是，则将输入信号转换成信号脉冲，所述信号脉冲具有比所述输入信号短的持续时间。
29.如权利要求28所述的方法，其特征在于，配置所述驱动器装置的所述电压摆幅对所述驱动器装置的输出节点的操作速度产生最小影响。
30.如权利要求28所述的方法，其特征在于，所述终端电阻及所述电压摆幅的独立配置可被并发地执行。
31.如权利要求28所述的方法，其特征在于，所述第二设备包括接收装置。
32.如权利要求31所述的方法，其特征在于，还包括配置所述接收装置的终端电阻。
33.如权利要求31所述的方法，其特征在于，配置所述驱动器装置的所述终端电阻及电压摆幅包括将所述终端电阻、电压摆幅或两者确立为不同于所述接收装置的相应终端电阻或电压摆幅的值。
34.一种用于配置通信接口的系统，包括：
通信通道；
单端驱动器装置，所述单端驱动器装置包括输入节点和输出节点、并且耦合于所述通信通道用以提供被驱动信号；
多个串，它们可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
电路，用于通过控制下述参数中的至少一个，将所述单端驱动器装置的终端电阻配置为指定电阻值，并且将所述输出节点处的所述被驱动信号的电压摆幅配置成指定电压摆幅值：(1)所述多个串的串数，(2)所述多个串的可变电阻器中的至少一个电阻器的值；以及
反馈电路，用以产生所述单端驱动器装置的偏置电压，其中所述反馈电路包括误差产生器，用以产生所述单端驱动器装置的所需电压摆幅与真实电压摆幅之间的误差。
35.如权利要求34所述的系统，其特征在于，配置所述被驱动信号的电压摆幅对所述单端驱动器装置的输出节点的操作速度产生最小影响。
36.如权利要求34所述的系统，其特征在于，还包括用以产生参考电压的机制，其中所述被驱动信号的所述电压摆幅参照所述参考电压。
37.如权利要求34所述的系统，其特征在于，还包括用于所述单端驱动器装置的阻抗检测及调整的机制。
38.如权利要求34所述的系统，其特征在于，接收装置耦合于所述通信通道以接收所述被驱动信号。
39.如权利要求38所述的系统，其特征在于，还包括用以产生参考电压的机制，且所述接收装置包括灵敏度，所述接收灵敏度系参照所述参考电压。
40.如权利要求38所述的系统，其特征在于，所述接收装置包括用于配置所述接收装置的终端电阻的电路。
41.如权利要求40所述的系统，其特征在于，所述单端驱动器装置为第一设备的一部分，所述第一设备还包括第二接收装置，而所述接收装置为第二设备的一部分，所述第二设备还包括第二驱动器装置。
42.如权利要求41所述的系统，其特征在于，所述第一设备的所述驱动器装置的所述终端电阻、所述电压摆幅或两者不同于所述第二设备的所述驱动器装置的终端电阻、电压摆幅或两者。
43.如权利要求41所述的系统，其特征在于，所述第一设备的所述接收装置的所述终端电阻与所述第二设备的所述接收装置的所述终端电阻是不同的。
44.如权利要求34所述的系统，其特征在于，所述单端驱动器装置为芯片上系统(SOC)的一部分。
45.如权利要求38所述的系统，其特征在于，所述接收装置为动态随机存取存储器设备的一部分。
46.如权利要求45所述的系统，其特征在于，所述动态随机存取存储器设备包括寄存器，所述寄存器用以储存电压摆幅参数与终端电阻参数中的一个或多个。
47.如权利要求34所述的系统，其特征在于，所述反馈电路还包括耦合于所述误差产生器的输出的数模转换器以及耦合于所述数模转换器的输出的电压调整器。
48.一种用于配置通信接口的方法，所述方法包括：
确定第一设备与第二设备之间的接口的参数，其中所述第一设备包括可配置驱动器装置，所述可配置驱动器装置包括输入节点和输出节点，多个串可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
通过控制以下参数中的至少一个，配置所述第一设备的所述驱动器装置的终端电阻以及所述第一设备的所述驱动器装置的所述输出节点处的被驱动信号的电压摆幅：(1)所述多个串的串数，(2)所述可配置驱动器装置的所述多个串的可变电阻器中的至少一个电阻器的值；以及
确立所述第一设备的所述驱动器装置的偏置电压，其包括调整所述驱动器装置中的电流源。
49.如权利要求48所述的方法，其特征在于，配置所述驱动器装置的所述电压摆幅对所述驱动器装置的输出节点的操作速度产生最小影响。
50.如权利要求48所述的方法，其特征在于，所述第二设备包括接收装置。
51.如权利要求50所述的方法，其特征在于，还包括配置所述接收装置的终端电阻。
52.如权利要求50所述的方法，其特征在于，配置所述驱动器装置的所述终端电阻及电压摆幅包括将所述终端电阻、电压摆幅或两者确立为不同于所述接收装置的相应终端电阻或电压摆幅的值。
53.如权利要求48所述的方法，其特征在于，所述终端电阻及电压摆幅同时被配置。
54.一种用于配置通信接口的系统，包括：
通信通道；
单端驱动器装置，所述单端驱动器装置包括输入节点和输出节点、并且耦合于所述通信通道用以提供被驱动信号；
多个串，它们可切换地耦合在所述输出节点和所述输入节点之间，所述多个串中的每个串包括与至少一个可变电阻器耦合的至少一个晶体管；
电路，用于通过控制下述参数中的至少一个，将所述输出节点处的所述单端驱动器装置的终端电阻配置为指定电阻值，并且将所述输出节点处的所述被驱动信号的电压摆幅配置成指定电压摆幅值：(1)所述多个串的串数，(2)所述多个串的可变电阻器中的至少一个电阻器的值；以及
输入脉冲机制，其中所述输入脉冲机制用以将输入位信号转换成脉冲信号，所述脉冲信号具有比原始输入位信号小的宽度。
55.如权利要求54所述的系统，其特征在于，所述输入脉冲机制包括复用器，用以基于速度模式信号在所述输入位信号以及所述经转换的脉冲信号之间进行选择。
CN201280025948.1A 2011-06-30 2012-06-22 单端可配置多模式驱动器 Active CN103582853B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/174,630 2011-06-30
US13/174,630 US9071243B2 (en) 2011-06-30 2011-06-30 Single ended configurable multi-mode driver
PCT/US2012/043770 WO2013003231A2 (en) 2011-06-30 2012-06-22 Single-ended configurable multi-mode driver

Publications (2)

Publication Number Publication Date
CN103582853A CN103582853A (zh) 2014-02-12
CN103582853B true CN103582853B (zh) 2016-08-24

Family

ID=47389998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280025948.1A Active CN103582853B (zh) 2011-06-30 2012-06-22 单端可配置多模式驱动器

Country Status (7)

Country Link
US (2) US9071243B2 (zh)
EP (1) EP2726950A4 (zh)
JP (2) JP5969605B2 (zh)
KR (1) KR101965788B1 (zh)
CN (1) CN103582853B (zh)
TW (1) TWI593232B (zh)
WO (1) WO2013003231A2 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9071243B2 (en) 2011-06-30 2015-06-30 Silicon Image, Inc. Single ended configurable multi-mode driver
KR101958394B1 (ko) * 2011-11-08 2019-03-14 에스케이하이닉스 주식회사 반도체 장치
US8604838B2 (en) * 2011-12-12 2013-12-10 Texas Instruments Incorporated Comparator with improved time constant
US8885435B2 (en) 2012-09-18 2014-11-11 Silicon Image, Inc. Interfacing between integrated circuits with asymmetric voltage swing
US9715467B2 (en) 2012-11-26 2017-07-25 Rambus Inc. Calibration protocol for command and address bus voltage reference in low-swing single-ended signaling
US9306563B2 (en) * 2013-02-19 2016-04-05 Lattice Semiconductor Corporation Configurable single-ended driver
CN104036812B (zh) * 2013-03-04 2017-04-12 德克萨斯仪器股份有限公司 具有改进的时间常数的比较器
US9525571B2 (en) 2013-03-05 2016-12-20 Lattice Semiconductor Corporation Calibration of single-ended high-speed interfaces
JP6231793B2 (ja) * 2013-07-10 2017-11-15 ローム株式会社 差動信号伝送回路
US9306555B2 (en) 2013-12-20 2016-04-05 Intel Corporation Apparatus and method to achieve CPAD mitigation effects
US8970254B1 (en) * 2014-03-03 2015-03-03 Qualcomm Incorporated Systems and methods for frequency detection
US9264263B2 (en) * 2014-04-21 2016-02-16 Qualcomm Incorporated Serdes voltage-mode driver with skew correction
US9431961B2 (en) * 2014-10-29 2016-08-30 Qualcomm Incorporated Phase shifting mixer
KR102001693B1 (ko) 2014-11-20 2019-07-18 에스케이하이닉스 주식회사 데이터 송신 장치
US20160162214A1 (en) * 2014-12-08 2016-06-09 James A McCall Adjustable low swing memory interface
US9698813B2 (en) * 2015-12-01 2017-07-04 Mediatek Inc. Input buffer and analog-to-digital converter
US9621140B1 (en) * 2016-01-15 2017-04-11 Allegro Microsystems, Llc Electronic circuit for driving an output current signal and method of driving the output current signal from the electronic circuit to achieve an altered transition of the output current signal
DE102016102696A1 (de) * 2016-02-16 2017-08-17 Infineon Technologies Ag Vorrichtung und Verfahren zur internen Resetsignalerzeugung
US20190213313A1 (en) 2016-09-16 2019-07-11 Nec Corporation Personal authentication device, personal authentication method, and recording medium
WO2019087602A1 (ja) * 2017-11-02 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 電子回路および電子機器
US10079603B1 (en) * 2018-04-08 2018-09-18 Nxp B.V. Configurable, multi-functional driver circuit
US10411703B1 (en) * 2018-06-05 2019-09-10 Samsung Electronics Co., Ltd. Impedance matched clock driver with amplitude control
US11409354B2 (en) 2019-04-22 2022-08-09 Micron Technology, Inc. Multi-voltage operation for driving a multi-mode channel
US10896723B2 (en) * 2019-04-30 2021-01-19 Ambient Scientific Inc. Signal communication circuit implementing receiver and transmitter circuits
CN110187732B (zh) * 2019-05-22 2020-12-08 清华大学 一种混合电压模和电流模pam-4高速驱动电路
WO2021085791A1 (ko) * 2019-10-29 2021-05-06 한국과학기술원 피드백 기반의 온 다이 터미네이션 회로
TWI728624B (zh) * 2019-12-26 2021-05-21 創意電子股份有限公司 電壓模式信號發射裝置
US11233506B1 (en) 2020-07-28 2022-01-25 Qualcomm Incorporated Hybrid driver with a wide output amplitude range
CN115868113B (zh) * 2020-07-28 2023-11-03 高通股份有限公司 具有宽输出幅度范围的混合驱动器
US11378992B2 (en) 2020-07-28 2022-07-05 Qualcomm Incorporated Hybrid voltage regulator with a wide regulated voltage range
CN117219145A (zh) 2020-08-06 2023-12-12 长江存储科技有限责任公司 用于三维存储器的多管芯峰值功率管理
KR20220023605A (ko) * 2020-08-21 2022-03-02 삼성전자주식회사 인터페이스 회로 및 이를 포함하는 시스템
US20230198562A1 (en) * 2021-12-22 2023-06-22 Xilinx, Inc. Dac-based transmit driver architecture with improved bandwidth

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959801A (zh) * 2005-11-10 2007-05-09 威盛电子股份有限公司 双用驱动器
CN101904100A (zh) * 2007-12-17 2010-12-01 美商豪威科技股份有限公司 用于高速低电压共模驱动器的复制偏置电路
CN102075462A (zh) * 2009-09-29 2011-05-25 雷凌科技股份有限公司 多模以太网线路驱动器

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104936A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 信号伝送方法と信号伝送回路
US5982210A (en) 1994-09-02 1999-11-09 Sun Microsystems, Inc. PLL system clock generator with instantaneous clock frequency shifting
KR0138327B1 (ko) 1994-12-19 1998-06-15 김광호 데이타 전송장치
JP3487723B2 (ja) * 1996-09-19 2004-01-19 沖電気工業株式会社 インタフェース回路及び信号伝送方法
JP3712476B2 (ja) 1996-10-02 2005-11-02 富士通株式会社 信号伝送システム及び半導体装置
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US6870419B1 (en) * 1997-08-29 2005-03-22 Rambus Inc. Memory system including a memory device having a controlled output driver characteristic
US6130563A (en) 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission
JP3967002B2 (ja) * 1997-09-11 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路
US6560290B2 (en) 1998-01-20 2003-05-06 Silicon Image, Inc. CMOS driver and on-chip termination for gigabaud speed data communication
US6397042B1 (en) 1998-03-06 2002-05-28 Texas Instruments Incorporated Self test of an electronic device
US6377575B1 (en) 1998-08-05 2002-04-23 Vitesse Semiconductor Corporation High speed cross point switch routing circuit with word-synchronous serial back plane
US6288563B1 (en) 1998-12-31 2001-09-11 Intel Corporation Slew rate control
US6826390B1 (en) 1999-07-14 2004-11-30 Fujitsu Limited Receiver, transceiver circuit, signal transmission method, and signal transmission system
US7209178B1 (en) 1999-09-21 2007-04-24 Samsung Electronics, Co., Ltd. Optical transfer system having a transmitter and a receiver
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US6901126B1 (en) 2000-06-30 2005-05-31 Texas Instruments Incorporated Time division multiplex data recovery system using close loop phase and delay locked loop
US6718473B1 (en) 2000-09-26 2004-04-06 Sun Microsystems, Inc. Method and apparatus for reducing power consumption
US6748469B1 (en) 2001-01-31 2004-06-08 Lsi Logic Corporation Parallel/serial SCSI with legacy support
US6792494B2 (en) 2001-03-30 2004-09-14 Intel Corporation Apparatus and method for parallel and serial PCI hot plug signals
US6859107B1 (en) 2001-09-05 2005-02-22 Silicon Image, Inc. Frequency comparator with hysteresis between locked and unlocked conditions
US6845420B2 (en) 2001-10-11 2005-01-18 International Business Machines Corporation System for supporting both serial and parallel storage devices on a connector
KR100744109B1 (ko) 2001-10-23 2007-08-01 삼성전자주식회사 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치
CA2467844C (en) 2001-11-21 2008-04-01 Interdigital Technology Corporation Method employed by a base station for transferring data
US7069464B2 (en) 2001-11-21 2006-06-27 Interdigital Technology Corporation Hybrid parallel/serial bus interface
JP3667690B2 (ja) 2001-12-19 2005-07-06 エルピーダメモリ株式会社 出力バッファ回路及び半導体集積回路装置
US7036032B2 (en) 2002-01-04 2006-04-25 Ati Technologies, Inc. System for reduced power consumption by phase locked loop and method thereof
US7191371B2 (en) 2002-04-09 2007-03-13 Internatioanl Business Machines Corporation System and method for sequential testing of high speed serial link core
KR100422451B1 (ko) 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
JP2004013979A (ja) 2002-06-05 2004-01-15 Elpida Memory Inc 半導体装置
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
US7155617B2 (en) 2002-08-01 2006-12-26 Texas Instruments Incorporated Methods and systems for performing dynamic power management via frequency and voltage scaling
JP4159415B2 (ja) 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US8230114B2 (en) 2002-08-07 2012-07-24 Broadcom Corporation System and method for implementing a single chip having a multiple sub-layer PHY
US20040098545A1 (en) 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
US6677793B1 (en) 2003-02-03 2004-01-13 Lsi Logic Corporation Automatic delay matching circuit for data serializer
KR100614638B1 (ko) 2003-02-26 2006-08-23 삼성전자주식회사 고속의 무선 통신에 적합한 하이브리드형 직렬 주변 장치 인터페이스 회로 및 그 방법
JP3996540B2 (ja) * 2003-04-04 2007-10-24 エルピーダメモリ株式会社 信号伝送システム
US7126378B2 (en) 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
JP4428504B2 (ja) * 2003-04-23 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
US7447278B2 (en) 2003-05-21 2008-11-04 International Business Machines Corporation Apparatus for transmitting and receiving data
US7970003B2 (en) 2003-05-30 2011-06-28 General Dynamics Advanced Information Systems Inc. Low power telemetry system and method
US7133648B1 (en) 2003-06-03 2006-11-07 Xilinx, Inc. Bidirectional multi-gigabit transceiver
US6930507B2 (en) 2003-07-10 2005-08-16 International Business Machines Corporation Thevenins receiver
US6924660B2 (en) 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
EP2081036A3 (en) 2003-09-09 2010-06-09 Advantest Corporation Testing apparatus
US7406118B2 (en) 2003-09-11 2008-07-29 Xilinx, Inc. Programmable logic device including programmable multi-gigabit transceivers
US7224951B1 (en) 2003-09-11 2007-05-29 Xilinx, Inc. PMA RX in coarse loop for high speed sampling
US7089444B1 (en) 2003-09-24 2006-08-08 Altera Corporation Clock and data recovery circuits
JP4086757B2 (ja) 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
US7308058B2 (en) 2003-10-27 2007-12-11 Rambus Inc. Transparent multi-mode PAM interface
US6996749B1 (en) 2003-11-13 2006-02-07 Intel Coporation Method and apparatus for providing debug functionality in a buffered memory channel
US7555048B1 (en) 2003-11-24 2009-06-30 Neascape, Inc. High-speed single-ended interface
US7233164B2 (en) 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
JP2005223829A (ja) 2004-02-09 2005-08-18 Nec Electronics Corp 分数分周回路及びこれを用いたデータ伝送装置
US7042258B2 (en) 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control
US7496774B2 (en) 2004-06-04 2009-02-24 Broadcom Corporation Method and system for generating clocks for standby mode operation in a mobile communication device
KR100687867B1 (ko) 2004-07-21 2007-02-27 주식회사 하이닉스반도체 저전력 고성능 인버터 회로
US7529329B2 (en) 2004-08-10 2009-05-05 Applied Micro Circuits Corporation Circuit for adaptive sampling edge position control and a method therefor
KR100643605B1 (ko) 2004-08-16 2006-11-10 삼성전자주식회사 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법
JP2006060751A (ja) * 2004-08-24 2006-03-02 Ricoh Co Ltd 出力装置、差動出力装置、半導体レーザ変調駆動装置、画像形成装置及び電子機器
US7254797B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Input/output cells with localized clock routing
EP3468124B1 (en) 2005-01-20 2023-10-04 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
US7130226B2 (en) 2005-02-09 2006-10-31 Micron Technology, Inc. Clock generating circuit with multiple modes of operation
US7102446B1 (en) 2005-02-11 2006-09-05 Silicon Image, Inc. Phase lock loop with coarse control loop having frequency lock detector and device including same
JP2006238309A (ja) 2005-02-28 2006-09-07 Kawasaki Microelectronics Kk 半導体集積回路
US7617064B2 (en) 2005-04-12 2009-11-10 Analog Devices, Inc. Self-test circuit for high-definition multimedia interface integrated circuits
US7505512B1 (en) 2005-05-05 2009-03-17 Xilinx , Inc. Method and apparatus for combining statistical eye channel compliance methods with linear continuous-time equalization
JP2007036869A (ja) 2005-07-28 2007-02-08 Nec Electronics Corp シリアルパラレル変換、パラレルシリアル変換、ｆｉｆｏ一体回路
JP4832020B2 (ja) 2005-07-28 2011-12-07 ルネサスエレクトロニクス株式会社 プリエンファシス回路
KR100795724B1 (ko) 2005-08-24 2008-01-17 삼성전자주식회사 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법
US7450535B2 (en) 2005-12-01 2008-11-11 Rambus Inc. Pulsed signaling multiplexer
JP2007155587A (ja) 2005-12-07 2007-06-21 Nec Electronics Corp 通信装置
US8570881B2 (en) 2006-03-28 2013-10-29 Advanced Micro Devices, Inc. Transmitter voltage and receiver time margining
KR100771869B1 (ko) 2006-04-28 2007-11-01 삼성전자주식회사 프리-엠파시스가 가능한 출력 드라이버
JP2007306267A (ja) * 2006-05-11 2007-11-22 Matsushita Electric Ind Co Ltd 半導体送受信装置システム、メモリカードおよびメモリカードホスト機器
US7501851B2 (en) 2006-05-26 2009-03-10 Pmc Sierra Inc. Configurable voltage mode transmitted architecture with common-mode adjustment and novel pre-emphasis
US7643849B2 (en) 2006-05-30 2010-01-05 Pixart Imaging Inc. Cellular phone data communication system wherein a parallel interfaced baseband module and a serial interfaced multimedia module are coupled to one another using a parallel/serial conversion module
JP2008092285A (ja) 2006-10-02 2008-04-17 Nec Corp 移動通信端末及びその制御方法
TWI314326B (en) 2006-11-23 2009-09-01 Realtek Semiconductor Corp Output driving circuit
US20080123792A1 (en) 2006-11-27 2008-05-29 Edoardo Prete Apparatus and method for transmitting signals over a signal line
US8208815B1 (en) 2006-11-30 2012-06-26 Marvell International Ltd. Bit accurate upstream burst transmission phase method for reducing burst data arrival variation
WO2008070138A2 (en) 2006-12-05 2008-06-12 Rambus Inc. Methods and circuits for asymmetric distribution of channel equalization between transceiver devices
US7898288B2 (en) 2006-12-07 2011-03-01 Integrated Device Technology, Inc. Input termination for delay locked loop feedback with impedance matching
WO2008076700A2 (en) 2006-12-13 2008-06-26 Rambus Inc. Interface with variable data rate
US7624297B2 (en) 2006-12-13 2009-11-24 International Business Machines Corporation Architecture for a physical interface of a high speed front side bus
KR101300659B1 (ko) 2007-01-19 2013-08-30 삼성전자주식회사 등화기를 갖는 수신기 및 그것의 등화방법
JP5432730B2 (ja) 2007-03-20 2014-03-05 ラムバス・インコーポレーテッド 受信器ジッタ耐性（「ｊｔｏｌ」）測定を有する集積回路
JP2008258816A (ja) * 2007-04-03 2008-10-23 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置の駆動能力切り替え方法および半導体装置を含むシステム
US7692447B2 (en) 2007-05-18 2010-04-06 International Business Machines Corporation Driver circuit
WO2008144081A1 (en) 2007-05-24 2008-11-27 Rambus Inc. Method and apparatus for determining a calibration signal
JP2008301337A (ja) 2007-06-01 2008-12-11 Nec Electronics Corp 入出力回路
US8275027B2 (en) 2007-06-12 2012-09-25 The Board Of Trustees Of The Leland Stanford Junior University Multi-mode transmitter
US7890788B2 (en) 2007-07-09 2011-02-15 John Yin Clock data recovery and synchronization in interconnected devices
KR100853480B1 (ko) 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 포함하는 반도체메모리소자
KR100892337B1 (ko) 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
WO2009058790A1 (en) 2007-10-30 2009-05-07 Rambus Inc. Signaling with superimposed differential-mode and common-mode signals
DE102007054307A1 (de) 2007-11-08 2009-05-20 Siemens Ag Verfahren und Vorrichtung zum Durchführen einer Frequenzanalyse eines Wechselspannungssignals, insbesondere an einer Versorgungsnetzleitung
KR100936445B1 (ko) 2008-01-11 2010-01-13 한국과학기술원 고속 직렬-병렬 변환시스템 및 방법
JP4434289B2 (ja) 2008-03-19 2010-03-17 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
US8253442B2 (en) 2008-03-31 2012-08-28 Micron Technology, Inc. Apparatus and method for signal transmission over a channel
KR100897302B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 데이터 라인 터미네이션 회로
US8880928B2 (en) 2008-04-11 2014-11-04 Thinklogical, Llc Multirate transmission system and method for parallel input data
US20090289668A1 (en) * 2008-05-23 2009-11-26 Arm Limited Output driver circuit for an integrated circuit
US7961532B2 (en) 2008-06-27 2011-06-14 Rambus Inc. Bimodal memory controller
US8135100B2 (en) 2008-08-20 2012-03-13 International Business Machines Corporation Adaptive clock and equalization control systems and methods for data receivers in communications systems
JP4683093B2 (ja) 2008-08-29 2011-05-11 ソニー株式会社 情報処理装置、信号伝送方法、及び復号方法
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치
JP5372464B2 (ja) * 2008-10-17 2013-12-18 株式会社メガチップス 差動出力バッファ
KR20100043971A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 출력신호의 전압 스윙을 조절할 수 있는 출력 회로, 이를 포함하는 반도체 장치, 및 반도체 장치들을 포함하는 통신 시스템
US8051228B2 (en) 2008-11-13 2011-11-01 International Business Machines Corporation Physical interface macros (PHYS) supporting heterogeneous electrical properties
US7782113B2 (en) 2008-11-24 2010-08-24 United Microelectronics Corp. Level shifter adaptive for use in a power-saving operation mode
US20100157644A1 (en) 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
US7919984B2 (en) 2008-12-31 2011-04-05 Intel Corporation System and apparatus of reconfigurable transceiver design for multi-mode signaling
WO2010080174A1 (en) 2009-01-12 2010-07-15 Rambus Inc. Mesochronous signaling system with core-clock synchronization
US8395446B1 (en) 2009-01-31 2013-03-12 Xilinx, Inc. Dual-mode amplifier
US8878792B2 (en) 2009-08-13 2014-11-04 Samsung Electronics Co., Ltd. Clock and data recovery circuit of a source driver and a display device
US8253440B2 (en) * 2009-08-31 2012-08-28 Intel Corporation Methods and systems to calibrate push-pull drivers
US8510487B2 (en) 2010-02-11 2013-08-13 Silicon Image, Inc. Hybrid interface for serial and parallel communication
US8626474B2 (en) 2010-04-19 2014-01-07 Altera Corporation Simulation tool for high-speed communications links
FR2959367A1 (fr) 2010-04-21 2011-10-28 St Microelectronics Sa Circuit tampon pour charge capacitive de forte valeur
US8879618B2 (en) 2010-09-13 2014-11-04 Semtech Canada Corporation Decision feedback equalizer and transceiver
CN102064927B (zh) 2010-09-21 2013-11-13 四川和芯微电子股份有限公司 时序纠错系统及方法
US8547140B1 (en) 2010-11-03 2013-10-01 Pmc-Sierra, Inc. Apparatus and method for generating a bias voltage
US8578222B2 (en) 2011-02-17 2013-11-05 Qualcomm Incorporated SerDes power throttling as a function of detected error rate
US8593885B2 (en) 2011-03-18 2013-11-26 Rambus Inc. Staggered mode transitions in a segmented interface
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US8416001B2 (en) 2011-04-08 2013-04-09 Altera Corporation Techniques for reducing duty cycle distortion in periodic signals
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
CN103703451B (zh) 2011-05-25 2016-09-07 斯兰纳私人集团有限公司 具有usb2.0高速模式和自动速度检测的usb隔离器集成电路
US8415980B2 (en) 2011-06-28 2013-04-09 Microsoft Corporation Serializing transmitter
US8832487B2 (en) 2011-06-28 2014-09-09 Microsoft Corporation High-speed I/O data system
US9071243B2 (en) 2011-06-30 2015-06-30 Silicon Image, Inc. Single ended configurable multi-mode driver
US9417687B2 (en) 2011-07-12 2016-08-16 Rambus Inc. Dynamically changing data access bandwidth by selectively enabling and disabling data links
US8705605B1 (en) 2011-11-03 2014-04-22 Altera Corporation Technique for providing loopback testing with single stage equalizer
US8520348B2 (en) 2011-12-22 2013-08-27 Lsi Corporation High-swing differential driver using low-voltage transistors
US8779819B1 (en) 2012-04-30 2014-07-15 Pmc-Sierra Us, Inc. Transmitter output impedance calibration for output rise and fall time equalization and edge rate control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959801A (zh) * 2005-11-10 2007-05-09 威盛电子股份有限公司 双用驱动器
CN101904100A (zh) * 2007-12-17 2010-12-01 美商豪威科技股份有限公司 用于高速低电压共模驱动器的复制偏置电路
CN102075462A (zh) * 2009-09-29 2011-05-25 雷凌科技股份有限公司 多模以太网线路驱动器

Also Published As

Publication number Publication date
EP2726950A2 (en) 2014-05-07
JP6140860B2 (ja) 2017-05-31
JP2014524197A (ja) 2014-09-18
US9240784B2 (en) 2016-01-19
JP2016181897A (ja) 2016-10-13
TWI593232B (zh) 2017-07-21
US20130002301A1 (en) 2013-01-03
US20150256176A1 (en) 2015-09-10
KR101965788B1 (ko) 2019-04-04
US9071243B2 (en) 2015-06-30
EP2726950A4 (en) 2014-11-05
JP5969605B2 (ja) 2016-08-17
WO2013003231A3 (en) 2013-04-04
TW201304417A (zh) 2013-01-16
CN103582853A (zh) 2014-02-12
WO2013003231A2 (en) 2013-01-03
KR20140045994A (ko) 2014-04-17

Similar Documents

Publication Publication Date Title
CN103582853B (zh) 单端可配置多模式驱动器
JP4578316B2 (ja) 送信装置
US7795919B2 (en) Transmitter driver circuit in high-speed serial communications system
US7639746B2 (en) Hybrid voltage/current-mode transmission line driver
US9633988B2 (en) Apparatuses and methods of communicating differential serial signals including charge injection
CN100403656C (zh) 组合传输器
US7355449B1 (en) High-speed serial data transmitter architecture
US8659329B2 (en) Pre-emphasis circuit and differential current signaling system having the same
US7564270B1 (en) Differential output driver
JPH09214314A (ja) ドライバ回路装置
US6963218B1 (en) Bi-directional interface and communication link
US8686781B2 (en) Voltage-mode driver with controllable output swing
US6316964B1 (en) Method for generating differential tri-states and differential tri-state circuit
US20110163791A1 (en) Output circuit and semiconductor device including pre-emphasis function
US6559692B2 (en) Output driver for a 10baset/100basetx ethernet physical layer line interface
US20080218292A1 (en) Low voltage data transmitting circuit and associated methods
US20070046350A1 (en) Pre-emphasis circuit including slew rate controllable buffer
US6696852B1 (en) Low-voltage differential I/O device
US7973681B2 (en) High speed, low power non-return-to-zero/return-to-zero output driver
US7656198B1 (en) Method and apparatus for providing a combination differential driver
Tang et al. A 28 Gb/s 2-tap FFE source-series-terminated transmitter in 22 nm CMOS FDSOI
JP4790132B2 (ja) 低電力可変ベース駆動回路
JPH0786887A (ja) 可変遅延回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20151102

Address after: oregon

Applicant after: LATTICE SEMICONDUCTOR CORPORATION

Address before: American California

Applicant before: Silicon Image Inc. A. Delaware C.

C14 Grant of patent or utility model
GR01 Patent grant