JP4790132B2 - 低電力可変ベース駆動回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、出力回路に関する。特に、本発明は、集積回路の間で論理信号を伝搬するバイポーラ・プルアップ及びプルダウン・トランジスタを有する出力回路に関する。更に詳しくは、本発明は、低い電源条件の下でバイポーラ・トランジスタを動作させるのに適した可変ベース駆動を有するような出力回路に関する。
【０００２】
【従来の技術】
出力回路は、結合された回路の間で電気信号を転送するのに用いられる。これは、様々な既知の方法において達成することができる。半導体デバイスの分野では、集積化された出力回路は、これらの回路によって伝搬される電位を定義するように制御されうる能動デバイスを相互に結合することによって確立される。広く知られているように、デジタル・システムでは、デバイスの間で移動する信号は、論理レベルがハイ（１又はオン）と論理レベルがロー（０又はオフ）のいずれかのカテゴリに分類される。ハイの信号が伝送されるのかローの信号が伝送されるのかを定義する特定の信号電位は、その伝送に関連する回路を形成する半導体素子に依存する。デジタル信号を生じるのに用いられる最も一般的な回路構成には、ＣＭＯＳ、トランジスタ・トランジスタ・ロジック（ＴＴＬ）、エミッタ・カップルド・ロジック（ＥＣＬ）などがある。これらの論理構成は、それぞれが、ハイ信号を構成する値とロー信号を構成する値との間の「スイング」の関数として異なった態様で動作する。
【０００３】
ＣＭＯＳロジックは基本的に金属酸化物半導体（ＭＯＳ）トランジスタを用いているが、この場合には、ロー信号は、０．０ボルトである低電位電力レールＧＮＤよりも０．６ボルト高い範囲で生じるのが一般的である。ハイ信号は、一般的に、ＶｃｃからＶｃｃ−０．６ボルトまでの範囲で生じる。ここで、Ｖｃｃは、公称３．３ボルトの電源の場合には３．０ボルトから３．６ボルトの間で変動し、公称２．２ボルトの電源の場合には１．９ボルトから２．５ボルトの間で変動する。従って、２．２ボルトの電源では、ローとハイとの間の差動スイングは、ローとハイとの間で所望のシフトが生じることを保証するには、少なくとも１．３ボルトでなければならない。
【０００４】
他方で、ＴＴＬ、ＥＣＬ及びそれ以外の論理構成は、基本的にバイポーラ・トランジスタを使用している。ローとハイとの間のシフトのための差動スイングは、ＣＭＯＳ動作の場合と比較して著しく小さく、０．５ボルト程度である。例えば、正のＥＣＬシステムでは、スイングは、更に接近している。ＰＥＣＬ回路はＶｃｃに依存するが、この場合は、ハイは約Ｖｃｃ−０．９ボルトの電位に等しく、ローは約Ｖｃｃ−１．７ボルトの電位に等しい。従って、ＣＭＯＳ及び非ＣＭＯＳ間の伝送を行う際には、電位スイングの変動によって一方の論理レベルから他方の論理レベルへの所望のスイングのトリガが自動的に保証されるとは限らないのである。更に、バイポーラ・トランジスタは、ＭＯＳとは異なり、その動作を確実にするには十分なベース駆動を要することに注意すべきである。
【０００５】
希望するより高速な伝送速度とより低い電力消費とを達成するためにトランジスタがますます小型化するにつれて、それらの論理出力に関連する差動スイングは、それに対応して小さくなる。運の悪いことに、従来は十分な電力を利用することができ必要となる論理スイングの範囲を有していた回路は、電力及び論理範囲が縮小されるにつれて、予測されるようなパフォーマンスを示すことが困難になる場合がある。これは、バイポーラ・トランジスタを用いる際に特にそうである。というのは、バイポーラ・トランジスタは、動作速度は速いが、ＭＯＳトランジスタよりも多くの電力を消費するからである。
【０００６】
出力回路は、典型的には、Ｖｃｃ電位と関連する論理ハイ信号を伝搬するプルアップ・トランジスタと、やはりＶｃｃ電位と関連する論理ロー信号を伝搬するプルダウン・トランジスタとを用いる。バイポーラ・トランジスタ・ベースの出力回路では、出力回路に加えられる負荷の関数として動作させることによって、その電力消費を最小化することが望ましい。特に、回路の出力ノード（これは、バスに結合されている場合もある）における負荷が増加すると、バイポーラ・トランジスタへのベース駆動を増加して出力信号が同じレベルに維持されるようにすることが好ましい。あるいは、出力における負荷が減少するときには、ベース駆動を減少させて、電力を節約することが望ましい。これは、出力ノードに結合されて負荷の変化を検知しバイポーラ出力トランジスタへのベース駆動を変化させるフィードバック・ループを用いることによって達成することができる。
【０００７】
バイポーラ出力トランジスタのベース駆動を可変とすることを可能にするためにＭＯＳ及びバイポーラ・デバイスを混合して用いている既存の出力回路が、図１に示されている。従来技術によるベース駆動が可変な出力回路は、イネーブル・ノードＥＮを介して提供されるそのゲートにおけるイネーブル信号によって付勢される第１の規制ＰＭＯＳトランジスタＭ１を含んでいる。Ｍ１がオンのときには、電流規制抵抗Ｒ１が、常にオンであるＮＭＯＳトランジスタＭ２を介して、電流Ｉ_Cをプルダウン・バイポーラ・トランジスタＱ１のコレクタに供給する。Ｍ２の動作は、高電位供給レールＶｃｃが経験するスイング幅には影響されない安定的な基準ソースＶｒｅｆを介しての制御によって安定的に維持される。出力回路の出力ノードＯＵＴまで伝搬される論理信号がローであるときには、Ｑ１は動作していなければならない。これは、ノードＤＡＴＡにおける入力信号が、図１の回路で論理ハイであるときに生じる。
【０００８】
Ｑ１を流れる電流Ｉ_Cは、Ｑ１のベースに与えられるベース駆動電流Ｉ_bだけでなくこのプルダウン・トランジスタの特性によって決定される。ベース駆動電流Ｉ_bは、ＮＭＯＳトランジスタＭ４及びＭ５とフィードバック・トランジスタＭ３とを通過する経路を含むベース駆動制御分岐によって決定される。出力トランジスタの出力ノードＯＵＴへの負荷が減少すると、電流を制限する抵抗Ｒ１を流れる電流が増加し、ベース駆動制御分岐を流れる電流が減少する。結果的に、Ｑ１のベースに与えられるベース駆動電流Ｉ_bが減少する。逆に、ＯＵＴにおける負荷が大きくなると、フィードバック・トランジスタＭ３を含む分岐を流れる電流が増加し、それによって、Ｑ１へのベース駆動が増加する。この構成は、ＯＵＴが論理ロー出力であり負荷が変動する間Ｉ_Cを最小化することによって、電流の損失を最小化している。
【０００９】
図１の可変ベース駆動出力回路は、Ｖｃｃが約２．７ボルト以上である場合にはうまく機能する。しかし、図１の出力回路の能動デバイスの製造には予想不可能な事態（vagaries）が伴うために、最悪の製造上の変動があった場合でも回路の故障が生じないようにこれらのデバイスのサイズを決定し結合することが必要である。結果的に、２．７未満の電源の場合には、図１の出力回路は、最小の電力消費で満足のできる信号伝搬を提供することができない。特に、Ｍ３（Ｖ_t）、Ｍ４及びＭ５（２Ｖ_DS）及びＱ１（Ｖ_BE）の合計の電位降下によって、Ｑ１のベースに供給される電流が制限され、それにより、あらゆる条件の下で動作するということが不可能になる。この理由で、電源電位が低い場合には、図１の出力回路は動作しなくなる。
【００１０】
従って、必要なのは、そのプルダウン・バイポーラ・トランジスタへのベース駆動を可変にすることができるような出力回路である。また必要とされているのは、電源電圧が低い場合でも動作可能なベース駆動が可変な出力回路である。
【００１１】
【発明の概要】
本発明の目的は、そのプルダウン・バイポーラ・トランジスタに可変なベース駆動を供給することができる出力回路を提供することである。本発明の別の目的は、これに限定することを意図してはいないが例えばＶｃｃ＝２．７ボルト未満であるように電源電圧が低い場合でも動作可能なベース駆動が可変な出力回路を提供することである。
【００１２】
以上の及びそれ以外の目的は、図１の電流制御トランジスタＭ４及びＭ５を除去して入力及びフィードバック・トランジスタの結合を再構成することによって、本発明において達成される。特に、本発明による可変ベース駆動出力回路は、従来と同じように、バイポーラ・プルダウン・トランジスタを含んでいる。しかし、このトランジスタのベースは、３段階の電位降下を介して結合されていることはない。その代わりに、プルダウン・トランジスタのベースは、２つの制御トランジスタに結合されており、それによって、ベース駆動が出力ノードへの負荷の関数として変化することを可能にするフィードバックを損なうことなく低電源でのＱ１の動作が保証されるように、１つの電位降下が取り除かれる。これは、この回路へのイネーブル及び入力信号を、フィードバック・ループだけでなくＱ１の条件を制御するのに必要な信号の関係を維持するような論理的関係で結合することによって可能になる。
【００１３】
以上の及びそれ以外の効果は、本発明の実施例に関する以下の詳細な説明、添付の図面及び冒頭の特許請求の範囲を検討することによって明らかになるはずである。
【００１４】
【発明の実施の形態】
図２に図解されているように、本発明による低電力可変ベース駆動出力回路１０は、伝搬され入力ノードＤＡＴＡにおいて回路１０に入力される信号の関数として、出力ＯＵＴにおける論理ローの信号を確立するバイポーラ・プルダウン・トランジスタＱ１を含む。出力回路１０は、イネーブル・ノードＥＮにおいて受け取られた信号によってイネーブルされる。ＥＮにおける信号とＤＡＴＡにおける信号とは論理ゲートにおいて論理的に合成され、制御ＰＭＯＳトランジスタＭ１における信号が論理ローであるときに回路１０がイネーブルされる。この技術分野の当業者であれば、回路１０の動作とＤＡＴＡにおける信号に対応する信号の伝搬とのための信号を生じるような論理ゲート２０の論理的構成を行うことができるであろう。そのような論理ゲート２０は、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ及びＸＯＲゲートやそれ以外の適切なデバイスの任意の組合せによって形成することができる。
【００１５】
回路１０は、更に、トランジスタＭ１とフィードバックＮＭＯＳトランジスタＭ２とによって形成されるベース駆動電流規制分岐を含む。トランジスタＭ１は、そのソース及びバルク（bulk）が高電位供給レールＶｃｃに結合され、そのドレインがトランジスタＭ３のドレインに結合されている。トランジスタＭ３は、そのソースがバイポーラ・プルダウン・トランジスタＱ１のベースに結合されている。Ｍ１及びＭ３による電位降下が、プルダウン・トランジスタＱ１のベースに供給される電流を決定する。そして、電流制限抵抗Ｒ１を流れる電流が、その電流を決定する。抵抗Ｒ１は、その高電位ノードがＭ１のドレインに結合され、その低電位ノードがＭ３のゲートに結合されている。Ｍ３のためのこの構成によって、回路１０がディセーブルされているときには、Ｑ１のベース駆動がオフになることが保証される。トランジスタＱ１は、そのコレクタがＯＵＴに結合され、そのベースがＭ３のソースに結合され、そのエミッタが低電位供給レールＧＮＤに結合されている。
【００１６】
Ｒ１を流れる電流は、出力結合されたトランジスタＭ２及びＭ６の状態によって決定される。トランジスタＭ２は、そのゲートが安定的なゲート供給電位Ｖｒｅｆに結合されているという点で、常にオンである。Ｖｒｅｆの値が、ユーザによって選択されるように、回路１０による論理ローの出力の電位値を設定することに注意すべきである。トランジスタＭ２は、そのドレインがＲ１の低電位ノードに結合され、そのソースがトランジスタＭ６のドレインに結合されている。トランジスタＭ６は、そのゲートがインバータＩＶ１の出力に結合されている。インバータＩＶ１の入力は、論理ゲート２０の出力に結合されている。このような構成によって、回路制御トランジスタＭ１がオンであるときには、Ｍ６はオンに維持される。最後に、Ｍ６のソースはＯＵＴに結合される。トランジスタＭ６は、ＯＵＴを、そのノードが過剰電圧条件にあるの間、可能性のある漏れ経路から分離する。更に、インバータＩＶ１を通過する際の遅延により、Ｍ２及びＲ１によって確立されるコンパレータ回路がオンになる前に、トランジスタＭ３のゲートがＶｃｃの電位まで駆動されることが可能になる。これによって、瞬間的にトランジスタＭ３への電位が上昇し、それにより、最大のベース駆動がＱ１に供給される。すなわち、回路２０の出力がＭ１のゲートへの論理ローである場合には、Ｍ３のソースへの電位は、ほとんどＶｃｃのレール電位の最大限（full-rail potential）まで駆動される。このようになる理由は、ＩＶ１の出力が、Ｍ６がオフのまま維持されるように遅れるからである。この相互作用によって、Ｑ１のターンオンが高速化される。ＩＶ１の出力がＭ６を付勢するように切り替わるときには、Ｍ３のソースからの供給が減少し、ベース電流Ｉ_bもまた減少する。
【００１７】
動作においては、Ｍ１のゲートが論理ローであることにより、そのＰＭＯＳトランジスタをオンすることによって、回路１０がイネーブルされる。同時に、トランジスタＭ６がオンになり、電流がＭ１、Ｒ１、Ｍ２及びＭ６を含む分岐を流れる。Ｍ３のゲートにおける電位は、そのトランジスタをオンさせるのに十分であり、それによって、ＶｃｃからＭ１及びＭ３を通過する電流経路が生じる。この電流は、Ｑ１をオンに駆動し、ＯＵＴにおける出力信号をローにするのに十分なものである。Ｑ１がオンになることにより、電流Ｉ_Cが発生する。ＯＵＴへの負荷が減少すると、Ｑ１へのベース駆動が実質的に減少し、それによって、Ｉ_Cが減少する。ベース駆動電流Ｉ_bが減少することにより、回路１０においてエネルギが節約される。更に、Ｍ１、Ｍ３及びＱ１だけの電位降下しか存在しないので、本発明は、２．７ボルト未満のＶｃｃ電位に対しても動作可能であり続けるだけの余地がある。
【００１８】
以上では本発明を特定の実施例を特に参照して説明したが、あらゆる修正、変更及び均等は、冒頭の特許請求の範囲に含まれることを理解すべきである。
【図面の簡単な説明】
【図１】可変ベース駆動構成を備えたバイポーラ・プルダウン・トランジスタを含む従来技術による出力回路の回路図である。
【図２】本発明による低電力可変ベース駆動出力回路の回路図である。

Claims (8)

1. 電気信号を入力ノードから出力ノードまで伝搬する出力回路であって、高電位電力レールと低電位電力レールとの間に結合可能であり、イネーブル信号を受け取るイネーブル・ノードと前記出力ノードに結合されたコレクタを有するバイポーラ・プルダウン・トランジスタとを含む、出力回路において、
   ａ）制御ノードと前記高電位電力レールに結合された高電位ノードとを有する制御トランジスタと、
   ｂ）前記制御トランジスタの低電位ノードに結合された高電位ノードと前記バイポーラ・プルダウン・トランジスタのベースに結合された低電位ノードとを有するベース駆動分岐と、
   ｃ）前記制御トランジスタの低電位ノードに結合された高電位ノードとこの出力回路の前記出力ノードに結合された低電位ノードとを有しており、前記バイポーラ・プルダウン・トランジスタのベースに運ばれる電流を規制するベース電流規制分岐と、
   を備え、前記イネーブル・ノードと前記入力ノードとに結合された入力と前記制御トランジスタの前記制御ノードに結合された出力ノードとを有する論理ゲートを更に備えていることを特徴とする出力回路。
2. 請求項１記載の出力回路において、前記ベース電流規制分岐は、前記制御トランジスタの前記低電位ノードと前記ベース駆動分岐の前記高電位ノードとに結合された高電位ノードを有する抵抗デバイスと、前記抵抗デバイスの低電位ノードに結合された高電位ノードを有する第１の規制トランジスタと、前記第１の規制トランジスタの低電位ノードに結合された高電位ノードとこの出力回路の前記出力ノードに結合された低電位ノードとを有する第２の規制トランジスタと、を含むことを特徴とする出力回路。
3. 請求項２記載の出力回路において、前記論理ゲートの前記出力ノードに結合された入力ノードと前記第２の規制トランジスタの制御ノードに結合された出力ノードとを有するインバータを更に備えていることを特徴とする出力回路。
4. 請求項３記載の出力回路において、前記ベース駆動分岐は、前記制御トランジスタの前記低電位ノードに結合された高電位ノードと前記抵抗デバイスの前記低電位ノードに結合された制御ノードと前記バイポーラ・プルダウン・トランジスタのベースに結合された低電位ノードとを有するベース駆動トランジスタを含むことを特徴とする出力回路。
5. 請求項４記載の出力回路において、前記ベース電流規制分岐の前記第１の規制トランジスタは独立の基準電位に結合された制御ノードを有することを特徴とする出力回路。
6. 請求項５記載の出力回路において、前記制御トランジスタはＰＭＯＳトランジスタであることを特徴とする出力回路。
7. 請求項６記載の出力回路において、前記第１の規制トランジスタ、前記第２の規制トランジスタ及び前記ベース駆動トランジスタはＮＭＯＳトランジスタであることを特徴とする出力回路。
8. 請求項７記載の出力回路において、前記抵抗デバイスは抵抗であることを特徴とする出力回路。

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