JP3487723B2 - インタフェース回路及び信号伝送方法 - Google Patents

インタフェース回路及び信号伝送方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路間
における２値信号の送受信インタフェース回路及び信号
伝送方法に関し、例えば、ＣＭＯＳ技術により製造され
る半導体集積回路装置において、２値論理信号を送受信
するインタフェース回路及び信号伝送方法に関する。
【０００２】
【従来の技術】１つのチップに集積可能な回路規模が有
限であることや機能によっては異なる回路で実現したほ
うが有利であるなどの理由からシステムは複数個のチッ
プによって形成される。これらチップ間のインターフェ
ースは、チップ内とは異なった信号レベルが用いられる
ことになる。代表的なインターフェイスレベルには、Ｔ
ＴＬ、ＣＭＯＳ及びＥＣＬ（Emitter Coupled Logic）
インターフェースレベルがある。また、ＣＭＯＳの電源
電圧仕様にもＴＴＬ又はＬＶＴＴＬ規格に準拠した電源
電圧５Ｖ仕様と電源電圧３．３Ｖ仕様とが使用される。
【０００３】近年、ＣＭＯＳ半導体集積回路間における
２値信号の送受信速度の高速化に伴い、従来使用されて
きた、公知のＴＴＬ若しくはＣＭＯＳレベルでの信号送
受信が困難になっている。この理由は、高速信号伝送は
伝送線路端でのインピーダンス整合を行わないと難しい
こと、ＴＴＬ及びＣＭＯＳレベルにおける送信回路の出
力振幅はそれぞれ１．６Ｖ以上及び、約３．３Ｖと大き
いため、消費電力性能に不利であること、また、スイッ
チング雑音、電源・ＧＮＤ変動等の影響により複数の半
導体集積回路（以下、ＩＣという）を実装するプリント
基板（例えば、ＣＰＵボード等）の設計が著しく困難に
なるためである。
【０００４】この問題については、例えば、「日経エレ
クトロニクスＮｏ．５５６、１１０〜１１３頁」（１９
９２年６月８日号）に詳細に記載されている。
【０００５】これらの問題を回避するために、伝送線路
のインピーダンス整合を行いかつ上記のＴＴＬ及びＣＭ
ＯＳレベルより信号振幅を小さくして高速な信号伝送を
実現する小振幅インタフェース回路が何種類か提案され
ている。そのうちの代表的なＣＭＯＳ小振幅インタフェ
ース回路に、プッシュ・プル型ＣＭＯＳ小振幅インタフ
ェース回路のＣＴＴ（Center Tap Terminated）があ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＣＭＯＳ小振幅インタフェース回路にあって
は、上記回路構成を採らない単純なＣＭＯＳ、ＴＴＬレ
ベルの信号伝送に比べて高速な信号伝送が可能になるも
のの、以下のような問題点があった。
【０００７】すなわち、伝送線路の受信端をＩＣの電源
電位よりも低い終端電位に終端しているために、信号伝
送時には定常的にドライバ回路の出力端子から終端電位
に出力電流が流れて、ＤＣ電力を消費してしまう。しか
も、このＤＣ消費電力は、インタフェース回路全体の消
費電力に対して大きな比率を占めている。
【０００８】本発明は、ドライバ回路の出力電流を削減
してインタフェース回路全体の消費電力を削減すること
ができ、高速な信号伝送が可能なインタフェース回路及
び信号伝送方法を提供することを目的とする。
【０００９】
【００１０】
【課題を解決するための手段】本発明 に係るインタフェ
ース回路は、半導体集積回路装置間で２値論理信号を送
受信するインタフェース回路において、送信側の半導体
集積回路装置は、送信する論理信号を出力する内部回路
と、内部回路からの論理信号を送信する送信回路とを備
え、送信回路は、スリーステート信号入力端子に接続す
るスリーステート制御回路を備え、定常状態では送信回
路の出力端子をハイインピーダンス状態にして伝送線路
の電位を終端電位と同電位にして、送信回路の出力電流
を流さないようにし、内部回路からスリーステート制御
回路に入力される送信信号の“Ｌ”レベルから“Ｈ”レ
ベルヘの立ち上がり時に、又は“Ｈ”レベルから“Ｌ”
レベルへの立ち下がり時には、論理信号レベルの切り替
わり後スリーステート制御回路によって設定された送信
信号の半周期より短い所定の時間のみ終端電位より高い
電位の“Ｈ”レベル又は終端電位より低い電位の“Ｌ”
レベルの小振幅パルス信号を出力端子から出力して、パ
ルス信号の出力間のみ送信回路の出力電流を流すように
して、パルス信号の出力間以外の定常的な出力電流の出
力を禁止し、受信側の半導体集積回路装置は、送信され
た論理信号を受信する受信回路を備え、受信回路は、基
準電位入力端子に供給された基準電位との比較により受
信信号の論理レベルを判定する差動アンプと、差動アン
プの基準電位入力端子に接続され、“Ｈ”レベルのパル
ス信号の電位と終端電位、該終端電位と“Ｌ”レベルの
パルス信号の電位の間の２種類の基準電位を受信状態に
応じて供給する基準電位制御回路とを備え、“Ｈ”レベ
ルのパルス信号を受信した後には基準電位を終端電位よ
りも低い電位に変更して、次の“Ｌ”レベルのパルス信
号を受信するまでは受信回路の出力信号は“Ｈ”レベル
又は“Ｌ”レベルの論理値を保持し、“Ｌ”レベルのパ
ルス信号を受信した後には基準電位を終端電位よりも高
い電位に変更して、次の“Ｈ”レベルのパルス信号を受
信するまでは受信回路の出力信号は“Ｈ”レベル又は
“Ｌ”レベルの論理値を保持するように構成する。
【００１１】また、上記インタフェース回路は、送信回
路が、負荷を駆動するＰＭＯＳトランジスタを備え、送
信回路には、半導体集積回路装置に供給される電源と同
電位の第１の電源と、第１の電源よりも低い電位の第２
の電源とを供給し、ＰＭＯＳトランジスタには第２の電
源を供給し、該ＰＭＯＳトランジスタ以外の送信回路内
のゲート回路には第１の電源を供給するものであっても
よい。
【００１２】また、上記インタフェース回路は、送信回
路が、負荷を駆動するＮＭＯＳトランジスタを備え、送
信回路には、半導体集積回路装置に供給される電源と同
電位の第１の電源と、第１の電源よりも低い電位の第２
の電源とを供給し、ＮＭＯＳトランジスタには第２の電
源を供給し、該ＮＭＯＳトランジスタ以外の送信回路内
のゲート回路には第１の電源を供給するものであっても
よい。
【００１３】また、上記基準電位制御回路は、第１のＰ
ＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタか
らなる第１のゲート回路と、第２のＰＭＯＳトランジス
タ及び第２のＮＭＯＳトランジスタからなる第２のゲー
ト回路と、第２のゲート回路の入力側に設置されたイン
バータ回路と、第１のゲート回路の出力側に接続された
第１の抵抗と、第２のゲート回路の出力側に接続された
第２の抵抗とを備え、所定論理レベルの信号が入力され
る入力端子は、第１のＰＭＯＳトランジスタのゲート電
極、第１のＮＭＯＳトランジスタのゲート電極及びイン
バータ回路の入力端子に接続し、インバータ回路の出力
端子は、第２のＰＭＯＳトランジスタのゲート電極及び
第２のＮＭＯＳトランジスタのゲート電極に接続し、第
１のＰＭＯＳトランジスタのソース電極は電源に接続
し、該第１のＰＭＯＳトランジスタのドレイン電極は第
１の抵抗を介して出力端子に接続し、第１のＮＭＯＳト
ランジスタのソース電極はＧＮＤに接続し、該第１のＮ
ＭＯＳトランジスタのドレイン電極は第１の抵抗を介し
て出力端子に接続し、さらに、第２のＰＭＯＳトランジ
スタのソース電極は電源に接続し、該第２のＰＭＯＳト
ランジスタのドレイン電極は第２の抵抗を介して出力端
子に接続し、第２のＮＭＯＳトランジスタのソース電極
はＧＮＤに接続し、該第２のＮＭＯＳトランジスタのド
レイン電極は第２の抵抗を介して出力端子に接続し、半
導体集積回路装置に供給される電源により動作するよう
に構成してもよい。
【００１４】また、上記インタフェース回路は、伝送線
路のインピーダンス整合を行い、所定論理レベルより信
号振幅を小さくして高速な信号伝送を実現する小振幅イ
ンタフェース回路であってもよく、上記インタフェース
回路は、プッシュプル型のＣＭＯＳ小振幅インタフェー
ス回路であってもよい。
【００１５】また、上記インタフェース回路は、ＣＴＴ
（Center Tap Terminated）を用いたインタフェース回
路であってもよく、上記インタフェース回路は、半導体
集積回路装置から他の半導体集積回路装置に２値の論理
信号を伝送するポイント・ツー・ポイント形式の信号伝
送を行うものであってもよく、さらに、上記インタフェ
ース回路は、半導体集積回路装置から他の複数の半導体
集積回路装置に２値の論理信号を伝送するポイント・ツ
ー・マルチポイント形式の信号伝送を行うものであって
もよい。
【００１６】また、上記インタフェース回路は、半導体
集積回路装置間を所定のバスを介して信号伝送するバス
形式の信号伝送を行うものであってもよく、上記インタ
フェース回路は、ＣＭＯＳ技術により構成された半導体
集積回路装置間の信号伝送を行うものであってよく、さ
らに、上記インタフェース回路は、Ｂｉ−ＣＭＯＳ技術
により構成された半導体集積回路装置を含む半導体集積
回路装置間の信号伝送を行うものであってもよい。
【００１７】
【００１８】また、本発明に係る信号伝送方法は、半導
体集積回路装置間で２値論理信号を送受信する信号伝送
方法であって、送信側では、定常状態時には、内部回路
からの論理信号を送信する送信回路の出力端子をスリー
ステート制御回路によりハイインピーダンス状態にして
伝送線路の電位を終端電位と同電位にして、送信回路の
出力電流を流さないようにし、内部回路からスリーステ
ート制御回路に入力される送信信号の“Ｌ”レベルから
“Ｈ”レベルヘの立ち上がり時に、又は“Ｈ”レベルか
ら“Ｌ”レベルへの立ち下がり時には、論理信号レベル
の切り替わり後スリーステート制御回路によって設定さ
れた送信信号の半周期より短い所定の時間のみ終端電位
より高い電位の“Ｈ”レベル又は終端電位より低い電位
の“Ｌ”レベルの小振幅パルス信号を出力端子から出力
して、パルス信号の出力間のみ送信回路の出力電流を流
すようにして、パルス信号の出力間以外の定常的な出力
電流の出力を禁止し、受信側では、“Ｈ”レベルのパル
ス信号を受信した後には基準電位を終端電位よりも低い
電位に変更して、次の“Ｌ”レベルのパルス信号を受信
するまでは受信回路の出力信号は“Ｈ”レベル又は
“Ｌ”レベルの論理値を保持し、“Ｌ”レベルのパルス
信号を受信した後には基準電位を終端電位よりも高い電
位に変更して、次の“Ｈ”レベルのパルス信号を受信す
るまでは受信回路の出力信号は“Ｈ”レベル又は“Ｌ”
レベルの論理値を保持する。
【００１９】上記信号伝送方法は、伝送線路のインピー
ダンス整合を行い、所定論理レベルより信号振幅を小さ
くして高速な信号伝送を行うようにしてもよい。
【００２０】
【発明の実施の形態】本発明に係るインタフェース回路
及び信号伝送方法は、ＣＭＯＳ技術により製造される半
導体集積回路装置において、２値論理信号を送受信する
インタフェース回路に適用することができる。
【００２１】図１は本発明の第１の実施形態に係るイン
タフェース回路の構成を示す回路図であり、伝送線路Ｔ
２１に接続されたＩＣ２１（半導体集積回路装置）とＩ
Ｃ２２（半導体集積回路装置）において、ＩＣ２２から
ＩＣ２１に２値の論理信号を伝送するインタフェース回
路である。
【００２２】図１において、インタフェース回路２０
は、抵抗Ｒ２１により一端を終端電位Ｖｔに終端されプ
リント基板に形成された伝送線路Ｔ２１と、伝送線路Ｔ
２１の終端抵抗Ｒ２１により終端されている一端に接続
されたＩＣ２１内の受信回路Ｃ２１と、終端抵抗Ｒ２１
により終端されていない他端に接続されたＩＣ２２内の
送信回路Ｃ２３とから構成されている。
【００２３】上記伝送線路Ｔ２１は、例えばプリント回
路基板のマイクロストリップ線をモデル化して形成した
ものである。伝送線路Ｔ２１の一端は、伝送線路Ｔ２１
の特性インピーダンスと等しいインピーダンスを有する
終端抵抗Ｒ２１を通じてＩＣ２１，ＩＣ２２の電源電位
よりも低い電位の終端電位Ｖｔに終端されており、その
伝送線路Ｔ２１の終端電位Ｖｔに終端されている側の端
には、ＩＣ２１内に形成された受信回路Ｃ２１の入力端
子２１が接続されている。また、伝送線路Ｔ２１の終端
されていない側の他端には、ＩＣ２２内に形成された送
信回路Ｃ２３の出力端子２２が接続されている。例え
ば、ＣＴＴでは、ＩＣ２１，ＩＣ２２の電源電位が３．
３Ｖ、伝送線路Ｔ２１の特性インピーダンスが５０Ωの
場合には、終端抵抗Ｒｔ＝５０Ω、終端電位Ｖｔ＝１．
５Ｖに設定する。
【００２４】上記ＩＣ２２は、送信回路Ｃ２３と、送信
回路Ｃ２３に所定の論理信号を供給する内部論理回路Ｃ
２４（内部回路）とから構成され、送信回路Ｃ２３は、
ＩＣ２２中の内部論理回路Ｃ２４からＣＭＯＳ論理レベ
ルの送信信号が入力される入力端子２３と、スリーステ
ート制御回路Ｃ２８と、送信信号を出力する出力端子２
２と、ＣΜＯＳインバータ回路Ｃ２５と、ＣＭＯＳＮＡ
ＮＤ回路Ｃ２６と、ＣＭＯＳＮＯＲ回路Ｃ２７と、Ｎチ
ャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと
いう）Ｎ２１と、Ｐチャネル型ＭＯＳＦＥＴ（以下、Ｐ
ＭＯＳトランジスタという）Ｐ２１とから構成される。
【００２５】すなわち、本実施形態に係るＩＣ２２の送
信回路Ｃ２３では、単に内部回路Ｃ２４からスリーステ
ート制御信号入力端子２４にＣＭＯＳ論理レベルのスリ
ーステート制御信号が入力されるのではなく、スリース
テート制御回路Ｃ２８がスリーステート制御信号入力端
子２４に接続される構成となっている。
【００２６】ＣＭＯＳ論理レベルの送信信号が入力され
る入力端子２４は、スリーステート制御回路Ｃ２８の入
力端子とＮＯＲ回路Ｃ２７の第１の入力端子とＮＡＮＤ
回路Ｃ２６の第１の入力端子に接続され、スリーステー
ト制御回路Ｃ２８の出力端子は、スリーステート制御信
号入力端子２４に接続されている。
【００２７】スリーステート制御信号入力端子２４は、
ＮＡＮＤ回路Ｃ２６の第２の入力端子とインバータ回路
Ｃ２５の入力端子に接続され、インバータ回路Ｃ２５の
出力端子は、ＮＯＲ回路Ｃ２７の第２の入力端子に接続
される。また、ＮＯＲ回路Ｃ２７の出力端子２５は、Ｎ
ＭＯＳトランジスタＮ２１のゲート電極（以下、単にゲ
ートという）に接続され、ＮＡＮＤ回路Ｃ２６の出力端
子２６はＰＭＯＳトランジスタＰ２１のゲートに接続さ
れる。
【００２８】また、ＮＭＯＳトランジスタＮ２１のソー
ス電極（以下、単にソースという）はＧＮＤに、そのド
レイン電極（以下、単にドレインという）は出力端子２
２に接続され、ＰＭＯＳトランジスタＰ２１のソースは
ＩＣ２２の電源電位Ｖｄｄに、そのドレインは出力端子
２２に接続されている。
【００２９】なお、上記スリーステート制御回路Ｃ２８
の具体的な回路構成については図２で後述する。
【００３０】一方、上記受信回路Ｃ２１は、基準電位制
御回路Ｃ２９と、伝送線路Ｔ２１を伝搬してくる信号の
入力端子２１と、基準電位制御回路Ｃ２９からの基準電
位と信号入力端子２１からの電位を比較・増幅し、ＩＣ
２１中の内部回路Ｃ２２に接続する出力端子２８にＣＭ
ＯＳ論理レベルの信号を出力する差動型増幅回路（以
下、差動アンプという）Ａ２１により構成される。
【００３１】上記受信回路Ｃ２１の入力端子２１は、差
動アンプＡ２１の第１の入力端子に接続され、基準電位
入力端子２７は差動アンプＡ２１の第２の入力端子に接
続される。差動アンプＡ２１の出力端子は、受信回路Ｃ
２１の出力端子２８に接続され、出力端子２８は内部論
理回路Ｃ２２の入力端子と、基準電位制御回路Ｃ２９の
入力端子に接続されている。基準電位制御回路Ｃ２９の
出力端子は基準電位入力端子２７に接続される。
【００３２】なお、上記差動アンプＡ２１の具体的な回
路構成については図３で、上記基準電位制御回路Ｃ２９
の具体的な回路構成については図４でそれぞれ後述す
る。
【００３３】図２は上記スリーステート制御回路Ｃ２８
の構成の一例を示す回路図である。
【００３４】図２において、スリーステート制御回路Ｃ
２８は、第１の入力端子に入力される信号と第２の入力
端子に入力される信号との排他的論理和を行うＸＯＲ回
路Ｃ５１と、ＸＯＲ回路Ｃ５１の第２の入力端子に入力
される信号を遅延させるバッファからなる可変遅延素子
Ｃ５２とにより構成される。
【００３５】スリーステート制御回路Ｃ２８の入力端子
５１は、ＸＯＲ回路Ｃ５１の第１の入力端子と可変遅延
素子Ｃ５２の入力端子に接続され、可変遅延素子Ｃ５２
の出力端子５２はＸＯＲ回路Ｃ５１の第２の入力端子に
接続される。ＸＯＲ回路Ｃ５１の出力端子は、スリース
テート制御回路の出力端子５３に接続される。
【００３６】図３は上記差動アンプＡ２１の構成を示す
回路図である。なお、受信回路Ｃ２１については、この
差動アンプＡ２１の構成に限らず種々の構成が可能であ
る。
【００３７】図３において、３１は入力端子、３２は基
準電位入力端子、３３はＣＭＯＳ論理レベルの出力端
子、Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４はＰＭＯＳトラン
ジスタ、Ｎ３１，Ｎ３２，Ｎ３３はＮＭＯＳトランジス
タである。
【００３８】上記ＰＭＯＳトランジスタＰ３１，Ｐ３
２，Ｐ３３及びＮＭＯＳトランジスタＮ３１，Ｎ３２
は、全体として差動段を構成し、ＰＭＯＳトランジスタ
Ｐ３４及びＮＭＯＳトランジスタＮ３３は、全体として
出力段を構成する。
【００３９】図４は上記基準電位制御回路Ｃ２９の構成
の一例を示す構成図であり、図５は上記基準電位制御回
路Ｃ２９を構成するセレクタ回路の回路図である。
【００４０】図４において、基準電位制御回路Ｃ２９
は、セレクタ回路Ｃ７１及び、セレクタ回路Ｃ７１の入
力端子７１、第１の電位供給端子７２、第２の電位供給
端子７３、出力端子７４から構成される。
【００４１】上記入力端子７１は、受信回路Ｃ２１の出
力端子２８に接続され、ＣＭＯＳ論理レベル信号が入力
される。第１の電位供給端子７２及び第２の電位供給端
子７３には、“Ｈ”レベルの基準電位、“Ｌ”レベルの
基準電位のいずれかが供給される。また、出力端子７４
は、基準電位入力端子２７に接続される。
【００４２】上記セレクタ回路Ｃ７１は、入力端子７１
に入力されるＣＭＯＳ論理信号に基づいて、“Ｈ”レベ
ルの基準電位または“Ｌ”レベルの基準電位を出力す
る。
【００４３】例えば、第１の電位供給端子７２に１．６
Ｖ、第２の電位供給端子７３に１．４Ｖの電位を供給し
て、入力端子７１にＣＭＯＳ論理信号の“Ｌ”レベルが
入力された時には出力端子７４に第１の電位供給端子７
２に供給されている１．６Ｖ電位が出力され、入力端子
７１にＣＭＯＳ論理信号の“Ｈ”レベルが入力された時
には出力端子７４に第２の電位供給端子７３に供給され
ている１．４Ｖ電位を出力されるように設計することが
できる。
【００４４】図５はセレクタ回路Ｃ７１の構成の一例を
示す回路図であり、この図において、セレクタ回路Ｃ７
１は、入力端子８１、第１の電位供給端子８２、第２の
電位供給端子８３、インバータ回路Ｃ８１、ＮＭＯＳト
ランジスタＮ８１，Ｎ８２から構成される。このセレク
タ回路Ｃ７１について、図５の構成例以外の回路構成も
可能である。
【００４５】ここで、図４及び図５に示す構成例の基準
電位制御回路Ｃ２８は、ＤＣ電流が流れないため消費電
力が小さい特長を有するが、第１の電位供給端子７２、
第２の電位供給端子７３に供給する電位をＩＣの外部か
ら供給する、あるいはＩＣ内部で生成する必要がある。
【００４６】以下、上述のように構成されたインタフェ
ース回路２０の動作を説明する。
【００４７】本実施形態に係るインタフェース回路２０
は、伝送線路Ｔ２１に接続されたＩＣ２２からＩＣ２１
へ２値信号を伝送するインタフェース回路である。
【００４８】ＩＣ２１とＩＣ２２は３．３Ｖ電源で動作
し、伝送線路Ｔ２１の特性インピーダンスは５０Ωであ
り、終端電位Ｖｔ＝１．５Ｖ、送信回路Ｃ２３のＮＭＯ
ＳトランジスタＮ２１のオン状態での出力抵抗（以下、
オン抵抗という）値が１００Ω、ＰＭＯＳトランジスタ
Ｐ２１のオン抵抗値が１３０Ωに設定されている場合の
送信回路Ｃ２３と受信回路２１ならびにインタフェース
回路全体の回路動作について説明する。
【００４９】Ａ．送信回路Ｃ２３の動作説明 （ａ）スリーステート制御回路Ｃ２８の動作 まず、送信回路Ｃ２３内のスリーステート制御回路Ｃ２
８の機能と動作について説明する。
【００５０】図６は送信回路Ｃ２３の動作を示すタイミ
ングチャートであり、入力端子２３、スリーステート信
号入力端子２４、ＮＯＲ回路Ｃ２７の出力端子２５、Ｎ
ＡＮＤ回路Ｃ２６の出力端子２６、出力端子２２の各信
号波形が示されている。図６中、(1)〜(8)は動作状態の
説明のためのタイミングである。
【００５１】スリーステート制御回路Ｃ２８は、入力端
子２３に入力されるＣＭＯＳ論理レベルの２値信号に基
づいて、スリーステート信号入力端子２４にＣＭＯＳ論
理レベルの２値信号を出力する。
【００５２】入力端子２３の信号が“Ｌ”レベルから
“Ｈ”レベルに変化した時、スリーステート制御信号入
力端子２４には所定の一定時間だけ“Ｈ”レベルが出力
され、所定の一定時間後には“Ｌ”レベルに戻る。ま
た、入力端子２３の信号が“Ｈ”レベルから“Ｌ”レベ
ルに変化した時、スリーステート制御信号入力端子２４
には所定の一定時間だけ“Ｈ”レベルが出力され、所定
の一定時間後には“Ｌ”レベルに戻る。
【００５３】ここで、“Ｈ”レベルを持続する所定の一
定時間は、入力端子２３に入力されるクロック信号の半
周期よりも短時間に設定する必要がある。
【００５４】上記スリーステート制御回路Ｃ２８の具体
的な回路構成は図２に示されており、図２に対応するタ
イミングチャートは図７で示される。
【００５５】図７はスリーステート制御回路Ｃ２８の動
作を示すタイミングチャートであり、図７中には、入力
端子５１、遅延素子Ｃ５２の出力端子５２、及び出力端
子５３の信号波形を示している。
【００５６】図７に示すように、入力端子５１の信号が
“Ｌ”レベルから“Ｈ”レベルに変化するとほとんど同
時にＸＯＲ回路Ｃ５２の第１の入力端子の信号は“Ｌ”
レベルから“Ｈ”レベルに変化するが、第２の入力端子
の信号は、遅延素子Ｃ５２で設定された所定の遅延時間
後に“Ｌ”レベルから“Ｈ”レベルに変化する。この遅
延時間だけ出力端子５３には“Ｈ”レベルが出力され
る。
【００５７】また、入力端子５１の信号が“Ｈ”レベル
から“Ｌ”レベルに変化するとほとんど同時にＸＯＲ回
路Ｃ５２の第１の入力端子の信号は“Ｈ”レベルから
“Ｌ”レベルに変化するが、第２の入力端子の信号は、
遅延素子Ｃ５２で設定された所定の遅延時間後に“Ｈ”
レベルから“Ｌ”レベルに変化する。この遅延時間だけ
出力端子５３には“Ｈ”レベルが出力される。
【００５８】（ｂ）“Ｈ”レベル信号の伝送動作原理 次に、ＩＣ２２からＩＣ２１に“Ｈ”レベル信号を伝送
する場合の送信回路Ｃ２３の動作を、図６に示すタイミ
ングチャートを用いて説明する。
【００５９】図６中には、送信回路Ｃ２３の入力端子２
３と、スリーステート信号入力端子２４と、ＮＯＲ回路
Ｃ２７の出力端子２５と、ＮＡＮＤ回路Ｃ２６の出力端
子２６と、送信回路Ｃ２３の出力端子２２の信号波形が
示されている。
【００６０】図６中の(1)，(2)，(3)，(4)は、以下に述
べる(1)，(2)，(3)，(4)の動作タイミングにそれぞれ対
応している。
【００６１】(1)の時、内部回路Ｃ２４からＣＭＯＳ論
理レベルの“Ｈ”レベル信号が入力端子２３に入力され
ると、入力端子２３の電位は“Ｌ”レベルから“Ｈ”レ
ベルに立ち上がる。この時、入力端子２３に接続されて
いるスリーステート制御回路Ｃ２８の入力端子と、ＮＡ
ＮＤ回路Ｃ２７の第１の入力端子と、ＮＯＲ回路Ｃ２６
の第１の入力端子の電位が“Ｈ”レベルに立ち上がる。
【００６２】(2)の期間では、スリーステート制御回路
Ｃ２８の入力端子の電位が“Ｈ”レベルに立ち上がった
後にスリーステート制御回路Ｃ２８はあらかじめ設定さ
れている所定の時間だけスリーステート制御信号入力端
子２４に“Ｈ”レベル信号を出力する。
【００６３】スリーステート制御信号入力端子２４が
“Ｈ”レベルを持続している間はＮＡＮＤ回路Ｃ２６の
出力端子２６は“Ｌ”レベルを出力し、ＰＭＯＳトラン
ジスタＰ２１はオンする。
【００６４】一方、ＮＯＲ回路Ｃ２７の出力端子２５は
この間も“Ｌ”レベルを出力しているのでＮＭＯＳトラ
ンジスタＮ２１はオフしている。ＰＭＯＳトランジスタ
Ｐ２１がオンし、ＮＭＯＳトランジスタＮ２１がオフし
ているので、出力端子２２は電位２．０Ｖの“Ｈ”レベ
ル信号を出力する。短時間だけ電位２．０Ｖの“Ｈ”レ
ベル信号を出力して、パルス状の波形を伝送する。電位
２．０Ｖの“Ｈ”レベル信号を出力している間は、出力
端子２２からは１０ｍＡの電流が流れ出る。
【００６５】(3)の時、入力端子２３に“Ｈ”レベル信
号が入力されてから所定の一定時間が過ぎ、スリーステ
ート制御信号入力端子２４は“Ｌ”レベルに立ち下が
る。すると、ＮＡＮＤ回路Ｃ２６の出力端子２６は
“Ｈ”レベルに立ち上がり、ＰＭＯＳトランジスタＰ２
１はオフする。出力端子２２はハイインピーダンス状態
（以下、“Ｚ”状態という）になり、出力端子２２の電
位はＶｔｔ＝１．５Ｖになる。“Ｚ”状態であるから、
出力端子２２には電流は流れなくなる。
【００６６】(4)の期間では、スリーステート制御信号
入力端子２４が“Ｌ”レベルに立ち下がった後は、入力
端子２３に“Ｌ”レベル信号が入力されるまで、出力端
子２２は“Ｚ”状態にある。
【００６７】（ｃ）“Ｌ”レベル信号の伝送動作原理 次に、ＩＣ２２からＩＣ２１に“Ｌ”レベル信号を伝送
する時の送信回路Ｃ２３の動作を、図６に示すタイミン
グチャートを用いて説明する。
【００６８】図６中の(5)，(6)，(7)，(8)は、以下に述
べる(5)，(6)，(7)，(8)の動作タイミングにそれぞれ対
応している。
【００６９】(5)の時、内部回路Ｃ２４からＣＭＯＳ論
理レベルの“Ｌ”レベル信号が入力端子２３に入力され
ると、入力端子２３の電位は“Ｈ”レベルから“Ｌ”レ
ベルに立ち下がる。この時、入力端子２３に接続されて
いるスリーステート制御回路Ｃ２８の入力端子と、ＮＡ
ＮＤ回路Ｃ２７の第１の入力端子と、ＮＯＲ回路Ｃ２６
の第１の入力端子の電位が“Ｌ”レベルに立ち下がる。
【００７０】(6)の期間では、スリーステート制御回路
Ｃ２８の入力端子の電位が“Ｌ”レベルに立ち下がった
後にスリーステート制御回路Ｃ２８は、あらかじめ設定
されている所定の時間だけ、スリーステート制御信号入
力端子２４に“Ｈ”レベル信号を出力する。スリーステ
ート制御信号入力端子２４が“Ｈ”レベルを持続してい
る間はＮＯＲ回路Ｃ２７の出力端子２５は“Ｈ”レベル
を出力し、ＮＭＯＳトランジスタＮ２１はオンする。
【００７１】一方、ＮＡＮＤ回路Ｃ２６の出力端子２６
はこの間も“Ｈ”レベルを出力しているのでＰＭＯＳト
ランジスタＰ２１はオフしている。ＰＭＯＳトランジス
タＰ２１がオフし、ＮＭＯＳトランジスタＮ２１がオン
しているので、出力端子２２は電位１．０Ｖの“Ｌ”レ
ベル信号を出力する。短時間だけ電位１．０Ｖの“Ｌ”
レベル信号を出力して、パルス状の波形を伝送する。
【００７２】電位１．０Ｖの“Ｌ”レベル信号を出力し
ている間は、出力端子２２には１０ｍＡの電流が流れ込
む。
【００７３】(7)の時、入力端子２３に“Ｌ”レベル信
号が入力されてから所定の一定時間が過ぎ、スリーステ
ート制御信号入力端子２４は“Ｌ”レベルに立ち下が
る。すると、ＮＯＲ回路Ｃ２７の出力端子２５は“Ｌ”
レベルに立ち下がり、ＮＭＯＳトランジスタＮ２１はオ
フする。出力端子２２は“Ｚ”状態になり、出力端子２
２の電位はＶｔｔ＝１．５Ｖになる。“Ｚ”状態なの
で、出力端子２２には電流は流れなくなる。
【００７４】(8)の期間では、スリーステート制御信号
入力端子２４が“Ｌ”レベルに立ち下がった後は、入力
端子２３に“Ｈ”レベル信号が入力されるまで、出力端
子２２は“Ｚ”状態にある。
【００７５】（ｄ）送信回路Ｃ２３の動作のまとめ 以上、送信回路Ｃ２３の動作をまとめると、ＩＣ２２か
らＩＣ２１に“Ｈ”レベル信号を伝送するときには、送
信回路Ｃ２３はＶｔｔよりも高くＶｄｄよりも低い電位
の“Ｈ”レベル信号のパルスを発生しＩＣ２１に伝送す
る。ＩＣ２２からＩＣ２１に“Ｌ”レベル信号を伝送す
るときには、送信回路Ｃ２３はＧＮＤよりも高くＶｔｔ
よりも低い電位の“Ｌ”レベル信号のパルスを発生しＩ
Ｃ２１に伝送する。
【００７６】伝送線の受信端は、伝送線路Ｔ２１の特性
インピーダンスと等しい抵抗Ｒ２１により終端されてい
るので、伝送線路上の送信部の出力波形に対し歪みの少
ない波形を伝送できることは、前記図１３の従来例のイ
ンタフェース回路と同等であり、ＣＭＯＳ若しくはＴＴ
Ｌレベルでの信号伝送に比較して高速かつ低雑音の信号
伝送が可能である。
【００７７】さらに、本実施形態では、送信回路Ｃ２３
がパルス信号を出力する切り替え時の短時間だけ出力端
子２２に出力電流が流れるが、通常は“Ｚ”にしておき
送信回路Ｃ２３の出力電流を流さない。これにより、上
記効果を維持しながらドライバ回路の出力電流を削減し
てインタフェース回路全体の消費電力を削減することが
できる。
【００７８】Ｂ．受信回路Ｃ２１の動作説明 （ａ）基準電位制御回路Ｃ２９の機能と動作 まず、受信回路Ｃ２１内の基準電位制御回路Ｃ２９の機
能と動作について説明する。
【００７９】図８は受信回路Ｃ２１の動作を示すタイミ
ングチャートであり、入力端子２１、基準電位制御回路
Ｃ２９の出力端子に接続している基準電位入力端子２
７、基準電位制御回路Ｃ２９の入力端子に接続している
出力端子２８の各信号波形が示されている。図８中、
(1)〜(8)は動作状態の説明のためのタイミングである。
【００８０】基準電位制御回路Ｃ２９は、出力端子２８
に出力されるＣＭＯＳ論理レベルの２値信号に基づい
て、基準電位入力端子２７に、“Ｈ”レベル、“Ｌ”レ
ベルの２種類の基準電位を出力する。
【００８１】例えば、出力端子２８にＣＭＯＳ論理レベ
ルの“Ｈ”レベル信号が出力されると基準電位入力端子
２７に“Ｌ”レベルの基準電位を出力し、出力端子２８
にＣＭＯＳ論理レベルの“Ｌ”レベル信号が出力される
と基準電位入力端子２７に“Ｈ”レベルの基準電位を出
力する。
【００８２】“Ｈ”レベルの基準電位は、送信回路Ｃ２
３が出力する“Ｈ”レベルのパルス信号の電位２．０Ｖ
と終端電位Ｖｔ＝１．５Ｖの間の電位、例えば、１．６
Ｖにする必要があり、“Ｌ”レベルの基準電位は、送信
回路Ｃ２３が出力する“Ｌ”レベルのパルス信号の電位
１．０Ｖと終端電位Ｖｔ＝１．５Ｖの間の電位、例えば
１．４Ｖにする必要がある。
【００８３】上記観点から構成された基準電位制御回路
Ｃ２９の具体的な構成は前記図４に示されており、図４
に対応するセレクタ回路Ｃ７１の回路構成は図５に示さ
れている。
【００８４】図４において、基準電位制御回路Ｃ２９
は、入力端子７１に入力されるＣＭＯＳ論理信号に基づ
いてセレクタ回路Ｃ７１が、“Ｈ”レベルの基準電位ま
たは“Ｌ”レベルの基準電位を出力する。
【００８５】例えば、第１の電位供給端子７２に１．６
Ｖ、第２の電位供給端子７３に１．４Ｖの電位を供給し
て、入力端子７１にＣＭＯＳ論理信号の“Ｌ”レベルが
入力された時には出力端子７４に第１の電位供給端子７
２に供給されている１．６Ｖ電位が出力され、入力端子
７１にＣＭＯＳ論理信号の“Ｈ”レベルが入力された時
には出力端子７４に第２の電位供給端子７３に供給され
ている１．４Ｖ電位が出力される。
【００８６】この基準電位制御回路Ｃ２９では、ＤＣ電
流が流れないため消費電力が小さい利点がある。
【００８７】（ｂ）“Ｈ”レベル信号の受信動作原理 次に、伝送線路Ｔ２１を伝搬してきた“Ｈ”レベル信号
を受信する時の受信回路Ｃ２１の動作を、図８に示すタ
イミングチャートを用いて説明する。
【００８８】図８中には、入力端子２１と基準電位入力
端子２７と出力端子２８の信号波形が示されており、図
８中の(1)，(2)，(3)，(4)は、以下に述べる(1)，(2)，
(3)，(4)の動作タイミングにそれぞれ対応している。
【００８９】いま、受信回路Ｃ２１は、入力端子２１の
電位と基準電位入力端子２７の電位を比較して、入力端
子２１の電位の方が高いときには出力端子２８にＣＭＯ
Ｓ論理レベルの“Ｈ”レベル信号を出力し、入力端子２
１の電位の方が低いときには出力端子２８にＣＭＯＳ論
理レベルの“Ｌ”レベル信号を出力するものとする。
【００９０】また、基準電位制御回路Ｃ２９は、上述し
たように、出力端子２８にＣＭＯＳ論理信号の“Ｌ”レ
ベルが出力された時には基準電位入力端子２７に１．６
Ｖの基準電位が出力され、出力端子２８にＣＭＯＳ論理
信号の“Ｈ”レベルが入力された時には基準電位入力端
子２７に１．４Ｖの基準電位が出力されるように設計さ
れているものとする。
【００９１】(1)の時、伝送線路Ｔ２１から電位２．０
Ｖの“Ｈ”レベルのパルス信号が入力端子２１に伝搬さ
れると、入力端子２１の電位は１．５Ｖから２．０Ｖに
立ち上がる。この時、基準入力端子２３には１．６Ｖが
入力されているので、出力端子２８はＣＭＯＳ論理レベ
ルの“Ｈ”レベルに立ち上がる。正確には、受信回路Ｃ
２１の出力遅延時間後に立ち上がる。
【００９２】(2)の期間は、入力端子２１には２．０Ｖ
電位の“Ｈ”レベルパルス信号が入力されている。出力
端子２８の電位が“Ｈ”レベルに立ち上がった後に、基
準電位入力端子２７の電位は１．６Ｖから１．４Ｖに立
ち下がる。正確には、基準電位制御回路Ｃ２９の出力遅
延時間後に立ち下がる。この間、出力端子２８は“Ｈ”
レベルを持続している。
【００９３】(3)の時、“Ｈ”レベルのパルス信号の伝
送は終わり、入力端子２１は２．０Ｖから１．５Ｖに立
ち下がる。この時、基準電位入力端子２７には、１．４
Ｖの基準電位が入力されているので出力端子２８には、
変わらず“Ｈ”レベルの信号が出力されている。
【００９４】このように、“Ｈ”レベルのパルス信号が
立ち下がってしまった後にも出力端子２８に“Ｈ”レベ
ルを持続させるために、入力端子２１の電位が１．５Ｖ
に立ち下がる前に、基準電位入力端子２７の電位は１．
６Ｖから１．４Ｖに立ち下げておく必要がある。
【００９５】(4)の期間では、入力端子２１が１．５Ｖ
に立ち下がった後は、その後、入力端子２１に１．０Ｖ
電位の“Ｌ”レベルパルス信号が入力されるまで基準電
位入力端子２７は１．４Ｖ電位を持続し、出力端子２８
は“Ｈ”レベルを持続する。
【００９６】（ｃ）“Ｌ”レベル信号の受信動作原理 次に、伝送線路Ｔ２１を伝搬してきた“Ｌ”レベル信号
を受信する時の受信回路Ｃ２１の動作を、図８に示すタ
イミングチャートを用いて説明する。
【００９７】図８中の(5)，(6)，(7)，(8)は、以下に述
べる(5)，(6)，(7)，(8)の動作タイミングにそれぞれ対
応している。
【００９８】(5)の時、伝送線路Ｔ２１から電位１．０
Ｖの“Ｌ”レベルのパルス信号が入力端子２１に伝搬さ
れると、入力端子２１の電位は１．５Ｖから１．０Ｖに
立ち下がる。この時、基準入力端子２７には１．４Ｖが
入力されているので、出力端子２８はＣＭＯＳ論理レベ
ル“Ｌ”に立ち下がる。正確には、受信回路Ｃ２１の出
力遅延時間後に立ち下がる。
【００９９】(6)の期間は、入力端子２１には１．０Ｖ
電位の“Ｌ”レベルのパルス信号が入力されている。出
力端子２８の電位が“Ｌ”レベルに立ち下がった後に、
基準電位入力端子２７の電位は１．４Ｖから１．６Ｖに
立ち上がる。正確には、基準電位制御回路Ｃ２９の出力
遅延時間後に立ち上がる。この間、出力端子２８は
“Ｌ”レベルを持続している。
【０１００】(7)の時、“Ｌ”レベルのパルス信号の伝
送は終わり、入力端子２１は１．０Ｖから１．５Ｖに立
ち上がる。この時、基準電位入力端子２７には１．６Ｖ
の基準電位が入力されているので出力端子２８には、変
わらず“Ｌ”レベルの信号が出力されている。
【０１０１】このように、“Ｌ”レベルのパルスが立ち
上がってしまった後にも出力端子２８に“Ｌ”レベルを
持続させるために、入力端子２１の電位が１．５Ｖに立
ち上がる前に、基準電位入力端子２７の電位は１．４Ｖ
から１．６Ｖに立ち上げておく必要がある。
【０１０２】(8)の期間では、入力端子２１が１．５Ｖ
に立ち上がった後は、その後、入力端子２１に２．０Ｖ
電位の“Ｈ”レベルパルス信号が入力されるまで、基準
電位入力端子２７は１．６Ｖ電位を持続し、出力端子２
８は“Ｌ”レベルを持続する。
【０１０３】（ｄ）受信回路Ｃ２１の動作のまとめ 以上、受信回路Ｃ２１の動作をまとめると、入力端子２
１に２．０Ｖの“Ｈ”レベルのパルス信号を受信する
と、基準電位を終端電位Ｖｔ＝１．５Ｖよりも低い電位
に変更して、パルス信号が１．５Ｖに立ち下がった後で
も、次に１．０Ｖの“Ｌ”レベルのパルス信号を受信す
るまで、出力端子２８は“Ｈ”レベル出力を持続する。
【０１０４】入力端子２１に１．０Ｖの“Ｌ”レベルの
パルス信号を受信すると、基準電位を終端電位Ｖｔ＝
１．５Ｖよりも高い電位に変更して、パルス信号が１．
５Ｖに立ち上がった後でも、次に２．０Ｖの“Ｈ”レベ
ルのパルス信号を受信するまで、出力端子２８は“Ｌ”
レベル出力を持続する。
【０１０５】本実施形態のインタフェース回路２０で
は、受信回路Ｃ２１は２．０Ｖ、１．５Ｖ、１．０Ｖの
３種類の信号レベルを受信する。すなわち、１種類の基
準電位を参照するだけでは“Ｈ”レベル、“Ｌ”レベル
の識別ができないので、基準電位制御回路Ｃ２９により
２種類の基準電位を発生し参照させることが必要とな
る。
【０１０６】図１に示すインタフェース回路２０の動作
をシミュレートした結果を、図９に示す。
【０１０７】図１中のスリーステート制御回路Ｃ２８に
は図２に示す回路を使用し、差動アンプＡ２１には図３
の回路を使用し、基準電位制御回路Ｃ２９には図４の回
路を使用し、図４中のセレクタ回路Ｃ７１には図５の回
路を使用した。また、電源電位Ｖｄｄ＝３．３Ｖ、終端
電位Ｖｔ＝１．２Ｖ、伝送線路Ｔ２１の特性インピーダ
ンスは５０Ω、線路長０．８ｍ、伝搬時間６．７ｎｓ／
ｍ、送信回路Ｃ２３中のＰＭＯＳトランジスタＰ２１の
オン抵抗は１３０Ω、ＮＭＯＳトランジスタＮ２１のオ
ン抵抗は１００Ω、スリーステート制御回路Ｃ２８中の
可変遅延素子Ｃ５２の遅延時間は約０．８ｎｓ、２種類
の基準電位は１．６Ｖと１．４Ｖ、動作周波数１５６Ｍ
Ｈｚという条件でシミュレーションを行った。
【０１０８】図９（i）には送信回路Ｃ２３の入力端子
２３の信号波形、図９（ii）には出力端子２２の信号波
形、図９（iii）には受信回路Ｃ２１の入力端子２１と
基準電位入力端子２７の信号波形、図９（iv）には出力
端子２８の信号波形、図９（v）には出力端子２２に流
れる電流を示している。
【０１０９】図９（i）に示すＣＭＯＳ論理レベルの１
５６ＭＨｚのクロック信号が入力端子２３に入力される
と、この信号に基づき出力端子２２には、図９（ii）に
示す“Ｈ”レベル、“Ｌ”レベルのパルス信号が出力さ
れる。
【０１１０】このパルス信号が伝送線路Ｔ２１を伝搬し
入力端子２１に入力されると、基準電位入力端子の電位
と比較し（図９（iii）参照）、出力端子２８には図９
（iv）に示すようなＣＭＯＳ論理レベルの信号が出力さ
れる。
【０１１１】このシミュレーション結果から明らかなよ
うに、図９（i）に示す１５６ＭＨｚという高速信号を
ＩＣ２２から送り、図９（iv）に示すようにＩＣ２１で
受信されていることが確認できる。
【０１１２】また、図９（ｖ）に示すように、出力端子
２２には“Ｈ”レベルと“Ｌ”レベルの切り替え時のみ
に電流が流れ、ＤＣ電流は流れていないことが確認でき
る。期待通りの回路動作をすることがシミュレーション
で確認された。
【０１１３】以上説明したように、第１の実施形態に係
るインタフェース回路２０は、送信側のＩＣ２２は、送
信する論理信号を出力する内部回路Ｃ２４と、内部回路
Ｃ２４からの論理信号を送信する送信回路Ｃ２３とを備
え、送信回路Ｃ２３は、スリーステート信号入力端子２
４に接続するスリーステート制御回路Ｃ２８を備え、定
常状態では送信回路Ｃ２３の出力端子２２を“Ｚ”状態
にして伝送線路Ｔ２１の電位を終端電位と同電位にし
て、送信回路Ｃ２３の出力電流を流さないようにし、内
部回路Ｃ２４からスリーステート制御回路Ｃ２８に入力
される送信信号の“Ｌ”レベルから“Ｈ”レベルヘの立
ち上がり時に、又は“Ｈ”レベルから“Ｌ”レベルへの
立ち下がり時には、論理信号レベルの切り替わり後スリ
ーステート制御回路Ｃ２８によって設定された送信信号
の半周期より短い所定の時間のみ終端電位より高い電位
の“Ｈ”レベル又は終端電位より低い電位の“Ｌ”レベ
ルの小振幅パルス信号を出力端子２２から出力して、パ
ルス信号の出力間のみ送信回路Ｃ２３の出力電流を流す
ようにして、パルス信号の出力間以外の定常的な出力電
流の出力を禁止し、受信側のＩＣ２１は、送信された論
理信号を受信する受信回路Ｃ２１を備え、受信回路Ｃ２
１は、基準電位入力端子２７に供給された基準電位との
比較により受信信号の論理レベルを判定する差動アンプ
Ａ２１と、差動アンプＡ２１の基準電位入力端子２７に
接続され、“Ｈ”レベルのパルス信号の電位と終端電
位、該終端電位と“Ｌ”レベルのパルス信号の電位の間
の２種類の基準電位を受信状態に応じて供給する基準電
位制御回路Ｃ２９とを備え、“Ｈ”レベルのパルス信号
を受信した後には基準電位を終端電位よりも低い電位に
変更して、次の“Ｌ”レベルのパルス信号を受信するま
では受信回路Ｃ２１の出力信号は“Ｈ”レベル又は
“Ｌ”レベルの論理値を保持し、“Ｌ”レベルのパルス
信号を受信した後には基準電位を終端電位よりも高い電
位に変更して、次の“Ｈ”レベルのパルス信号を受信す
るまでは受信回路の出力信号は“Ｈ”レベル又は“Ｌ”
レベルの論理値を保持するようにしているので、送信回
路Ｃ２３における出力電流を削減してインタフェース回
路２０全体の消費電力を削減することができ、高速なか
つ確実な信号伝送が可能なインタフェース回路２０を実
現することができる。
【０１１４】すなわち、一般的な従来のプッシュ・プル
型ＣＭＯＳ小振幅インタフェース回路では、伝送線路の
特性インピーダンスと等しいインピーダンスを有する抵
抗により終端されインピーダンス整合されているので、
伝送線路上の送信部の出力波形に対して歪みの少ない波
形を伝送でき、高速かつ低雑音な信号伝送が可能という
特長を有するものの、信号伝送時には定常的にドライバ
回路の出力端子から終端電位に出力電流が流れて、ＤＣ
電力を消費してしまっていた。
【０１１５】これに対して、本実施形態に係るインタフ
ェース回路２０は、論理信号レベルの切り替わり後、送
信信号の半周期より短い所定の時間だけ所定論理レベル
のパルス信号を出力し、パルス信号の出力間にだけ送信
回路Ｃ２３の出力電流を流すようにしているので、従来
回路では定常的に流れていた出力電流を大幅に削減する
ことができ、従来回路の特長であった高速かつ低雑音な
信号伝送は維持しながら大幅な消費電力の削減を図るこ
とができる。
【０１１６】特に、図２に示すような簡単なスリーステ
ート制御回路Ｃ２８と基準電位制御回路Ｃ２９（図３）
を設けるだけで、送信回路Ｃ２３のＤＣ出力電流を削減
でき、送信回路Ｃ２３のＤＣ電力を削減することによっ
て送信回路Ｃ２３の消費電力を大幅に削減できる。
【０１１７】また、従来回路では、送信回路の非動作時
に送信回路を“Ｚ”状態にしたいときには、スリーステ
ート信号入力端子に、内部回路から制御信号を送らなけ
ればなければならなかったが、本実施形態では、送信回
路Ｃ２３の非動作時には自動的に“Ｚ”状態になるの
で、スリーステート制御に関する設計を考慮しないです
む。
【０１１８】図１０は本発明の第２の実施形態に係るイ
ンタフェース回路の送信回路の構成を示す回路図であ
る。
【０１１９】図１０に示すインタフェース回路も、前記
第１の実施形態と同様に伝送線路Ｔ２１に接続されたＩ
Ｃ２１とＩＣ９２において、ＩＣ９２からＩＣ２１に２
値の論理信号を伝送するインタフェース回路である。な
お、第２の実施形態に係るインタフェース回路では、送
信回路に特徴があり、他の部分の構成は同一である。
【０１２０】図１０において、Ｃ９３は、ＩＣ９２の送
信回路であり、送信回路Ｃ９３は、ＩＣ９２中の内部論
理回路Ｃ２４（図示略）からＣＭＯＳ論理レベルの送信
信号が入力される入力端子９３と、スリーステート制御
回路Ｃ９８と、送信信号を出力する出力端子９２と、Ｃ
ΜＯＳインバータ回路Ｃ９５と、ＣＭＯＳＮＡＮＤ回路
Ｃ９６と、ＣＭＯＳＮＯＲ回路Ｃ９７と、ＮＭＯＳトラ
ンジスタＮ９１と、ＰＭＯＳトランジスタＰ９１とから
構成される。
【０１２１】ＣＭＯＳ論理レベルの送信信号が入力され
る入力端子９３は、スリーステート制御回路Ｃ９８の入
力端子とＮＯＲ回路Ｃ９７の第１の入力端子とＮＡＮＤ
回路Ｃ９６の第１の入力端子に接続され、スリーステー
ト制御回路Ｃ９８の出力端子は、スリーステート制御信
号入力端子９４に接続されている。
【０１２２】スリーステート制御信号入力端子９４は、
ＮＡＮＤ回路Ｃ９６の第２の入力端子とインバータ回路
Ｃ９５の入力端子に接続され、インバータ回路Ｃ９５の
出力端子は、ＮＯＲ回路Ｃ９７の第２の入力端子に接続
される。また、ＮＯＲ回路Ｃ９７の出力端子９５は、Ｎ
ＭＯＳトランジスタＮ９１のゲートに接続され、ＮＡＮ
Ｄ回路Ｃ９６の出力端子９６はＰＭＯＳトランジスタＰ
９１のゲートに接続される。
【０１２３】また、ＮＭＯＳトランジスタＮ９１のソー
スはＧＮＤに、そのドレインは出力端子９２に接続さ
れ、ＰＭＯＳトランジスタＰ９１のソースはＩＣ９２の
電源電位Ｖｐに、そのドレインは出力端子９２に接続さ
れている。
【０１２４】特に、本実施形態に係る送信回路Ｃ９３
は、第１の電源Ｖｄｄよりも低い電位の第２の電源Ｖｐ
が供給されていることが、前記図１の送信回路Ｃ２３と
の違いである。
【０１２５】すなわち、第１の電源Ｖｄｄは、送信回路
Ｃ９３を搭載するＩＣの電源電位と同じ電位の電源であ
り、送信回路Ｃ９３の入力端子９３に接続する内部回路
２４（図示略）と送信回路Ｃ９３中のインバータ回路Ｃ
９５、ＮＡＮＤ回路Ｃ９６、ＮＯＲ回路Ｃ９７、スリー
ステート制御回路Ｃ９８は第１の電源Ｖｄｄで動作す
る。ＰＭＯＳトランジスタＰ９２だけが第２の電源Ｖｐ
で動作し、スリーステート制御回路Ｃ９８は前記図１の
スリーステート制御回路Ｃ２８と同じ構成の回路を使用
できる。
【０１２６】また、受信回路も前記図１の受信回路Ｃ２
１と同じ構成の回路を使用できる。終端電位Ｖｔは、第
２の電源Ｖｐの電位よりも低い電位にする。
【０１２７】以下、上述のように構成されたインタフェ
ース回路の動作を説明する。
【０１２８】前記図１中の送信回路Ｃ２３の代わりに送
信回路Ｃ９３を使用する時のインタフェース回路の回路
動作を、例えばＶｄｄ＝３．３Ｖ，Ｖｐ＝２．０Ｖ，Ｖ
ｔ＝１．０Ｖ、伝送線路Ｔ２１の特性インピーダンスが
５０Ω、終端抵抗Ｒ２１＝５０Ω、ＰＭＯＳトランジス
タＰ９１のオン抵抗値が５０Ω、ＮＭＯＳトランジスタ
Ｎ９１のオン抵抗値が５０Ωとする場合で説明する。
【０１２９】送信回路Ｃ９３を使用したインタフェース
回路の信号送受信方法の原理は、前記送信回路Ｃ２３を
使用したインタフェース回路２０と同様である。
【０１３０】送信回路Ｃ９３から“Ｈ”レベルと“Ｌ”
レベルのパルス信号を出力する時以外は、送信回路の出
力端子は“Ｚ”状態になり出力電流は流れない。
【０１３１】送信回路Ｃ９３から出力される送信信号
は、“Ｚ”状態で１．０Ｖ、“Ｈ”レベルのパルス信号
は１．５Ｖ、“Ｌ”レベルのパルス信号は０．５Ｖの電
位である。“Ｈ”レベルのパルス信号を出力している間
は、出力端子９２からは１０ｍＡの出力電流が流れ出
る。“Ｌ”レベルのパルス信号を出力している間は、出
力端子９２には１０ｍＡの出力電流が流れ込む。また、
この場合、受信回路Ｃ２１の基準電位制御回路Ｃ２９
は、“Ｈ”レベルのパルス信号の電位１．５Ｖと終端電
位Ｖｔ＝１．０Ｖの間の電位、例えば１．１Ｖと、
“Ｌ”レベルのパルス信号の電位０．５Ｖと終端電位Ｖ
ｔ＝１．０Ｖの間の電位、例えば０．９Ｖの２種類の電
位を必要とする。
【０１３２】以上説明したように、第２の実施形態に係
るインタフェース回路は、送信回路Ｃ９３が、負荷を駆
動するＰＭＯＳトランジスタＰ９１を備え、送信回路Ｃ
９３には、ＩＣ９２に供給される電源と同電位の第１の
電源Ｖｄｄと、第１の電源Ｖｄｄよりも低い電位の第２
の電源Ｖｐとを供給し、ＰＭＯＳトランジスタＰ９１に
は第２の電源Ｖｐを供給し、ＰＭＯＳトランジスタＰ９
１以外の送信回路Ｃ９３内のゲート回路には第１の電源
Ｖｄｄを供給しているので、第１の電源電位Ｖｄｄより
も低電位な第２の電源Ｖｐを使用することにより、送信
回路Ｃ９３の出力電流による電力消費を削減することが
できる。
【０１３３】例えば、上述したような条件で回路動作さ
せた場合には、前記第１の実施形態に示した条件で回路
動作させた場合と同様に、出力端子２２には１０ｍＡの
出力電流が流れ込む（または、流れ出る）ことになる。
この場合、本実施形態では同じ出力電流値であっても、
負荷を駆動するＰＭＯＳトランジスタＰ９１に供給され
る第２の電源Ｖｐの電位は第１の電源Ｖｄｄの電位より
も低いため、消費電力は送信回路Ｃ９３の方が小さい。
また、内部回路はＶｄｄ＝３．３Ｖ電源で動作するた
め、内部回路の動作速度は低下しない。
【０１３４】したがって、第１の実施形態の効果に加え
て送信回路Ｃ９３の出力電流による電力消費をより削減
することができる。
【０１３５】図１１は本発明の第３の実施形態に係るイ
ンタフェース回路の送信回路の構成を示す回路図であ
る。
【０１３６】図１１に示すインタフェース回路も、前記
第２の実施形態と同様に、送信回路Ｃ１０３には、第１
の電源Ｖｄｄよりも低い電位の第２の電源Ｖｐが供給さ
れている。なお、第３の実施形態に係るインタフェース
回路では、送信回路に特徴があり、他の部分の構成は前
記第１の実施形態と同一である。
【０１３７】図１１において、Ｃ１０３は、ＩＣ１０２
の送信回路であり、送信回路Ｃ１０３は、ＩＣ１０２中
の内部論理回路Ｃ２４（図示略）からＣＭＯＳ論理レベ
ルの送信信号が入力される入力端子１０３と、スリース
テート制御回路Ｃ１０８と、送信信号を出力する出力端
子１０２と、ＣΜＯＳインバータ回路Ｃ１０５と、ＣＭ
ＯＳＡＮＤ回路Ｃ１０６と、ＣＭＯＳＮＯＲ回路Ｃ１０
７と、ＮＭＯＳトランジスタＮ１０１と、ＮＭＯＳトラ
ンジスタＮ１０２とから構成される。
【０１３８】ＣＭＯＳ論理レベルの送信信号が入力され
る入力端子１０４は、スリーステート制御回路Ｃ１０８
の入力端子とＮＯＲ回路Ｃ１０７の第１の入力端子とＡ
ＮＤ回路Ｃ１０６の第１の入力端子に接続され、スリー
ステート制御回路Ｃ１０８の出力端子は、スリーステー
ト制御信号入力端子１０４に接続されている。
【０１３９】スリーステート制御信号入力端子１０４
は、ＡＮＤ回路Ｃ１０６の第２の入力端子とインバータ
回路Ｃ１０５の入力端子に接続され、インバータ回路Ｃ
１０５の出力端子は、ＮＯＲ回路Ｃ１０７の第２の入力
端子に接続される。また、ＮＯＲ回路Ｃ１０７の出力端
子１０５は、ＮＭＯＳトランジスタＮ１０１のゲートに
接続され、ＡＮＤ回路Ｃ１０６の出力端子１０６はＮＭ
ＯＳトランジスタＮ１０２のゲートに接続される。
【０１４０】また、ＮＭＯＳトランジスタＮ１０１のソ
ースはＧＮＤに、そのドレインは出力端子１０２に接続
され、ＮＭＯＳトランジスタＮ１０２のソースはＩＣ１
０２の電源電位Ｖｐに、そのドレインは出力端子１０２
に接続されている。
【０１４１】特に、本実施形態に係る送信回路Ｃ１０３
は、図１０の送信回路Ｃ９３のＰＭＯＳトランジスタＰ
９１に代わりＮＭＯＳトランジスタＮ１０２を使用す
る。それに伴い、論理の都合上、送信回路Ｃ９３中のＮ
ＡＮＤ回路Ｃ９６に代えてＡＮＤ回路Ｃ１０６を使用す
る。その他の構成は、前記図９の送信回路Ｃ９３同じ回
路構成である。
【０１４２】以下、上述のように構成されたインタフェ
ース回路の動作を説明する。
【０１４３】前記図１中の送信回路Ｃ２３の代わりに送
信回路Ｃ１０３を使用する時のインタフェース回路の回
路動作を、例えばＶｄｄ＝３．３Ｖ，Ｖｐ＝２．０Ｖ，
Ｖｔ＝１．０Ｖ、伝送線路Ｔ２１の特性インピーダンス
を５０Ω、終端抵抗Ｒ２１＝５０Ω、ＮＭＯＳトランジ
スタＮ１０１のオン抵抗値を５０Ω、ＮＭＯＳトランジ
スタＮ１０２のオン抵抗値を５０Ωとする場合で説明す
る。
【０１４４】送信回路Ｃ１０３を使用したインタフェー
ス回路の信号送受信方法の原理は、前記送信回路Ｃ２３
を使用したインタフェース回路と同様である。
【０１４５】送信回路Ｃ１０３から“Ｈ”レベルと
“Ｌ”レベルのパルス信号を出力する時以外は、送信回
路Ｃ１０３の出力端子は“Ｚ”状態になり出力電流は流
れない。また、第１の電源Ｖｄｄよりも低い電位の第２
の電源Ｖｐを使用することで、送信回路Ｃ２１に比べて
低消費電力であるという効果も同様である。
【０１４６】以上説明したように、第３の実施形態に係
るインタフェース回路は、送信回路Ｃ１０３が、負荷を
駆動するＮＭＯＳトランジスタＮ１０２を備え、送信回
路Ｃ１０３には、ＩＣ１０２に供給される電源と同電位
の第１の電源Ｖｄｄと、第１の電源Ｖｄｄよりも低い電
位の第２の電源Ｖｐとを供給し、ＮＭＯＳトランジスタ
Ｎ１０２には第２の電源Ｖｐを供給し、ＮＭＯＳトラン
ジスタＮ１０１以外の送信回路Ｃ１０３内のゲート回路
には第１の電源Ｖｄｄを供給しているので、第２の実施
形態と同様に、送信回路Ｃ１０３の出力電流による電力
消費を削減することができる。
【０１４７】特に、第３の実施形態に係るインタフェー
ス回路は、上記効果に加えて、ラッチアップ耐性能力の
向上とトランジスタサイズの縮小を図ることができる。
【０１４８】すなわち、前記図９の送信回路Ｃ９３は、
ＰＭＯＳトランジスタＰ９１とＮＭＯＳトランジスタＮ
９１を含んで構成されるため、デバイスの構造上どうし
ても寄生サイリスタ構造を有する。この寄生サイリスタ
が何らかの原因でターンオンし、電源−ＧＮＤ間に大電
流が流れる現象が、ラッチアップ現象である。ラッチア
ップ現象が発生すると、デバイスには大電流が流れ続け
て、アルミ配線が溶断されたり、接合が破壊されたりす
ることもある。一方、図１１の送信回路Ｃ１０３では、
負荷駆動用トランジスタにＰＭＯＳトランジスタを使用
せずにＮＭＯＳトランジスタのみを使用しているため、
寄生サイリスタ構造を有さない。このため、ラッチアッ
プ対策として有効である。
【０１４９】また、ＮＭＯＳトランジスタを使用してい
るので、トランジスタサイズを小さくできる。
【０１５０】一般に、ＰＭＯＳトランジスタよりもＮＭ
ＯＳトランジスタの方が、キャリア移動度が大きく、ま
たしきい値が低いため、同じ出力抵抗値を得ようとした
場合には、ＮＭＯＳトランジスタの方がゲート幅を小さ
くすることができる。よって、ＮＭＯＳトランジスタを
使用する方がＩＣの高集積化に有利である。
【０１５１】図１２は本発明の第４の実施形態に係るイ
ンタフェース回路の受信回路の基準電位制御回路の構成
を示す回路図である。
【０１５２】第４の実施形態に係るインタフェース回路
は、受信回路の基準電位制御回路に特徴があり、他の部
分の構成は同一である。
【０１５３】図１２において、基準電位制御回路Ｃ１１
１は、ＣＭＯＳ論理レベルの信号が入力される入力端子
１１１、２種類の電位を出力する出力端子１１２、第１
のＰＭＯＳトランジスタＰ１１１、第１のＮＭＯＳトラ
ンジスタＮ１１１、第２のＰＭＯＳトランジスタＰ１１
２、第２のＮＭＯＳトランジスタＮ１１２、第１の抵抗
Ｒ１１１と、第２の抵抗Ｒ１１２、及びＣＭＯＳインバ
ータ回路Ｃ１１２から構成される。
【０１５４】上記第１のＰＭＯＳトランジスタＰ１１１
及び第１のＮＭＯＳトランジスタＮ１１１は全体として
第１のゲート回路Ｇ１１１を構成し、上記第２のＰＭＯ
ＳトランジスタＰ１１２及び第２のＮＭＯＳトランジス
タＮ１１２は全体として第２のゲート回路Ｇ１１２を構
成する。
【０１５５】上記入力端子１１１は、第１のＰＭＯＳト
ランジスタＰ１１１のゲートと第１のＮＭＯＳトランジ
スタＮ１１１のゲートとインバータ回路Ｃ１１２の入力
端子に接続し、インバータ回路Ｃ１１２の出力端子は第
２のＰＭＯＳトランジスタＰ１１２のゲートと第２のＮ
ＭＯＳトランジスタＮ１１２のゲートに接続している。
【０１５６】上記第１のＰＭＯＳトランジスタＰ１１１
のソースは電源Ｖｄｄに接続し、ドレインは第１の抵抗
Ｒ１１１を介して出力端子１１２に接続している。ま
た、第１のＮＭＯＳトランジスタＮ１１１のソースはＧ
ＮＤに接続し、ドレインは前述の第１の抵抗Ｒ１１１を
介して出力端子１１２に接続している。第２のＰＭＯＳ
トランジスタＰ１２のソースは電源Ｖｄｄに接続し、ド
レインは第２の抵抗Ｒ１２を介して出力端子１１２に接
続している。第２のＮＭＯＳトランジスタＮ１１２のソ
ースはＧＮＤに接続し、ドレインは前述の第２の抵抗Ｒ
１１２を介して出力端子１１２に接続している。
【０１５７】以下、上述のように構成されたインタフェ
ース回路の動作を説明する。
【０１５８】上記基準電位制御回路Ｃ１１１は、前記図
４に示す基準電位制御回路と同様の機能を有する。すな
わち、基準電位制御回路Ｃ１１１は、入力端子１１１に
入力されるＣＭＯＳ論理レベルの２値信号に基づいて、
基準電位入力端子１１２に、“Ｈ”レベル、“Ｌ”レベ
ルの２種類の基準電位を出力する。例えば、入力端子１
１１にＣＭＯＳ論理レベルの“Ｈ”レベル信号が出力さ
れると基準電位入力端子１１２に“Ｌ”レベルの基準電
位を出力し、入力端子１１１にＣＭＯＳ論理レベルの
“Ｌ”レベル信号が出力されると基準電位入力端子１１
２に“Ｈ”レベルの基準電位を出力する。
【０１５９】出力する２種類の基準電位は、電源Ｖｄｄ
の電位、第１の抵抗Ｒ１１１の抵抗値、第２の抵抗Ｒ１
１２の抵抗値、第１のＰＭＯＳトランジスタＰ１１１、
第１のＮＭＯＳトランジスタＮ１１１、第２のＰＭＯＳ
トランジスタＰ１１２、第２のＮＭＯＳトランジスタＮ
１１２のオン抵抗値により任意に設定できる。
【０１６０】例えば、電源Ｖｄｄの電位がＩＣの通常の
電源と同電位な３．３Ｖ、第１の抵抗Ｒ１１１の抵抗値
が５００Ω、第２の抵抗Ｒ１１２の抵抗値が５００Ω、
第１のＰＭＯＳトランジスタＰ１１のオン抵抗値が３５
０Ω、第１のＮＭＯＳトランジスタＮ１１１のオン抵抗
値が２００Ω、第２のＰＭＯＳトランジスタＰ１１２の
オン抵抗値が４５０Ω、第２のＮＭＯＳトランジスタＮ
１１２のオン抵抗値が３００Ωの場合の回路動作を説明
する。
【０１６１】入力端子１１１にＣＭＯＳ論理レベルの
“Ｈ”レベル信号（３．３Ｖ電位）が入力されている時
には、第１のＰＭＯＳトランジスタＰ１１１がオフ状
態、第１のＮＭＯＳトランジスタＮ１１１がオン状態、
第２のＰＭＯＳトランジスタＰ１１２がオン状態、第２
のＮＭＯＳトランジスタＮ１１２がオフ状態になり、出
力端子１１２の電位は第１のＮＭＯＳトランジスタＮ１
１１のオン抵抗値と第１の抵抗Ｒ１１１の抵抗値と第２
の抵抗Ｒ１１２の抵抗値と、第２のＰＭＯＳトランジス
タＰ１１２のオン抵抗値の比により決まる。この場合に
は、出力端子１１２の電位は１．４Ｖになる。
【０１６２】一方、入力端子１１１にＣＭＯＳ論理レベ
ルの“Ｌ”レベル信号（０Ｖ電位）が入力されている時
には、第１のＰＭＯＳトランジスタＰ１１１がオン状
態、第１のＮＭＯＳトランジスタＮ１１１がオフ状態、
第２のＰＭＯＳトランジスタＰ１１２がオフ状態、第２
のＮＭＯＳトランジスタＮ１１２がオン状態になり、出
力端子１１２の電位は第１のＰＭＯＳトランジスタＰ１
１１のオン抵抗値と第１の抵抗Ｒ１１１の抵抗値と第２
の抵抗Ｒ１１２の抵抗値と、第２のＮＭＯＳトランジス
タＮ１１２のオン抵抗値の比により決まる。この場合に
は出力端子１１２の電位は１．６Ｖになる。
【０１６３】以上説明したように、第４の実施形態に係
るインタフェース回路は、基準電位制御回路Ｃ１１１
が、第１のＰＭＯＳトランジスタＰ１１１及び第１のＮ
ＭＯＳトランジスタＮ１１１からなる第１のゲート回路
Ｇ１１１と、第２のＰＭＯＳトランジスタＰ１１２及び
第２のＮＭＯＳトランジスタＮ１１２からなる第２のゲ
ート回路Ｇ１１２と、第２のゲート回路Ｇ１１２の入力
側に設置されたインバータ回路Ｃ１１２と、第１のゲー
ト回路Ｇ１１１の出力側に接続された第１の抵抗Ｒ１１
１と、第２のゲート回路Ｇ１１２の出力側に接続された
第２の抵抗Ｒ１１２とを備え、ＣＭＯＳ論理レベルの信
号が入力される入力端子１１１は、第１のＰＭＯＳトラ
ンジスタＰ１１１のゲート、第１のＮＭＯＳトランジス
タＮ１１１のゲート及びインバータ回路Ｃ１１２の入力
端子に接続し、インバータ回路Ｃ１１２の出力端子は、
第２のＰＭＯＳトランジスタＰ１１２のゲート及び第２
のＮＭＯＳトランジスタＮ１１２のゲートに接続し、第
１のＰＭＯＳトランジスタＰ１１１のソース電極は電源
Ｖｄｄに接続し、第１のＰＭＯＳトランジスタＰ１１１
のドレインは第１の抵抗を介して出力端子に接続し、第
１のＮＭＯＳトランジスタＮ１１１のソースはＧＮＤに
接続し、第１のＮＭＯＳトランジスタＮ１１１のドレイ
ンは第１の抵抗Ｒ１１１を介して出力端子１１２に接続
し、さらに、第２のＰＭＯＳトランジスタＰ１１２のソ
ースは電源Ｖｄｄに接続し、第２のＰＭＯＳトランジス
タＰ１１２のドレインは第２の抵抗Ｒ１１２を介して出
力端子１１２に接続し、第２のＮＭＯＳトランジスタＮ
１１２のソースはＧＮＤに接続し、第２のＮＭＯＳトラ
ンジスタＮ１１２のドレインは第２の抵抗Ｒ１１２を介
して出力端子１１２に接続し、この基準電位制御回路Ｃ
１１１はＩＣ２１に供給される電源Ｖｄｄにより動作す
るように構成したので、基準電位制御回路Ｃ１１１が、
外部供給電位を必要としないため、前記図４に示す基準
電位制御回路Ｃ７０のように外部から２種類の基準電位
を供給する必要がない。このため、ＩＣのピン数増加、
ＩＣの設計の複雑化、ボード上に基準電位発生回路の追
加等がなくなって設計が簡便になり、経済的にも有利で
ある。
【０１６４】ところで、上記基準電位制御回路Ｃ１１１
では、電源ＶｄｄとＧＮＤ間にＤＣ電流が流れるためＤ
Ｃ電力を消費する。例えば、上述のような条件で設計し
た場合には約２ｍＡの直流電流が流れる。しかし、この
直流電流があったとしても、その電流値は送信回路の出
力電流に比べると小さい電流値であり、送信回路のＤＣ
出力電流を削減する効果の方がはるかに大きい。
【０１６５】したがって、本実施形態にあっては、ＩＣ
のピン数増加、ＩＣの設計の複雑化等の設計の複雑化を
招くことなく、十分に送信回路のＤＣ出力電流を削減で
き、送信回路の消費電力を大幅に削減できる。
【０１６６】ここで、上記各実施形態に係るインタフェ
ース回路は、さらに以下のような様々な利用形態に適用
することができる。
【０１６７】例えば、上記各実施形態に係るインタフェ
ース回路を、ＣＴＴ以外のプッシュプル型小型振幅イン
ターフェース回路にも応用することができる。
【０１６８】従来例として、図１３に示したように代表
的なプッシュプル型ＣＭＯＳ小振幅インターフェース回
路であるＣＴＴを挙げているが、ＣＴＴ以外にも各種の
プッシュプル型ＣＭＯＳ小振幅インターフェース回路が
ある。何れのプッシュプル型ＣＭＯＳ小振幅インターフ
ェース回路にあっても、送信回路の出力電流によって消
費されるＤＣ電流が大きいという点が共通な問題点とな
っていた。本インターフェース回路は、どのようなイン
ターフェース回路にも適用することができ、ＣＴＴ以外
のプッシュプル型ＣＭＯＳ小振幅インターフェース回路
に適用しても、ＤＣ電力削減の効果を得ることができ
る。
【０１６９】また、上記各実施形態に係るインタフェー
ス回路は、図１に示したようなＩＣ２２からＩＣ２１に
２値の論理信号を伝送するポイント・ツー・ポイント形
式の信号伝送のみでなく、ポイント・ツー・マルチポイ
ント形式の信号伝送や、バス形式での信号伝送にも適用
可能である。
【０１７０】また、上記各実施形態に係るインタフェー
ス回路は、ＣＭＯＳ技術によるＩＣ間の信号伝達のみな
らず、Ｂｉ−ＣＭＯＳ技術によるＩＣを含んだ信号伝
送、及びＢｉ−ＣＭＯＳ ＬＩＳにも適用可能である。
【０１７１】また、上記各実施形態に係るインタフェー
ス回路における伝送信号の“Ｈ”レベルのパルス信号の
電位、“Ｌ”レベルのパルス信号の電位、２種類の基準
電位の設定は用途にあわせて任意に設定することができ
る。以下、具体的に例示して説明する。
【０１７２】例えば、前記図１のインタフェース回路２
０において、終端電位Ｖｔの電位、ＰＭＯＳトランジス
タＰ２１のオン抵抗値、ＮＭＯＳトランジスタＮ２１の
オン抵抗値を変えることにより、伝送信号の“Ｈ”レベ
ルのパルス信号の電位、“Ｌ”レベルパルス信号の電位
を設定できる。
【０１７３】第１の実施形態で説明したように、終端電
位Ｖｔ＝１．５Ｖ、ＰＭＯＳトランジスタＰ２１のオン
抵抗値を１３０Ω、ＮＭＯＳトランジスタＮ２１のオン
抵抗値を１００Ωに設定すれば、“Ｈ”レベルのパルス
信号は２．０Ｖ、“Ｌ”レベルのパルス信号は１．０
Ｖ、“Ｚ”では１．５Ｖの電位になる。この場合、基準
電位は２．０Ｖと１．５Ｖと１．０Ｖの間、例えば１．
６Ｖ、１．４Ｖにすればよい。
【０１７４】同じく、図１のインタフェース回路におい
て、終端電位Ｖｔ＝１．０Ｖ，，ＰＭＯＳトランジスタ
Ｐ２１のオン抵抗値を１８０Ω、ＮＭＯＳトランジスタ
Ｎ２１のオン抵抗値を５０Ωに設定すれば、“Ｈ”レベ
ルのパルス信号は１．５Ｖ、“Ｌ”レベルのパルス信号
は０．５Ｖ、“Ｚ”では１．０Ｖの電位になる。この場
合、基準電位は１．５Ｖと１．０Ｖと０．５Ｖの間、例
えば１．１Ｖ、０．９Ｖにすればよい。
【０１７５】同様に、図１０の送信回路Ｃ９３を用いた
インタフェース回路において、終端電位Ｖｔｔの電位、
第２の電源Ｖｐの電位、ＰＭＯＳトランジスタＰ９１の
オン抵抗値、ＮＭＯＳトランジスタＮ９１のオン抵抗値
を変えることにより、伝送信号の“Ｈ”レベルのパルス
信号の電位、“Ｌ”レベルパルス信号の電位を設定でき
る。同じく、図１１の送信回路Ｃ１０３を用いたインタ
フェース回路において、終端電位Ｖｔｔの電位、第２の
電源Ｖｐの電位、ＮＭＯＳトランジスタＮ１０１のオン
抵抗値、ＮＭＯＳトランジスタＮ１０２のオン抵抗値を
変えることにより、伝送信号の“Ｈ”レベルのパルス信
号の電位、“Ｌ”レベルパルス信号の電位を設定でき
る。
【０１７６】基準電位は、例えば、図４の基準電位制御
回路Ｃ２８において、第１の基準電位供給端子７２、第
２の基準電位供給端子７３に、所望の電位を供給すれば
よい。同じく、図１２の基準電位制御回路Ｃ１１１で
は、第１の抵抗Ｒ１１１の抵抗値、第２の抵抗Ｒ１１２
の抵抗値、第１のＰＭＯＳトランジスタＰ１１１のオン
抵抗値、第１のＮＭＯＳトランジスタＮ１１１のオン抵
抗値、第２のＰＭＯＳトランジスタＰ１１２のオン抵抗
値、第２のＮＭＯＳトランジスタＮ１１２のオン抵抗値
を変えることで、出力端子１１２に出力される“Ｈ”レ
ベルの基準電位、“Ｌ”レベルの基準電位を設定でき
る。
【０１７７】第４の実施形態で説明したように、電源Ｖ
ｄｄの電位が３．３Ｖ、第１の抵抗Ｒ１１１の抵抗値が
５００Ω、第２の抵抗Ｒ１１２の抵抗値が５００Ω、第
１のＰＭＯＳトランジスタＰ１１１のオン抵抗値が３５
０Ω、第１のＮＭＯＳトランジスタＮ１１１のオン抵抗
値が２００Ω、第２のＰＭＯＳトランジスタＰ１１２の
オン抵抗値が４５０Ω、第２のＮＭＯＳトランジスタＮ
１１２のオン抵抗値が３００Ωの場合には１．６Ｖ、
１．４Ｖの２種類の基準電位を出力する。
【０１７８】同じく、図１２の基準電位制御回路Ｃ１１
１において、電源Ｖｄｄの電位が３．３Ｖ、第１の抵抗
Ｒ１１１の抵抗値が２５０Ω、第２の抵抗Ｒ１１２の抵
抗値が２５０Ω、第１のＰＭＯＳトランジスタＰ１１１
のオン抵抗値が８５０Ω、第１のＮＭＯＳトランジスタ
Ｎ１１１のオン抵抗値が２００Ω、第２のＰＭＯＳトラ
ンジスタＰ１２のオン抵抗値が９５０Ω、第２のＮＭＯ
ＳトランジスタＮ１１２のオン抵抗値が３００Ωの場合
には１．１Ｖ、０．９Ｖの２種類の基準電位を出力す
る。
【０１７９】なお、上記各実施形態では、インタフェー
ス回路を、プッシュプル型ＣＭＯＳ小振幅インターフェ
ース回路に適用した例であるが、２値論理信号を送受信
するインタフェース回路であれば何でもよく、ＣＭＯＳ
構造や小振幅信号伝達方法を採らない、どのような回路
装置にも用いてもよいことは言うまでもない。また、集
積回路装置内部に組み込まれて使用されるインタフェー
ス回路にも適用できることは言うまでもない。
【０１８０】また、２値論理信号を送受信するインタフ
ェース回路及び信号伝送方法であればよく、必ずしも集
積回路装置間で２値論理信号を送受信するインタフェー
ス回路に限定されない。
【０１８１】また、上記各実施形態では、送信信号の半
周期より短い論理レベルのパルス信号を出力する場合を
例にとり説明したが、要は、信号の立ち上がり／立ち下
がりの後の所定の短時間のみ所定電位のパルス信号を出
力し、その間だけ送信回路の出力電流を流すようにする
ことでありこの目的が達成できるものであればどのよう
なクロック周期でもよい。
【０１８２】さらに、上記各実施形態に係るインタフェ
ース回路や、スリーステート制御回路、基準電位制御回
路、差動アンプ等はどのような構成でもよく、ＭＯＳト
ランジスタ、ＣＭＯＳ型インバータ等の個数、接続状態
等は上記各実施形態に限定されない。
【０１８３】さらにまた、受信回路は、“Ｈ”レベル又
は“Ｌ”レベルパルス信号を受信したとき、次のパルス
を受信するまでの間、その出力論理値を保持する機能が
備わっているものであればどのような構成でもよい。
【０１８４】
【０１８５】
【発明の効果】本発明 に係るインタフェース回路では、
送信側の半導体集積回路装置は、送信する論理信号を出
力する内部回路と、内部回路からの論理信号を送信する
送信回路とを備え、送信回路は、スリーステート信号入
力端子に接続するスリーステート制御回路を備え、定常
状態では送信回路の出力端子をハイインピーダンス状態
にして伝送線路の電位を終端電位と同電位にして、送信
回路の出力電流を流さないようにし、内部回路からスリ
ーステート制御回路に入力される送信信号の“Ｌ”レベ
ルから“Ｈ”レベルヘの立ち上がり時に、又は“Ｈ”レ
ベルから“Ｌ”レベルへの立ち下がり時には、論理信号
レベルの切り替わり後スリーステート制御回路によって
設定された送信信号の半周期より短い所定の時間のみ終
端電位より高い電位の“Ｈ”レベル又は終端電位より低
い電位の“Ｌ”レベルの小振幅パルス信号を出力端子か
ら出力して、パルス信号の出力間のみ送信回路の出力電
流を流すようにして、パルス信号の出力間以外の定常的
な出力電流の出力を禁止し、受信側の半導体集積回路装
置は、送信された論理信号を受信する受信回路を備え、
受信回路は、基準電位入力端子に供給された基準電位と
の比較により受信信号の論理レベルを判定する差動アン
プと、差動アンプの基準電位入力端子に接続され、
“Ｈ”レベルのパルス信号の電位と終端電位、該終端電
位と“Ｌ”レベルのパルス信号の電位の間の２種類の基
準電位を受信状態に応じて供給する基準電位制御回路と
を備え、“Ｈ”レベルのパルス信号を受信した後には基
準電位を終端電位よりも低い電位に変更して、次の
“Ｌ”レベルのパルス信号を受信するまでは受信回路の
出力信号は“Ｈ”レベル又は“Ｌ”レベルの論理値を保
持し、“Ｌ”レベルのパルス信号を受信した後には基準
電位を終端電位よりも高い電位に変更して、次の“Ｈ”
レベルのパルス信号を受信するまでは受信回路の出力信
号は“Ｈ”レベル又は“Ｌ”レベルの論理値を保持する
ように構成したので、定常的に流れていた出力電流を大
幅に削減することができ、高速かつ低雑音な信号伝送は
維持しながら大幅な消費電力の削減を図ることができ
る。
【０１８６】また、簡単なスリーステート制御回路と基
準電位制御回路を設けるだけですむため、低コストで送
信回路の出力電流を削減でき、さらには、送信回路の非
動作時には自動的にハイインピーダンス状態になるの
で、スリーステート制御に関する設計を考慮しないです
む効果を得ることができる。
【０１８７】また、本発明に係るインタフェース回路で
は、送信回路が、負荷を駆動するＰＭＯＳトランジスタ
を備え、送信回路には、半導体集積回路装置に供給され
る電源と同電位の第１の電源と、第１の電源よりも低い
電位の第２の電源とを供給し、ＰＭＯＳトランジスタに
は第２の電源を供給し、該ＰＭＯＳトランジスタ以外の
送信回路内のゲート回路には第１の電源を供給するよう
に構成したので、送信回路の出力電流による電力消費を
より削減することができる。
【０１８８】また、本発明に係るインタフェース回路で
は、送信回路が、負荷を駆動するＮＭＯＳトランジスタ
を備え、送信回路には、半導体集積回路装置に供給され
る電源と同電位の第１の電源と、第１の電源よりも低い
電位の第２の電源とを供給し、ＮＭＯＳトランジスタに
は第２の電源を供給し、該ＮＭＯＳトランジスタ以外の
送信回路内のゲート回路には第１の電源を供給するよう
に構成したので、送信回路のラッチアップ耐性を向上さ
せることができる。
【０１８９】また、本発明に係るインタフェース回路で
は、基準電位制御回路が、第１のＰＭＯＳトランジスタ
及び第１のＮＭＯＳトランジスタからなる第１のゲート
回路と、第２のＰＭＯＳトランジスタ及び第２のＮＭＯ
Ｓトランジスタからなる第２のゲート回路と、第２のゲ
ート回路の入力側に設置されたインバータ回路と、第１
のゲート回路の出力側に接続された第１の抵抗と、第２
のゲート回路の出力側に接続された第２の抵抗とを備
え、所定論理レベルの信号が入力される入力端子は、第
１のＰＭＯＳトランジスタのゲート電極、第１のＮＭＯ
Ｓトランジスタのゲート電極及びインバータ回路の入力
端子に接続し、インバータ回路の出力端子は、第２のＰ
ＭＯＳトランジスタのゲート電極及び第２のＮＭＯＳト
ランジスタのゲート電極に接続し、第１のＰＭＯＳトラ
ンジスタのソース電極は電源に接続し、該第１のＰＭＯ
Ｓトランジスタのドレイン電極は第１の抵抗を介して出
力端子に接続し、第１のＮＭＯＳトランジスタのソース
電極はＧＮＤに接続し、該第１のＮＭＯＳトランジスタ
のドレイン電極は第１の抵抗を介して出力端子に接続
し、さらに、第２のＰＭＯＳトランジスタのソース電極
は電源に接続し、該第２のＰＭＯＳトランジスタのドレ
イン電極は第２の抵抗を介して出力端子に接続し、第２
のＮＭＯＳトランジスタのソース電極はＧＮＤに接続
し、該第２のＮＭＯＳトランジスタのドレイン電極は第
２の抵抗を介して出力端子に接続し、半導体集積回路装
置に供給される電源により動作するように構成したの
で、電源電位以外の電位を供給する必要がなく、ＩＣの
ピン数増加、ＩＣの設計の複雑化、ボード上に基準電位
発生回路の追加等が不要となって設計が簡便になり、経
済的にも有利になる効果を得ることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係るインタ
フェース回路の構成を示す図である。
【図２】上記インタフェース回路のスリーステート制御
回路の構成を示す回路図である。
【図３】上記インタフェース回路の差動アンプの構成を
示す回路図である。
【図４】上記インタフェース回路の基準電位制御回路の
構成を示す回路図である。
【図５】上記インタフェース回路の基準電位制御回路の
セレクタ回路の構成を示す回路図である。
【図６】上記インタフェース回路の送信回路の動作を説
明するためのタイミングチャートである。
【図７】上記インタフェース回路のスリーステート制御
回路の動作を説明するためのタイミングチャートであ
る。
【図８】上記インタフェース回路の送信回路の動作を説
明するためのタイミングチャートである。
【図９】上記インタフェース回路のシミュレーション結
果を示す図である。
【図１０】本発明を適用した第２の実施形態に係るイン
タフェース回路の送信回路の構成を示す図である。
【図１１】本発明を適用した第３の実施形態に係るイン
タフェース回路の送信回路の構成を示す図である。
【図１２】本発明を適用した第４の実施形態に係るイン
タフェース回路の基準電位制御回路の構成を示す図であ
る。
【符号の説明】
２０ インタフェース回路、２１，２２，９２，１０２
ＩＣ（半導体集積回路装置）、Ｔ２１ 伝送線路、Ｒ
２１ 終端抵抗、Ｎ２１，Ｎ９１，Ｎ１０１，Ｎ１０２
ＮＭＯＳトランジスタ、Ｐ２１，Ｐ９１ ＰＭＯＳト
ランジスタ、２２，９２，１０２，１１２ 出力端子、
２３，９３，１０３，１１１ 入力端子、Ｃ２３，Ｃ９
３，Ｃ１０３ 送信回路、Ｃ２４ 内部論理回路（内部
回路）、Ｃ２５，Ｃ９５，Ｃ１０５ ＣΜＯＳインバー
タ回路、Ｃ２６，Ｃ２６ ＣＭＯＳＮＡＮＤ回路、Ｃ２
７，Ｃ９７，１０７ ＣＭＯＳＮＯＲ回路、Ｃ２８，Ｃ
９８，Ｃ１０８ スリーステート制御回路、Ｃ２９，Ｃ
１１１ 基準電位制御回路、Ｃ１０６ ＣＭＯＳＡＮＤ
回路、Ｐ１１１ 第１のＰＭＯＳトランジスタ、Ｎ１１
１ 第１のＮＭＯＳトランジスタ、Ｐ１１２ 第２のＰ
ＭＯＳトランジスタ、Ｎ１１２ 第２のＮＭＯＳトラン
ジスタ、Ｒ１１１ 第１の抵抗、Ｒ１１２第２の抵抗、
Ｃ１１２ ＣＭＯＳインバータ回路、Ｇ１１１ 第１の
ゲート回路、Ｇ１１２ 第２のゲート回路、Ｖｄｄ 第
１の電源、Ｖｐ 第２の電源
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 H03K 19/0185

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置間で２値論理信号を
    送受信するインタフェース回路において、 送信側の半導体集積回路装置は、送信する論理信号を出
    力する内部回路と、 前記内部回路からの論理信号を送信する送信回路とを備
    え、 前記送信回路は、スリーステート信号入力端子に接続す
    るスリーステート制御回路を備え、 定常状態では送信回路の出力端子をハイインピーダンス
    状態にして伝送線路の電位を終端電位と同電位にして、
    送信回路の出力電流を流さないようにし、 前記内部回路から前記スリーステート制御回路に入力さ
    れる送信信号の“Ｌ”レベルから“Ｈ”レベルヘの立ち
    上がり時に、又は“Ｈ”レベルから“Ｌ”レベルへの立
    ち下がり時には、論理信号レベルの切り替わり後前記ス
    リーステート制御回路によって設定された送信信号の半
    周期より短い所定の時間のみ終端電位より高い電位の
    “Ｈ”レベル又は終端電位より低い電位の“Ｌ”レベル
    の小振幅パルス信号を出力端子から出力して、パルス信
    号の出力間のみ送信回路の出力電流を流すようにして、
    パルス信号の出力間以外の定常的な出力電流の出力を禁
    止し、 受信側の半導体集積回路装置は、送信された論理信号を
    受信する受信回路を備え、前記受信回路は、基準電位入
    力端子に供給された基準電位との比較により受信信号の
    論理レベルを判定する差動アンプと、 前記差動アンプの基準電位入力端子に接続され、“Ｈ”
    レベルのパルス信号の電位と終端電位、該終端電位と
    “Ｌ”レベルのパルス信号の電位の間の２種類の基準電
    位を受信状態に応じて供給する基準電位制御回路とを備
    え、 “Ｈ”レベルのパルス信号を受信した後には基準電位を
    終端電位よりも低い電位に変更して、次の“Ｌ”レベル
    のパルス信号を受信するまでは受信回路の出力信号は
    “Ｈ”レベル又は“Ｌ”レベルの論理値を保持し、
    “Ｌ”レベルのパルス信号を受信した後には基準電位を
    終端電位よりも高い電位に変更して、次の“Ｈ”レベル
    のパルス信号を受信するまでは受信回路の出力信号は
    “Ｈ”レベル又は“Ｌ”レベルの論理値を保持すること
    を特徴とするインタフェース回路。
  2. 【請求項２】 上記請求項１に記載のインタフェース回
    路において、 前記送信回路は、負荷を駆動するＰＭＯＳトランジスタ
    を備え、 前記送信回路には、半導体集積回路装置に供給される電
    源と同電位の第１の電源と、前記第１の電源よりも低い
    電位の第２の電源とを供給し、 前記ＰＭＯＳトランジスタには前記第２の電源を供給
    し、該ＰＭＯＳトランジスタ以外の送信回路内のゲート
    回路には前記第１の電源を供給することを特徴とするイ
    ンタフェース回路。
  3. 【請求項３】 上記請求項１に記載のインタフェース回
    路において、 前記送信回路は、負荷を駆動するＮＭＯＳトランジスタ
    を備え、 前記送信回路には、半導体集積回路装置に供給される電
    源と同電位の第１の電源と、前記第１の電源よりも低い
    電位の第２の電源とを供給し、 前記ＮＭＯＳトランジスタには前記第２の電源を供給
    し、該ＮＭＯＳトランジスタ以外の送信回路内のゲート
    回路には前記第１の電源を供給することを特徴とするイ
    ンタフェース回路。
  4. 【請求項４】 前記基準電位制御回路は、 第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
    ジスタからなる第１のゲート回路と、 第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトラン
    ジスタからなる第２のゲート回 路と、 前記第２のゲート回路の入力側に設置されたインバータ
    回路と、 前記第１のゲート回路の出力側に接続された第１の抵抗
    と、 前記第２のゲート回路の出力側に接続された第２の抵抗
    とを備え、 所定論理レベルの信号が入力される入力端子は、第１の
    ＰＭＯＳトランジスタのゲート電極、第１のＮＭＯＳト
    ランジスタのゲート電極及び前記インバータ回路の入力
    端子に接続し、 前記インバータ回路の出力端子は、第２のＰＭＯＳトラ
    ンジスタのゲート電極及び第２のＮＭＯＳトランジスタ
    のゲート電極に接続し、 第１のＰＭＯＳトランジスタのソース電極は電源に接続
    し、該第１のＰＭＯＳトランジスタのドレイン電極は前
    記第１の抵抗を介して出力端子に接続し、 第１のＮＭＯＳトランジスタのソース電極はＧＮＤに接
    続し、該第１のＮＭＯＳトランジスタのドレイン電極は
    前記第１の抵抗を介して出力端子に接続し、 さらに、第２のＰＭＯＳトランジスタのソース電極は電
    源に接続し、該第２のＰＭＯＳトランジスタのドレイン
    電極は前記第２の抵抗を介して出力端子に接続し、 第２のＮＭＯＳトランジスタのソース電極はＧＮＤに接
    続し、該第２のＮＭＯＳトランジスタのドレイン電極は
    前記第２の抵抗を介して出力端子に接続し、 半導体集積回路装置に供給される電源により動作するこ
    とを特徴とする請求項１に記載のインタフェース回路。
  5. 【請求項５】 上記請求項１、２、３又は４の何れかに
    記載のインタフェース回路において、 伝送線路のインピーダンス整合を行い、所定論理レベル
    より信号振幅を小さくして高速な信号伝送を実現する小
    振幅インタフェース回路であることを特徴とするインタ
    フェース回路。
  6. 【請求項６】 上記請求項１、２、３、４又は５の何れ
    かに記載のインタフェース回路において、 プッシュプル型のＣＭＯＳ小振幅インタフェース回路で
    あることを特徴とするインタフェース回路。
  7. 【請求項７】 上記請求項１、２、３、４、５又は６の
    何れかに記載のインタフェース回路において、 ＣＴＴ（Center Tap Terminated）を用いたインタフェ
    ース回路であることを特徴とするインタフェース回路。
  8. 【請求項８】 上記請求項１、２、３、４、５、６又は
    ７の何れかに記載のインタフェース回路において、 半導体集積回路装置から他の半導体集積回路装置に２値
    の論理信号を伝送するポイント・ツー・ポイント形式の
    信号伝送を行うことを特徴とするインタフェース回路。
  9. 【請求項９】 上記請求項１、２、３、４、５、６又は
    ７の何れかに記載のインタフェース回路において、 半導体集積回路装置から他の複数の半導体集積回路装置
    に２値の論理信号を伝送するポイント・ツー・マルチポ
    イント形式の信号伝送を行うことを特徴とするインタフ
    ェース回路。
  10. 【請求項１０】 上記請求項１、２、３、４、５、６又
    は７の何れかに記載のインタフェース回路において、 半導体集積回路装置間を所定のバスを介して信号伝送す
    るバス形式の信号伝送を行うことを特徴とするインタフ
    ェース回路。
  11. 【請求項１１】 上記請求項１、２、３、４、５、６、
    ７、８又は９の何れかに記載のインタフェース回路にお
    いて、 ＣＭＯＳ技術により構成された半導体集積回路装置間の
    信号伝送を行うことを特徴とするインタフェース回路。
  12. 【請求項１２】 上記請求項１、２、３、４、５、６、
    ７、８、９、１０又は１１の何れかに記載のインタフェ
    ース回路において、 Ｂｉ−ＣＭＯＳ技術により構成された半導体集積回路装
    置を含む半導体集積回路装置間の信号伝送を行うことを
    特徴とするインタフェース回路。
  13. 【請求項１３】 半導体集積回路装置間で２値論理信号
    を送受信する信号伝送方法であって、 送信側では、 定常状態時には、内部回路からの論理信号を送信する送
    信回路の出力端子をスリーステート制御回路によりハイ
    インピーダンス状態にして伝送線路の電位を終端電位と
    同電位にして、送信回路の出力電流を流さないように
    し、 前記内部回路から前記スリーステート制御回路に入力さ
    れる送信信号の“Ｌ”レベルから“Ｈ”レベルヘの立ち
    上がり時に、又は“Ｈ”レベルから“Ｌ”レベルへの立
    ち下がり時には、論理信号レベルの切り替わり後前記ス
    リーステート制御回路によって設定された送信信号の半
    周期より短い所定の時間のみ終端電位より高い電位の
    “Ｈ”レベル又は終端電位より低い電位の“Ｌ”レベル
    の小振幅パルス信号を出力端子から出力して、パルス信
    号の出力間のみ送信回路の出力電流を流すようにして、
    パルス信号の出力間以外の定常的な出力電流の出力を禁
    止し、 受信側では、 “Ｈ”レベルのパルス信号を受信した後には基準電位を
    終端電位よりも低い電位に変更して、次の“Ｌ”レベル
    のパルス信号を受信するまでは受信回路の出力信号は
    “Ｈ”レベル又は“Ｌ”レベルの論理値を保持し、
    “Ｌ”レベルのパルス信号を受信した後には基準電位を
    終端電位よりも高い電位に変更して、次の“Ｈ”レベル
    のパルス信号を受信するまでは受信回路の出力信号は
    “Ｈ”レベル又は“Ｌ”レベルの論理値を保持すること
    を特徴とする信号伝送方法。
  14. 【請求項１４】 上記請求項１３に記載の信号伝送方法
    において、 伝送線路のインピーダンス整合を行い、所定論理レベル
    より信号振幅を小さくして高速な信号伝送を行うことを
    特徴とする信号伝送方法。
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