CN1178945A - 低功耗传送二进制逻辑信号的接口电路和方法 - Google Patents

低功耗传送二进制逻辑信号的接口电路和方法 Download PDF

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Abstract

一种接口电路,通过在二进制逻辑信号的每个下降沿发送第一电位的一个脉冲,并在二进制逻辑信号的每个上升沿发送第二电位的一个脉冲来传送一种二进制逻辑信号。其它时候驱动器电路的输出端置于高阻抗状态。接收器电路在收到一个第一电位的脉冲时输出第一逻辑电平,在收到一个第二电位的脉冲时输出第二逻辑电平。维持这些逻辑电平的输出直至收到下一个脉冲。传输线最好端接在第一与第二电位之间的中间电位。

Description

低功耗传送二进制逻辑信号的接口电路和方法
本发明涉及一种在电子电路之间传送二进制逻辑信号的方法，以及实现该方法的接口电路。
尽管半导体技术迅速发展，集成电路(以下简称IC)内的晶体管数量却仍为有限，通常，不同的系统功能最好用不同的IC实现。因此，诸如计算机一类的电子系统通常包含了许多在印刷电路板上互连的IC。这些IC的输入-输出电路按各种标准电压电平发送和接收信号，诸如双极IC采用晶体管-晶体管-逻辑(TTL)电平和低压TTL(LVTTL)电平，互补金属-氧化物-半导体(下称CMOS)IC则采用CMOS电平和低压CMOS(LVCMOS)电平。TTL和LVTTL接口电路(驱动器)的输出电压摆幅接近2伏。CMOS和LVCMOS驱动器的输出电压摆幅等于电源电压，一般为5V或3.3V。
然而，随着电子系统信号速度的提高，传输线引起的诸如信号反射和振荡，以及噪声引起的诸如串扰和接地弹跳，对印刷电路板上的互连设计产生了严重的问题。解决这些问题的一种方法是信号传输线终端的阻抗匹配，它减少了反射和振荡。另一种方法是减小信号的电压摆幅，由此减少串扰和接地弹跳。
近年的接口标准诸如1993年11月由电子工业协会颁布的数字集成电路用中心抽头端接(CTT)低电平、高速接口标准(以下称为CTT标准)已经采用了这些方法。对于50欧姆端接阻抗的信号线，该CTT标准规定了1.5V的一般端接电压和基准电压，1.9V至2.1V的高输出逻辑电平以及0.9V至1.1V的低输出逻辑电平。因此，输出电压摆幅为0.8V至1.2V范围。这些输出电平和端接条件能以低失真传输比特速率超过每秒一亿比特的二进制逻辑信号或频率超过一百兆赫(100MHz)的时钟信号，而且不会产生令人讨厌的电噪声。
然而，至于功耗，CTT和类似的接口方案也损失了许多所需的东西。在CTT接口中，由于高和低输出电位不同于端口电位，电流始终在驱动器电路与端口电压源之间流动，由此在驱动器电路和终端电阻器中耗散直流(DC)电能。该直流电能占了大部分接口所耗散的总电能。
因此，本发明的一个目的在于减少高速二进制逻辑信号接口电路的功耗。
本发明的另一目的在于减少高速二进制逻辑信号接口电路的电流消耗。
本发明的再一目的在于避免CMOS高速二进制逻辑信号接口电路的闭锁。
本发明的接口电路通过驱动器电路、接收器电路和传输线将二进制逻辑信号从第一电子电路传送到第二电子电路。在二进制逻辑信号的每个上升沿(risingtransition)，驱动器电路从耦合到传输线的输出端输出一个第一电位的简短脉冲。在二进制逻辑信号的每个下降沿(falling transition)，驱动器电路从输出端输出一个第二电位的简短脉冲。当二进制逻辑信号中未发生过渡时，驱动器电路则将输出端置于高阻抗状态。由此使驱动器电路中的功耗局限于输出脉冲期间的简短间隔期。
从传输线收到第一电位的脉冲后，接收器电路将第一逻辑电平输出到第二电子电路。保持第一逻辑电平的输出直至收到第二电位的脉冲。从传输线收到第二电位的脉冲后，接收器电路将第二逻辑电平输出到第二电子电路。保持第二逻辑电平的输出直至收到第一电位的脉冲。
传输线较佳地以介于第一电位与第二电位的中间电位端接。然后，接收器电路可以比较从传输线收到的电位与根据接收器电路的输出调节的基准电位。当收到第一电位的脉冲时，基准电位调节到端电位与第二电位之间的中间电位，当收到第二电位的脉冲时，基准电位调节到第一电位与端电位之间的中间电位。端电阻较佳地与传输线的特性阻抗相匹配，第一与第二电位之间的电压幅度较佳地小于第一和第二电子电路工作的电源电压。
附图中：
图1是表示本发明第一个实施例的接口电路的示意图；
图2表示第一个实施例的脉冲发生器的结构；
图3表示第一个实施例的差分放大器的结构；
图4表示第一个实施例的基准电位控制电路的结构；
图5表示上述基准电位控制电路中选择器电路的结构；
图6是表示第一个实施例的脉冲发生器操作的定时图；
图7是表示第一个实施例的驱动器电路操作的定时图；
图8是表示第一个实施例的接收器电路操作的定时图；
图9是表示第一个实施例的模拟结果的定时图；
图10是本发明第二个实施例的驱动器电路的示意图；
图11是本发明第三个实施例的驱动器电路的示意图；
图12是本发明第四个实施例的基准电位控制电路的示意图。
以下将参照附图描述采用CMOS接口电路形式的本发明的实施例。假定其间传输信号的CMOS IC工作于3.3V的电源电位，以下用Vdd表示。
参见图1，第一个实施例是一个接口电路，它将一个二进制逻辑信号S1从第一IC 4中的第一逻辑电路2传送到第二IC 8中的第二逻辑电路6。该接口包括设置在第一IC 4中的驱动器电路10、设置在第二IC 8中的接收器电路12、互连发送和接收器电路10和12的传输线14以及端电阻16，传输线14靠近第二IC 8的一点通过该端电阻16耦合到端电位Vt。
Vt必须居于电源电压Vdd与地电压(OV)中间。以下假定Vt为1.5V，尽管该第一个实施例不局限于该特定的端电位。
例如，传输线14是一种微带线，它包括设置在多层印刷电路板一层中、面向设置在另一层中的接地面的印刷导线。端电阻16的电阻等于传输线14的特性阻抗。以下假定端电阻16的电阻为50欧姆(50Ω)。
驱动器电路10包括输入端18、脉冲发生器20、CMOS反相器22、CMOS与非门24、CMOS或非门26、N沟道金属-氧化物-半导体场效应晶体管(下称NMOS晶体管)28、P沟道金属-氧化物-半导体场效应晶体管(下称PMOS晶体管)30以及输出端32。输入端18接收来自第一逻辑电路2的二进制逻辑信号S1，并将该信号送到脉冲发生器20、与非门24和或非门26。信号S1的CMOS逻辑电平等于第一IC 4的电源电平和地电平：逻辑高为3.3V，逻辑低为0V。
脉冲发生器20将一个三态控制信号S2提供给反相器22和与非门24。反相器22的输出提供给或非门26。或非门26的输出S3耦合到MNOS晶体管28的栅极。与非门24的输出S4提供给PMOS晶体管30的栅极。
NMOS晶体管28的源极接地，其漏极耦合到输出端32。PMOS晶体管30的源极耦合到电源电位Vdd，其漏极耦合到输出端32。这样，NMOS晶体管28和PMOS晶体管30对输出端32就起到了驱动元件的作用，而输出端32则耦合到传输线14。由输出端32输送的信号表示为S5。NMOS晶体管28在导通状态下的电阻为100欧姆。PMOS晶体管30的导通电阻为130欧姆。
以下将描述脉冲发生器20的内部结构。接收器电路12包括输入端34、基准电位控制电路36、差分放大器38和输出端40。输入端34耦合到传输线14，并将从传输线14接收的信号S6提供给差分放大器38的一个输入端。基准电位控制电路36耦合到输出端40，并将一个基准电位VREF提供给差分放大器38的另一输入端。由差分放大器38输出的信号S7提供给基准电位控制电路36和输出端40，并从输出端40送到第二逻辑电路6。
以下将描述差分放大器38和基准电位控制电路36的内部结构。
参见图2，驱动器电路10中的脉冲发生器20包括延迟元件42和异门44。延迟元件42接收来自输入端18的二进制逻辑信号S1。异门44接收二进制逻辑信号S1和延迟元件42的输出信号S8，对该两个信号S1和S8执行逻辑异操作，由此产生三态控制信号S2。
延迟元件42例如包括两个串联的CMOS反相器。如果两个CMOS反相器不产生足够的延迟，可以将串联的任何偶数个CMOS反相器用作延迟元件42。
参见图3，接收器电路中的差分放大器38包括PMOS晶体管46、48、50和52，NMOS晶体管54、56和58，它们如图所示那样互连。基准电位VREF加到PMOS晶体管48的栅极。收到的信号S6从输入端34加到PMOS晶体管50的栅极。PMOS晶体管52和NMOS晶体管58的漏极耦合到输出输出信号S7的输出端40。
PMOS晶体管46、48和50以及NMOS，晶体管54和56按众所周知的结构连接形成一个差压放大级。PMOS晶体管50的漏极电位，随着输入信号S6上升到VREF以上而下降到地电平，并随着输入信号S6下降到VREF以下而上升到Vdd。
PMOS晶体管52和NMOS晶体管58的源极分别耦合到Vdd和地，它们的栅极耦合到PMOS晶体管50的漏极。PMOS晶体管52和NMOS晶体管58形成一个反相输出级，当S6为VREF以上时它驱动输出信号S7至高(Vdd)电平，当S6为VREF以下时它驱动输出信号S7至低(地)电平。这样，差分放大器38就作为一个比较器。
当然，本发明并不局限于图3所示的差分放大器电路。其它已知的各种电路结构也可以采用。
参见图4，基准电位控制电路36包括选择器电路60，它接收输出端40输出的信号S7，和两个不同的基准电位V1和V2，根据S7的逻辑电平选择V1或V2，并输出所选的电位作为基准电位VREF。在以下的描述中，V1将为1.4V，V2将为1.6V，尽管第一个实施例并不局限于这些特定值。
参见图5，选择器电路60包括CMOS反相器62和一对NMOS晶体管64和66。接收器电路的输出端40直接耦合到NMOS晶体管64的栅极，并通过反相器62耦合到NMOS晶体管66的栅极。NMOS晶体管64的源极接收基准电位V1，NMOS晶体管66的源极接收基准电位V2，NMOS晶体管64和66的漏极耦合到节点67，基准电位VREF由此输出。
接下来，将描述第一个实施例的操作。将分别描述驱动器电路10和接收器电路12的操作。描述中，术语“高”和“低”分别指Vdd电平(3.3V)和地电平(0V)。
首先将描述脉冲发生器20的操作。图6表示当从第一逻辑电路2输入的二进制逻辑信号S1为方波信号时的操作。
脉冲发生器20中延迟元件42的输出S8等于输入信号S1加上一个稍稍的延迟D。该延迟D必须小于输入信号S1过渡之间的最小区间。较佳地，延迟D不超过S1过渡之间的最小区间的一半。
当异门44的两个输入S1和S8相同时，异门44的输出S2为低，当这两个输入S1和S8不同时，其输出为高。因此，输出S2仅在输入信号S1的每次过渡后的长度为D的区间时为高，而在其它时间则为低。这样，三态控制信号S2就是一个脉冲信号，它包括跟在S1每次过渡后的一个相当短的高电平脉冲。
接下来将参照图7描述驱动器电路10的操作，它表示从第一逻辑电路2收到的输入信号S1、三态控制信号S2、或非门26的输出S3、与非门24的输出S4和发送信号S5的波形。输入信号S1仍作为方波示出。括号内的标号(1)至(9)表示相应的定时。
起初，输入信号S1和三态控制信号S2均为低。或非门26接收一个低输入(S1)和一个高输入(由反相器22反相的S2)，故或非门26的输出S3最初为低，NMOS晶体管28最初截止。与非门24接收两个低输入(S1和S2)，故其输出S4最初为高，因此，PMOS晶体管30最初也截止。因此，输出端32最初为高阻抗状态，所发送的信号S5最初保持在端电位Vt(1.5V)。
当输入信号S1在定时(1)变高时，三态控制信号S2在上述长度为D的区间内变高。在区间(2)期间，或非门26接收一个高输入(S1)，故或非门26的输出S3保持为低。与非门24接收两个高输入(S1和S2)，故与非门24的输出S4变低，使PMOS晶体管30导通。
现在，PMOS晶体管30和端电阻16在电源电位Vdd与端电位Vt之间形成一个分压器，将输出端32设置在Vdd与Vt中间的电位。根据PMOS晶体管30的导通电阻(130欧姆)、电阻器16(50欧姆)的阻值和Vdd(3.3V)及Vt(1.5V)的值，可以计算得到输出端32位于2.0V的电位，如发送信号S5的波形所示。
当三态控制信号S2在定时(3)变低时，与非门24接收一个低输入(S2)，故与非门24的输出S4翻转为高电平，使PMOS晶体管30导通。或非门26继续接收一个高输入(S1)，故其输出S3保持为低，NMOS晶体管28维持截止状态。如此，输出端32返回到高阻抗状态，发送信号S5回到1.5V的端电位Vt。在以后的区间(4)一直维持该状态。
当输入信号S1在定时(5)变低时，三态控制信号S2在长度为D的区间再次变高。在该区间(6)期间，或非门26接收两个低输入(S1和反相器22的输出，后者对S2反相)，故或非门26的输出S3变高，使NMOS晶体管28导通。与非门24接收一个低输入(S1)，故与非门24的输出S4维持为高，PMOS晶体管30维持截止状态。
现在，NMOS晶体管28和端电阻16在端电位Vt与地之间形成一个分压器，使输出端32位于Vt与地之间的中间电位。根据NMOS晶体管28的导通电阻(100欧姆)、电阻器16的阻值(50欧姆)以及Vt值(1.5V)和地(0V)，可以计算得到输出端32设置在1.0V的电位上，如发送信号S5的波形所示。
当三态控制信号S2在定时(7)变低时，或非门26接收一个高输入(反相器22的输出)，故或非门26的输出S3翻转为低电平，使NMOS晶体管28截止。PMOS晶体管30维持于截止状态，故输出端32再次返回高阻抗状态，发送信号S5再一次回到1.5V的端电位Vt。该状态在以后的区间(8)期间一直维持着，直至输入信号S1在定时(9)时再次变高并重复上述操作。
归纳一下驱动器电路10的操作，输入逻辑信号S1的每个上升沿在发送信号S5中产生一个正向脉冲，它上升到一个比Vt高但比Vdd低的电位。输入逻辑信号S1的每个下降沿在发送信号S5中产生一个负向脉冲，它落在一个比地电位高但比Vt低的电位。发送信号S5中这些脉冲的脉宽D小于S1过渡之间的区间。
接下来将参照图8描述接收器电路12的操作，图8示出基准电压VREF、接收信号S6和输出信号S7的定时波形。定时仍用括号内的标号(1)至(9)表示。
最初，接收信号S6处于1.5V的端电位Vt。图中，输出信号S7起初为低，基准电压VREF为1.6V。此状态很稳定：输出信号S7的低电平使得基准电位控制电路36中的选择器电路60选择V2(1.6V)，输出作为VREF，且由于S6电位(1.5V)低于VREF，故差分放大器38使输出信号S7保持在低电平。
当在定时(1)接收信号S6从1.5V上升到2.0V时，它通过基准电位VREF(1.6V)提供给差分放大器38。当S6电位变得高于VREF电位时，差分放大器38的输出S7从低电平改变为高电平，如图所示。实际上在S6的上升与S7的上升之间稍有一个延迟，但图中为了简化而省略了。
在区间(2)期间，当接收信号S6维持为2.0V时，输出信号S7维持为高，S7的高电平使得基准电位控制电路36中的选择器电路60选择V1(1.4V)，输出作为基准电位VREF。由图可见，在S7的上升与VREF的下降之间稍有一个延迟。从接收信号S6的上升至VREF的下降之间的总延迟必须小于脉宽D。
当接收信号S6在定时(3)回到1.5V的端电位时，由于VREF现在低于1.5V，故它不通过VREF电位。因此，差分放大器38的输出S7维持为高。在以后的区间(4)期间，维持S7为高和VREF等于1.4V这一状态，象接收信号S6停留在1.5V时那样长。
当接收信号S6在定时(5)落到1.0V时，它通过基准电位VREF(1.4V)提供给差分放大器38。当S6电位变得低于VREF电位时，差分放大器38的输出S7从高电平改变为低电平，如图所示。从S6的下降至S7的下降之间稍有延迟，附图为了简化而作了省略。
在区间(6)期间，当接收信号S6维持为1.0V时，输出信号S7维持为低，S7的低电平使得基准电位控制电路36中的选择器电路60再次选择V2(1.6V)，输出作为基准电位VREF。从S7的下降至VREF的上升之间稍有一个延迟。从接收信号S6的下降至VREF的上升之间的总延迟必须小于脉宽D。
当接收信号S6在定时(7)回到1.5V的端电位时，由于VREF不高于1.5V，故不通过VREF电位。因此，差分放大器38的输出S7维持为低。在以后的区间(8)期间维持S7为低和VREF等于1.6V的状态，直至接收信号S6在定时(9)再次上升并重复上述操作。
归纳一下接收器电路12的操作，当接收信号S6从1.5V的端电位上升到2.0V正向脉冲电平时，输出信号S7变高，甚至在S6回到端电位后也维持为高。当接收信号S6从端电位1.5V下降到1.0V的负向脉冲电平时，输出信号S7变低，即使在S6回到端电位后也维持为低。正向和负向脉冲通常交替产生，故每个正向S6脉冲产生一个输出信号S7的上升沿，每个负向S6脉冲产生一个输出信号S7的下降沿。
该操作通过在两个基准电位VREF(V1和V2)之间动态地转换而进行。由于接收器电路12接收三个信号电平(2.0V，1.5V和1.0V)，故两个基准电位是必需的。
图9表示计算机模拟第一个实施例操作结果。假定传输线14为0.8米长，传播延迟为每米6.7毫微秒。假定脉冲发生器20中的延迟元件42具有约0.8毫微秒的延迟。假定输入的二进制逻辑信号S1为156兆赫频率的方波。
图9中的水平轴表示以毫微秒(N)为单位的时间。垂直刻度表示以伏特为单位的输入逻辑信号S1、发送信号S5、接收信号S6、基准电位VREF和输出信号S7的电平，并表示以毫安为单位的流经驱动器电路10之输出端32的电流。所有刻度均为线性(LIN)。
输入逻辑信号S1的每次低至高或高至低的过渡都在驱动器电路10的输出端32产生发送信号S5中的一个即时脉冲。后者稍稍小于6毫微秒，在通过传输线14传播后，一个相应的脉冲出现在位于接收器电路12的输入端34的接收信号S6中。每个接收脉冲改变输出信号S7的逻辑电平。从接收器电路12输出的信号S7的波形实际上与输入到驱动器电路S1的逻辑信号S1的波形是相同的，只是有6毫微秒的延迟。由此可见，接口电路将逻辑信号从第一IC 4中的第一逻辑电路2传送到第二IC 8中的第二逻辑电路6。
驱动器电路10的输出端32流出的电流Io局限于10毫安的脉冲，与发送信号S5的脉冲一致。根据等式P＝I2R可以计算驱动器电路10中的功耗，其中，P为功率，I为电流，R为电阻。在正向脉冲期间，当10毫安的电流流经PMOS晶体管30的130欧姆的导通电阻时，驱动器电路10将消耗13毫瓦的功率。在负向脉冲期间，当同样的电流流经NMOS晶体管28的100欧姆导通电阻时，驱动器电路10将消耗10毫瓦的功率。其它时候驱动器电路10实际上无功耗。
同样，由于其它时间端电阻16的两端处于端电位Vt，故流经50欧姆端电阻16的电流限于接收信号S6中正向和负向脉冲的持续期内。在这些接收信号脉冲期间，端电阻16消耗5毫瓦功率。其它时候端电阻16无功耗。
同样工作于3.3V电源电位的常规接口电路，输出电位同样为1.0V和2.0V，端电位同样为1.5V，端电阻同样为50欧姆，而所有时间的电流量为10毫安，端电阻的固定功耗为5毫瓦，驱动器电路本身的固定功耗为10毫瓦或10毫瓦以上。
第一个实施例中，由于电流消耗仅为常规时间的几分之一，故平均电流消耗和功耗减小到常规量的几分之一。该分数值取决于脉宽D和输入逻辑信号S1在高和低逻辑电平之间的变换频率，但如果D不超过S1过渡之间的半个最小区间，即使输入逻辑信号S1以最大速率切换电平，第一个实施例的电流消耗和功耗也至少减少一半。
接收器电路12中，差分放大器38消耗少量的直流电，但这也是常规低压摆幅接口电路的实际情况。第一个实施例中，基准电位控制电路36中不消耗直流电。
由于端电阻16与传输线14的特性阻抗匹配，且信号反射在终端处被吸收，故第一个实施例中的脉冲波形从第一IC 4传送到第二IC 8时失真较小。传输线14上的小电压摆幅在1.0V与2.0V之间，而不是在0V与3.3V之间，减小了对其它传输线上信号的影响。因此，第一实施例具有与CTT接口和其它利用端接传输线传送高速信号的低压摆幅接口电路相同的优点，其进一步的优点是大大降低了电流消耗和功耗。
与常规的低压摆幅接口电路比较，对第一实施例的附加要求就是驱动器电路10中的脉冲发生器20和接收器电路12中的基准电位控制电路36。从图2和图4中可见，脉冲发生器20和基准电位控制电路36具有较简单的结构，故这些电路不会明显增加IC 4和IC 8的尺寸或成本。
常规的接口通常具有三态控制电路，它可以将驱动器电路的输出端置于高阻抗状态，故同样这一端子也可以用以接收来自传输线的信号。这些常规的三态控制电路能使同一个端子用作输入端口或用作输出端口。
然而，与第一实施例不同，这些常规的三态控制电路在作输出端口操作期间，不将输出端置于高阻抗状态。再者，在作输入端口操作期间，为了将输出端置于高阻抗状态，这些常规的电路需要一个分离控制信号。第一实施例自动地将输出端32置于高阻抗状态。
接下来将描述第二个实施例。
第二个实施例中的发送和接收器电路采用与第一个实施例中相同的结构。其电路元件由与第一实施例相同的标号表示。
参见图10，第二个实施例与第一个实施例的不同之处在于将一个辅助电源电位Vp提供给驱动器电路10中PMOS晶体管30的源极。Vp低于提供给驱动器电路10的其它部件和提供给第一IC 4的其它电路的电源电位Vdd。Vp可以由任何合适的装置诸如提供给第一IC 4的外部电源电路产生。在以下的描述中，假设Vdd为3.3V，Vp为2.0V。
端电位Vt、驱动器电路10中NMOS晶体管28和PMOS晶体管30的导通电阻以及加到接收器电路12中的基准电位控制电路36的基准电位V1和V2也低于第一个实施例的电位。在以下的描述中，端电位Vt为1.0V，NMOS晶体管28的导通阻值为50欧姆，PMOS晶体管30的导通阻值为50欧姆，V1为0.9V，V2为1.1V。
像第一实施例那样，传输线14的特性阻抗为50欧姆，端电阻也为50欧姆。
除了发送信号S5的正向脉冲从1.0V的端电位上升到1.5V的电位，以及S5的负向脉冲从1.0V的端电位下降到0.5V的电位以外，第二个实施例采用与第一个实施例相同的方法操作，故省略对其的详细描述。这些数值可以根据端电阻值以及NMOS晶体管28和PMOS晶体管30的导通电阻(如上所述它们均为50欧姆)计算得到。
因此，第二实施例具有与第一实施例相同的1V电压摆幅，但摆幅在0.5V与1.5V之间，而不是在1.0V与2.0V之间。
第二个实施例的功耗比第一个实施例的更小。由于传输线上的信号摆幅相同，故端电阻16的功耗相同。然而，由于NMOS晶体管28和PMOS晶体管30的导通电阻已经减小，故驱动器电路10中的功耗减小。尤其是，在发送正向脉冲期间，PMOS晶体管30的功耗为5毫瓦而不是第一实施例中的13毫瓦。在发送负向脉冲期间，NMOS晶体管28的功耗为5毫瓦而不是第一实施例中的10毫瓦。
这样，第二实施例就具有与第一实施例相同的优点，其进一步的优点是驱动器电路10中的功耗更小。由于降低的电源电位Vp仅仅供给PMOS晶体管30的源极，故无需损失操作速度即可实现进一步的节能。驱动器电路10中的其它电路元件工作于正常的电源电位Vdd。
接下来将描述第三个实施例。参见图11，除了用一个与门68替代第二实施例的与非门24，以及用NMOS晶体管70替代PMOS晶体管30以外，第三个实施例的驱动器电路10采用与第二实施例相同的结构。与门68的输出信号S9加到NMOS晶体管70的栅极。NMOS晶体管70的源极耦合到输出端32。NMOS晶体管70的漏极接收第二实施例中所述的辅助电源电位Vp。
第三个实施例中的接收器电路12、传输线14、端电阻16和端电位Vt与第二个实施例的相同。端电阻、NMOS晶体管28的导通电阻以及NMOS晶体管70的导通电阻均为50欧姆。
第三个实施例的操作与第二个实施例的操作的不同之处仅在于传送正向脉冲的方式。当输入信号S1变高时，在信号S1和S2均为高的持续期D的区间，与门68的输出变高，使NMOS晶体管70导通。然后，输出端32的电位从1.0V的端电位上升到1.5V的电位。当三态控制信号S2在持续期D的区间末尾变低时，与门68的输出也变低，使NMOS晶体管70截止，输出端32回到1.0V的端电位。
第三个实施例具有与第二个实施例相同的优点，其附加的优点是驱动器电路的尺寸更小，并改善了对闭锁的抗扰性。
由于NMOS晶体管比之PMOS晶体管具有更大的载流子迁移率和更低的阈值电压，故第三个实施例中的驱动器电路10体积更小。由于具有相同的导通阻值，故第三个实施例的NMOS晶体管70比之第二个实施例的PMOS晶体管30具有更小的栅极宽度。
由于以下的原因改善了闭锁抗扰性。当结合在一起时，第一实施例和第二实施例中的NMOS晶体管28和PMOS晶体管30形成一个pnpn结构。在不利的情况下，诸如一个异常瞬变电压加到传输线14时，此结构可以作为一个闸流管用，并锁定于导通状态，允许大电流在一个延长的时期流动。非理想的结果可能包括铝互连线的烧断开路、pn结的毁坏以及第一IC 4的其它致命的损害。
第三个实施例中驱动传输线14的两个NMOS晶体管28和70不形成pnpn结构，也不能用作闸流管，故有效地防止了锁定。
接下来将描述第四个实施例。第四个实施例具有与第一个实施例相同的驱动器电路10，但区别在于接收器电路12中的基准电位控制电路36的结构。
参见图12，第四个实施例中的基准电位控制电路36包括两个门电路72和74、两个电阻76和78以及一个CMOS反相器80。第一门电路72包括串联耦合于电源电位Vdd与地之间的第一PMOS晶体管82和第一NMOS晶体管84。第二门电路74包括也是串联耦合于Vdd与地之间的第二PMOS晶体管86和第二NMOS晶体管88。
接收器电路12的输出信号S7加到第一PMOS和NMOS晶体管82和84的栅极以及反相器80。反相器80的输出加到第二PMOS和NMOS晶体管86和88的栅极。第一PMOS和NMOS晶体管82和84的漏极均耦合到第一电阻76的一端。第二PMOS和NMOS晶体管86和88的漏极均耦合到第二电阻78的一端。电阻76和78的另一端均耦合到输出节点90，基准电压VREF由此提供给差分放大器38。
以下将描述图12中基准电位控制电路36的操作，并假定电源电位Vdd为3.3V，第一电阻76和第二电阻78的阻值均为500欧姆，第一PMOS晶体管82的导通阻值为350欧姆，第一NMOS晶体管84的导通阻值为200欧姆，第二PMOS晶体管86的导通阻值为450欧姆，第二NMOS晶体管88的导通阻值为300欧姆。
当接收器电路12的输出信号S7为高时，第一PMOS晶体管82为截止状态，第一NMOS晶体管84为导通状态，第二PMOS晶体管86为导通状态，第二NMOS晶体管88为截止状态，输出基准电位VREF取决于第一NMOS晶体管84导通阻值、电阻76和78的阻值以及第二PMOS晶体管86的导通阻值之比。3.3V电源电位Vdd按(450+500)∶(500+200)或950∶700的比例分压，VREF为1.4V。
当接收器电路的输出信号S7为低时，第一PMOS晶体管82为导通状态，第一NMOS晶体管84为截止状态，第二PMOS晶体管86为截止状态，第二NMOS晶体管88为导通状态，VREF取决于第一PMOS晶体管82的导通阻值、电阻76和78的阻值以及第二NMOS晶体管88的导通阻值之比。3.3V电源电位Vdd现在按(350+500)∶(500+300)或850∶800的比例分压，VREF为1.6V。
这样，第四个实施例中的基准电位控制电路36就完成了与第一个实施例中的基准电位控制电路相同的功能，当S7为高时输出一个等于1.4V的基准电位VREF，当S7为低时输出一个等于1.6V的基准电位VREF。因此，第四个实施例按照第一个实施例中所述的方式接收发送的信号。
然而，第四个实施例的基准电位控制电路36不要求输入如第一个实施例所要求的基准电位V1和V2。第一个实施例中如V1和V2为外部产生，第四个实施例可以使第二IC 8的输入引脚数减少。因为不必提供V1和V2的电压源，其上安装IC 8的印刷电路板的设计也可简化。此外，由于不必提供分离的支路将外部电位V1和V2带给基准电位控制电路36，故IC 8本身的设计也可以简化。所有这些简化产生了经济上的优点。
为了产生VREF，第四个实施例的基准电位控制电路36引入了DC电流，但引入的电流不大。采用上述给定的阻值，有一个2毫安的电流在第四个实施例的基准电位控制电路36中的Vdd与地之间流通，消耗6.6毫瓦的功率。这些电流和功率值比用驱动器电路10发送短脉冲所节省的电流和功率量还小，故在采用同样电压电平和同样传输线的情况下，第四个实施例比常规的接口电路消耗更小的电流和更小的电能。
上述给出的各个实施例中的电压值和其它值仅仅作为例子。它们也可以改变以适合不同的要求。
例如，在第一个实施例中，通过设计PMOS晶体管30使其导通阻值为182欧姆，设计NMOS晶体管28使其导通阻值为50欧姆，可以使端电位Vt减低到1.0V，并保持同样的1伏信号摆幅。于是，如第二和第三个实施例中那样，正向脉冲将从1.0V上升到1.5V，负向脉冲将从1.0V下降到0.5V。接收器电路中的基准电位可以设置在1.5V、1.0V和0.5V之间区间内的任何合适的中间点。例如，如在第二和第三个实施例中，可以采用1.1V和0.9V的基准电位。
通过改变图12所示电阻和晶体管的阻值，可以由第四个实施例的基准电位控制电路36产生这些基准电位。采用3.3V的相同电源电位Vdd时，如果电阻76和78的阻值均为250欧姆，第一PMOS晶体管82的导通阻值为850欧姆，第一NMOS晶体管84的导通阻值为200欧姆，第二PMOS晶体管86的导通阻值为950欧姆，第二NMOS晶体管88的导通电阻为300欧姆，则两个输出基准电位将为1.1V和0.9V。
在第二和第三个实施例中，除了改变端电位Vt以及NMOS晶体管28和PMOS晶体管30或NMOS晶体管70的导通阻值以外，通过改变辅助电源电位Vp也可以改变传输线14上的信号电平。
第一和第四个实施例中给出的传输线电位为1.0V(低)、1.5V(端接)和2.0V(高)，它符合推荐的CTT接口标准，但如上述例子所示，本发明还可以改变以符合其它的小电压摆幅接口标准。
本发明不仅仅局限于CMOS集成电路中采用。它可以应用于采用CMOS内部逻辑和双极输出驱动器(所谓的Bi-CMOS电路)的一类集成电路，在此情况下，前述实施例中的NMOS晶体管28、PMOS晶体管30和NMOS晶体管70均可由双极晶体管替换。本发明还可以应用于采用纯双极逻辑的集成电路，诸如晶体管-晶体管逻辑(TTL)或发射极耦合逻辑(ECL)。本发明通常适用于其中的驱动器电路采用推挽式结构的各类接口电路。
本发明并不局限于二进制逻辑信号从一个IC至另一个IC的单向传输。如果在每个IC中均设置驱动器电路和接收器电路，也可以在同样的传输线上实现双向信号传输。在此情况下的另一个优点是当接收器电路正在操作时，简单地通过将输入驱动器电路的二进制逻辑信号保留在恒定的逻辑电平上，可以使同一块IC中的驱动器电路保持在高阻抗状态。由于驱动器电路产生其自身的三态控制信号S2，无需附加的控制信号。
本发明并不局限于逻辑信号在两个IC之间的点-点传输。本发明还可以应用于点-多点信号传输，在此情况下，可以将一个发送IC和多个接收IC耦合到同一传输线，或采用总线形式的信号传输，其中将多个发送IC耦合到传输线。
本发明也不局限于安装于一块印刷电路板上的不同IC之间的信号传输。本发明可以应用于任何两个电子电路之间的二进制逻辑信号的传输：例如在不同印刷电路板上安装的IC之间、多芯片组件中不同半导体芯片之间、或单片半导体集成电路的不同部件之间的二进制逻辑信号的传输。
驱动器电路和接收器电路的结构并不限于上述实施例所述的几种结构，脉冲发生器、差分放大器和基准电位控制电路不局限于图2、3、4和12中所示的电路结构。接收器电路可以用能够在收到的两种不同的脉冲电位之间进行区分并把一个输出逻辑电平从一个收到的脉冲保持至另一个收到的脉冲的任何一种结构。
在上述实施例中，第二内部逻辑电路接收与第一内部逻辑电路输出的相同的逻辑电平，但可以改进接口电路以翻转这些逻辑电平。
本领域的熟练人员将认识到，在以下权利要求书所述范围内还可以作出其它的变换。

Claims (39)

1.一种将二进制逻辑信号从第一电子电路传送到第二电子电路的接口电路，其特征在于包括：
传输线；
驱动器电路，其输出端耦合到所述传输线，用以接收来自所述第一电子电路的二进制逻辑信号，在所述二进制逻辑信号的每个下降沿发送来自所述输出端的第一电位的一个脉冲，在所述二进制逻辑信号的每个上升沿发送来自所述输出端的、不同于所述第一电位的第二电位的一个脉冲，并在其它时间将所述输出端置于高阻抗状态；
接收器电路，它耦合到所述传输线，当从所述传输线收到所述第一电位的脉冲时，向所述第二电子电路输出一个第一逻辑电平，维持所述第一逻辑电平的输出直至从所述传输线收到一个所述第二电位的脉冲，当从所述传输线收到一个所述第二电位的脉冲时，向所述第二电子电路输出一个第二逻辑电平，并维持所述第二逻辑电平的输出直至从所述传输线收到一个所述第一电位的脉冲。
2.如权利要求1所述的接口电路，其特征在于，所述第一电位的脉冲和所述第二电位的脉冲的持续期不超过所述二进制逻辑信号各边沿之间的半个最小间隔。
3.如权利要求1所述的接口电路，其特征在于，所述第一电子电路接收一个地电位和一个电源电位，所述第一电位与所述第二电位的相互之差小于所述地电位与所述电源电位的相互之差。
4.如权利要求3所述的接口电路，其特征在于，所述第一电位与所述第二电位的相互之差小于所述低逻辑电平与所述高逻辑电平相互之差。
5.如权利要求1所述的接口电路，其特征在于还包括端电阻，所述传输线通过该端电阻耦合到某一端电位。
6.如权利要求5所述的接口电路，其特征在于，所述端电位位于所述第一电位与所述第二电位之间的中间。
7.如权利要求5所述的接口电路，其特征在于，所述传输线具有一特性阻抗，所述端电阻的阻值与所述特性阻抗相匹配。
8.如权利要求1所述的接口电路，其特征在于，所述第一逻辑电平为低逻辑电平，所述第二逻辑电平为高逻辑电平。
9.如权利要求1所述的接口电路，其特征在于，所述第一逻辑电平为高逻辑电平，所述第二逻辑电平为低逻辑电平。
10.如权利要求1所述的接口电路，其特征在于，所述传输线耦合到其中设置所述第一电子电路和所述驱动器电路的第一集成电路，并耦合到其中设置所述第二电子电路和所述接收器电路的第二集成电路。
11.如权利要求1所述的接口电路，其特征在于，所述传输线耦合到其中设置所述第一电子电路和所述驱动器电路的第一集成电路，并耦合到多个其它集成电路，每个其它集成电路均具有权利要求1所述的第二电子电路和接收器电路。
12.如权利要求1所述的接口电路，其特征在于，所述传输线耦合到多个集成电路，每个集成电路都具有权利要求1所述的第一电子电路和驱动器电路，并耦合到其中设置所述第二电子电路和所述接收器电路的其它集成电路。
13.一种用以将具有第一逻辑电平和第二逻辑电平的二进制逻辑信号从第一电子电路发送到第二电子电路的接口电路，其特征在于包括：
传输线，它具有位于一端的第一端和位于另一端的第二端，所述传输线端接到高于某第一电位而低于某第二电位的端电位；
脉冲发生器，它耦合到所述第一电子电路，在所述二进制逻辑信号从所述第一逻辑电平转变为所述第二逻辑电平的每次过渡之后，以及在所述二进制逻辑信号从所述第二逻辑电平转变为所述第一逻辑电平的每次过渡之后立即输出具有某一固定持续期的脉冲信号；
耦合到所述脉冲发生器和所述第一端的第一驱动元件，当其导通时驱动所述第一端至所述第一电位，如所述二进制逻辑信号位于所述第一逻辑电平，则所述第一驱动元件在所述脉冲信号输出期间导通，并在其它时间截止；
耦合到所述脉冲发生器和所述第一端的第二驱动元件，当其导通时驱动所述第一端至所述第二电位，如所述二进制逻辑信号位于所述第二逻辑电平，则所述第二驱动元件在所述脉冲信号输出期间导通，并在其它时间截止；
耦合到所述第二端和所述第二电子电路的差分放大器，用以比较所述第二端的电位与基准电位，如所述第二端的电位低于所述基准电位，向所述第二电子电路输出一第三逻辑电平，如所述第二端的电位高于所述基准电位，向所述第二电子电路输出一第四逻辑电平；以及
耦合到所述差分放大器的基准电位控制电路，当所述差分放大器输出所述第三逻辑电平时，将所述基准电位设置在所述端电位与所述第二电位的一个中间值，当所述差分放大器输出所述第四逻辑电平时，将所述基准电位设置在所述端电位与所述第一电位之间的中间值。
14.如权利要求13所述的接口电路，其特征在于，所述第一电子电路、所述脉冲发生器、所述第一驱动元件和所述第二驱动元件设置在第一集成电路内。
15.如权利要求14所述的接口电路，其特征在于，所述第一集成电路工作于高于所述第二电位的电源电位。
16.如权利要求15所述的接口电路，其特征在于，所述第二驱动元件接收位于所述第二电位与所述电源电位中间的第三电位，并通过将所述第一端耦合到具有某一导通阻值的所述第三电位驱动所述第一端至所述第二电位。
17.如权利要求13所述的接口电路，其特征在于，所述第一驱动元件为NMOS晶体管。
18.如权利要求13所述的接口电路，其特征在于所述第二驱动元件为PMOS晶体管。
19.如权利要求13所述的接口电路，其特征在于所述第二驱动元件为NMOS晶体管。
20.如权利要求13所述的接口电路，其特征在于所述第一驱动元件和所述第二驱动元件为双极晶体管。
21.如权利要求13所述的接口电路，其特征在于还包括其阻值与所述传输线的特性阻抗相匹配的端电阻，所述传输线通过所述端电阻端接到所述端电位。
22.如权利要求13所述的接口电路，其特征在于基准电位控制电路包括：
输出节点，所述基准电位通过该节点提供给所述差分放大器；
第一门电路，当所述差分放大器输出所述第三逻辑电平时，通过第一阻值将所述输出节点耦合到地电位，当所述差分放大器输出所述第四逻辑电平时，通过第二阻值将所述输出节点耦合到某一正电位；以及
第二门电路，当所述差分放大器输出所述第四逻辑电平时，通过第三阻值将所述输出节点耦合到所述地电位，当所述差分放大器输出所述第三逻辑电平时，通过第四阻值将所述输出节点耦合到所述正电位。
23.如权利要求22所述的接口电路，其特征在于：
所述第一门电路包括串联耦接于所述正电位与所述地电位之间的第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管和所述第一NMOS晶体管响应于所述差分放大器输出的逻辑电平导通和截止，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极耦合到所述输出节点；
所述第二门电路包括串联耦接于所述正电位与所述地电位之间的第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管和所述第二NMOS晶体管响应于所述差分放大器输出的逻辑电平导通和截止，所述第二PMOS晶体管和所述第二NMOS晶体管的漏极耦合到所述输出节点。
24.如权利要求22所述的接口电路，其特征在于，所述基准电位控制电路还包括：
串联耦接于所述第一门电路与所述输出节点之间的第一电阻；以及
串联耦接于所述第二门电路与所述输出节点之间的第二电阻。
25.如权利要求22所述的接口电路，其特征在于所述正电位为加到所述第二电子电路的电源电位。
26.如权利要求13所述的接口电路，其特征在于所述差分放大器、所述基准电位控制电路和所述第二电子电路设置在第二集成电路内。
27.如权利要求13所述的接口电路，其特征在于，所述第一电位、所述第二电位和所述端电位符合CMOS低压摆幅接口标准。
28.如权利要求13所述的接口电路，其特征在于，所述第一电位、所述第二电位和所述端电位符合数字集成电路的中心抽头端接的低电平高速接口标准。
29.如权利要求13所述的接口电路，其特征在于，所述第一逻辑电平等于所述第三逻辑电平，所述第二逻辑电平等于所述第四逻辑电平。
30.如权利要求13所述的接口电路，其特征在于，所述第一逻辑电平等于所述第四逻辑电平，所述第二逻辑电平等于所述第三逻辑电平。
31.一种通过传输线将二进制逻辑信号从第一电子电路传送到第二电子电路的方法，所述传输线通过第一端耦合到所述第一电子电路，并通过第二端耦合到所述第二电子电路，其特征在于包括如下步骤：
在所述二进制逻辑信号的每个下降沿从所述第一端发送第一电位的一个脉冲；
在所述二进制逻辑信号的每个上升沿从所述第一端发送不同于所述第一电位的第二电位的一个脉冲；
当所述二进制逻辑信号中未产生过渡时，将所述第一端置于高阻抗状态；
当在所述第二端收到一个所述第一电位的脉冲时，将第一逻辑电平输出到所述第二电子电路，维持所述第一逻辑电平的输出直至在所述第二端收到所述第二电位的一个脉冲；以及
当在所述第二端收到一个所述第二电位的脉冲时，将第二逻辑电平输出到所述第二电子电路，维持所述第二逻辑电平的输出直至在所述第二端收到一个所述第一电位的脉冲。
32.如权利要求31所述的方法，其特征在于，所述第一电位脉冲和所述第二电位脉冲的持续期不超过所述二进制逻辑信号各边沿之间的半个最小间隔。
33.如权利要求31所述的方法，其特征在于，所述第一电子电路接收一个地电位和一个电源电位，所述第一电位与所述第二电位的相互之差小于所述地电位与所述电源电位的相互之差。
34.如权利要求33所述的方法，其特征在于，所述第一电位与所述第二电位的相互之差小于所述低逻辑电平与所述高逻辑电平相互之差。
35.如权利要求31所述的方法，其特征在于进一步包括将所述传输线端接到所述第一电位与所述第二电位之间的中间电位。
36.如权利要求35所述的方法，其特征在于，所述传输线具有一特性阻抗，并端接一个与所述特性阻抗相匹配的电阻。
37.如权利要求31所述的方法，其特征在于进一步包括如下步骤：
比较所述第二端的电位与基准电位，所述第一逻辑电平和所述第二逻辑电平响应于所述第二端电位与基准电位之差加到所述第二电子电路；以及
根据加到所述第二电子电路的逻辑电平改变所述基准电位。
38.如权利要求31所述的方法，其特征在于，所述第一逻辑电平为低逻辑电平，所述第二逻辑电平为高逻辑电平。
39.如权利要求31所述的方法，其特征在于，所述第一逻辑电平为高逻辑电平，所述第二逻辑电平为低逻辑电平。
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