CN111427820B - Io电路以及用于io电路的访问控制信号产生电路 - Google Patents

Io电路以及用于io电路的访问控制信号产生电路 Download PDF

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Abstract

本发明提供一种IO电路以及应用于IO电路的访问控制信号产生电路，访问控制信号产生电路包括：与IO端口耦接的偏置模块，偏置模块用于根据IO端口信号和IO控制信号产生访问控制信号，其中，访问控制信号的电压值为IO端口分压信号的电压值与IO控制信号的电压值中的最大值，且IO端口分压信号的电压值为IO端口信号的电压值的a％；与偏置模块耦接的访问控制模块，访问控制模块在接收到访问控制信号和IO端口信号时控制截止或导通，并输出第一接口信号；选高模块，选高模块用于根据IO电源信号和IO端口信号产生第二接口信号。本发明中，第一接口信号的电压跟随IO端口的电压变化，解决可靠性问题，以改善开漏性能。

Description

IO电路以及用于IO电路的访问控制信号产生电路
技术领域
本发明涉及半导体制造技术领域，特别涉及一种IO电路以及用于IO电路的访问控制信号产生电路。
背景技术
在当前的集成电路设计中，输入/输出电路(I/O PAD，Input/Output PAD)是必不可少的组件，其可作为缓冲电路使用，输入/输出电路一般都采用推挽输出(push-pull)的电路结构以实现缓冲功能，使得输入/输出电路可以用作输入/输出发射器(I/Otransmitter)。
随着半导体技术的发展，集成电路一般具有在低于外部电路信号的电压摆幅下工作的信号；尤其是低功耗的集成电路，其往往需要更低的工作电压。在芯片和外围电路相连接时，如果芯片的工作电压低于外围电路的工作电压，芯片的输入/输出电路就需要将来自于集成电路的低电压摆幅的信号转换为可被外部电路识别的高电压摆幅的信号，用于实现低电压摆幅的信号到高电压摆幅的信号转换的电路一般包括开漏输出电路(open-drain)。开漏输出电路是具有外部电源电压高于或等于IO电源电压的IO电路的主要特性之一。
现有技术中，当外部电源电压与核心电压之间的差值高于器件工作电压的最大值时，为了避免器件可靠性问题，IO电路的开漏输出特性差。
发明内容
本发明解决的问题是提供一种IO电路以及用于IO电路的访问控制信号产生电路，改善IO电路的开漏性能。
为解决上述问题，本发明提供一种用于IO电路的访问控制信号产生电路，包括：与IO端口耦接的偏置模块，所述偏置模块用于根据IO端口信号和IO控制信号产生访问控制信号，所述访问控制信号的电压值为IO端口分压信号的电压值与IO控制信号的电压值中的最大值，且所述IO端口分压信号的电压值为IO端口信号的电压值的a％，a大于0小于100；与所述偏置模块耦接的访问控制模块，所述访问控制模块在根据接收的到所述访问控制信号和所述IO端口信号之间的关系时控制截止或导通，并输出第一接口信号，其中，在开漏模式且所述IO控制信号为逻辑低电平时，所述访问控制模块导通，且所述第一接口信号的电压值跟随所述IO端口信号的电压值变化；选高模块，所述选高模块用于根据IO电源信号和所述IO端口信号产生第二接口信号，其中，所述第二接口信号的电压值为IO电源信号的电压值与所述IO端口信号的电压值中的最大值。
本发明还提供一种IO电路，包括：上述的访问控制信号产生电路；逻辑转换模块，所述逻辑转换模块用于接收输入Core信号和输入Core控制信号，并输出所述IO控制信号、内部上拉控制信号；与所述访问控制信号产生电路耦接的内部上拉模块，所述内部上拉模块用于接收内部上拉控制信号、所述IO电源信号、IO端口信号、第一接口信号和第二接口信号，在所述输入Core信号为逻辑高电平时导通并上拉所述IO端口，在开漏模式下截止；串联在外部电源与IO端口之间的外部上拉电阻，在开漏模式下通过所述外部上拉电阻上拉所述IO端口。
与现有技术相比，本发明提供的技术方案具有以下优点：
在开漏模式下，在所述偏置模块中，IO端口分压信号的电压值为Vb，IO端口信号的电压值为VPAD，且Vb＝a％Vpad。当IO电路处于开漏模式且IO控制信号为逻辑低电平时，所述访问控制模块导通，且所述第一接口信号的电压跟随所述IO端口信号的电压值VPAD变化，避免出现在外部电源电压大于IO电源电压时由于第一接口信号的电压值未跟随变化而出现的增加过慢的问题，从而避免由于第一接口信号的电压值增加过慢而导致的IO电路中从IO端口到IO电源的漏电问题，从而提高IO电路的开漏性能。
可选方案中，1-Vt/Vpad≤a％≤1-Vth/Vpad。当a的取值满足此范围时，作为访问控制模块的第三PMOS管MP3的栅压将始终保持在容忍电压Vt范围内，因此本实施例提供的访问控制信号产生电路中不会出现第三PMOS管MP3过压问题，使得本发明提供的IO电路能够应用电压范围更广的外部电源，以进一步的改善开漏性能，且不会出现可靠性问题。
附图说明
图1为一种具有开漏特性的IO电路的结构示意图；
图2为一种访问控制信号电路的电路结构示意图；
图3为另一种访问控制信号电路的电路结构示意图；
图4为本发明实施例提供的用于IO电路的访问控制信号产生电路的结构框图；
图5为本发明实施例提供的用于IO电路的访问控制信号产生电路的电路结构示意图；
图6为图5中偏置模块的电路结构示意图；
图7为本发明实施例提供的IO电路的结构示意图；
图8和图9示出了采取图2、图3所示的访问控制信号产生电路的IO电路与本发明实施例中的IO电路的开漏模式仿真结果示意图；
图10示出了采取图2、图3所示的访问控制信号产生电路的IO电路与本实施例中的IO电路的发送模式仿真结果示意图。
具体实施方式
由背景技术可知，现有技术的IO电路中，当外部电源电压与核心电压之间的差值高于器件工作电压的最大值时，为了避免器件可靠性问题，IO电路的开漏输出特性差。
现结合一种IO电路进行具体分析，图1为一种具有开漏特性的IO电路的结构示意图，所述IO电路包括：具有输入Core端I和输入Core使能端OEN的逻辑模块10；与所述逻辑模块10耦接的第一电平转换模块20以及与第一电平转换模块20耦接的预驱动模块30，所述预驱动模块30输出上拉控制信号PG和下拉控制信号NG；第二电平转换模块40，与输入Core使能端OEN相连并输出内部使能信号OENH和使能信号OEH；与所述第二电平转换模块40耦接的访问控制信号产生电路50，所述访问控制信号50与IO端口PAD耦接，且基于内部使能信号OENH和使能信号OEH输出第一接口信号TG和第二接口信号NWELL；第四PMOS管MP4和第五PMOS管MP5，第四PMOS管MP4的源极与IO电源相连，栅极用于接收上拉控制信号PG，漏极与所述第五PMOS管MP5的源极相连，第五PMOS管MP5栅极用于接收所述第一接口信号TG，第五PMOS管的漏极与IO端口PAD相连，且第四PMOS管的衬底与第五PMOS管的衬底相连且用于接收所述第二接口信号NWELL；串联在IO端口PAD与接地端之间的第四NMOS管和第五NMOS管，其中，第四NMOS管的漏极与IO端口PAD相连，栅极与IO电源VDDIO相连，源极与第五NMOS管的漏极相连，第五NMOS管的栅极用于接收下拉控制信号NG，源极接地；串联在外部电源VDDVT与IO端口PAD之间的上拉电阻R，外部电源VDDVT的电压值为VDDVT；与所述上拉电阻R耦接的电容C，所述电容C一端与IO端相连，另一端接地。
在发送模式下，IO端口PAD未与电阻R和电容C电连接。在输入Core端I和输入Core使能端OEN经过逻辑操作和电平转换操作后，上拉控制信号PG和下拉控制信号NG为IO信号。当使能端OEN为逻辑高电平时，上拉控制信号PG为逻辑高电平且下拉控制信号NG为逻辑低电平，因此IO电路处于高阻态；当使能端OEN为逻辑低电平时，上拉控制信号PG和下拉控制信号NG均为输入端I的相反逻辑，当打开第四PMOS管MP4且关闭第五NMOS管MN5时，以上拉IO端口PAD，当关闭第四PMOS管MP4且打开第五NMOS管MN5时，以下拉IO端口PAD。
在开漏模式下，IO端口PAD与电阻R和电容C电连接，外部电源电压为VDDVT。输入Core端I和输入Core使能端OEN保持同步切换，当IO端口电压值VPAD上拉至大于IO电源电压VDDIO时，第二接口信号的电压值VNWELL相当于IO端口的电压值VPAD，因此不会发生从IO端口到IO电源之间的漏电流问题。
IO电路处于发送模式还是开漏模式，起到主要作用的为访问控制信号产生电路50。参考图2，图2为一种访问控制信号电路的电路结构示意图，通常应用于开漏外部电源电压与核心电压之间的差值在器件工作电压范围内的情形。参考图2，所述访问控制信号电路包括：反相器，所述反相器包括并联的第零PMOS管MP0和第零NMOS管MN0，其中，第零PMOS管MP0的栅极与第零NMOS管MN0的栅极耦接且用于接收内部使能信号OENH，第零PMOS管MP0的源极与衬底用于与IO电源相连，所述第零PMOS管MP0的漏极与第零NMOS管MN0的漏极相连并具有节点net1，所述第零NMOS管MN0的源极用于接收核心电源相连；第三PMOS管MP3的栅极与节点net1耦接，第三PMOS管的源极与IO端口相连，漏极用于产生第一接口信号TG；选高电路，包括第一PMOS管MP1和第二PMOS管MP2，用于基于IO端口PAD和IO电源VDDIO产生第二接口信号NWELL，其中，第二接口信号NWELL为IO端口PAD和IO电源VDDIO中电压值较大的一个；第一NMOS管MN1，第一NMOS管MN1的漏极与第三PMOS管MP3的漏极相连，第一NMOS管MN1的栅极与IO电源VDDIO相连；第二NMOS管MN2，第二NMOS管MN2的漏极与第一NMOS管MN1的源极相连，栅极用于接收内部使能信号OEH。
其中，内部使能信号OENH为IO信号，且与输入使能端OEN逻辑相同；使能信号OEH为IO信号，且与输入使能端OEN逻辑相反。
在发送模式下，输入使能端OEN为逻辑低电平，内部使能信号OENH为逻辑低电平且OEH为逻辑高电平，节点net1的电压值Vnet1相当于IO电源VDDIO的电压值VDDIO，IO端口电压VPAD不再高于IO电源电压VDDIO，因此第一NMOS管和第二NMOS管开启且第三PMOS管MP3关闭，第一接口信号TG为逻辑低电平，第二接口信号NWELL的电压值VNWELL相当于IO电源的电压值VDDIO。
在开漏模式下，输入Core使能端OEN和输入Core端I以相同的逻辑切换。当输入使能端OEN为逻辑低电平时，所述访问控制信号电路实现的功能与上述的发送模式下实现的功能相同。当输入Core使能端OEN为逻辑高电平时，所述内部使能信号OENH为逻辑高电平且OEH为逻辑低电平，节点net1的电压Vnet1等于反相器的核心电源的电压VDD，第二NMOS管MN2关闭，因此当IO端口电压VPAD比内核电源的电压VDD高一个第三PMOS管的阈值电源Vth时，第三PMOS管MP3立即开启；第一接口信号TG的电压值VTG迅速上升至IO端口的电压值VPAD，以防止当IO端口电压VPAD大于IO电源电压VDDIO时经由第四PMOS管MP4和第五PMOS管MP5发生从IO端口到IO电源的漏电通路，因此IO端口电压VPAD可以较快的由电阻R上拉至外部电源的电压VDDVT。
然而，图2中所示的情形，当外部电源电压和内核电源电压之间的差值超过器件工作电压时，第三PMOS管MP3易出现过压问题，影响IO电路的可靠性。
为此，当外部电源电压与内核电压之间的差值超过器件工作电压时，采用如图3所示的访问信号控制电路，图3为另一种访问控制信号电路的电路结构示意图，与图2不同的是，第三PMOS管的栅极不再与反相器耦接，而是与IO电源耦接。在发送模式下，图3所示电路实现的功能与图2所示电路实现的功能相同。
在开漏模式下，当内部使能信号OEH为逻辑低电平时，只要IO端口PAD的电压VPAD高到能够打开第三PMOS管MP3，使得由第三PMOS管MP3充电的第一接口信号TG的电压值VTG相当于IO端口电压VPAD，从而关闭从IO端口到IO电源的漏电通路，IO端口PAD的电压值VPAD和第一接口信号TG的电压值VTG能够经由上拉电阻R上拉至外部电源的电压值VDDVT。
然而，图3所示的电路在开漏模式下，IO端口电压值VPAD和第一接口信号TG的电压值VTG能够经由上拉电阻R上拉至外部电源的电压值VDDVT之前，存在经第四PMOS管MP4(如图1所示)和第五PMOS管MP5(如图1所示)的漏电问题。这是由于，IO端口电压值VPAD和第一接口信号TG电压值VTG能够经由上拉电阻R上拉至外部电源VDDVT的电压值VDDVT之前，由于最初的第一接口信号TG为逻辑低电平且第三PMOS管MP3关闭，在图1所示的电路中，第五PMOS管MP5关闭，第五PMOS管MP5的源极节点net2电压为Vnet2，Vnet2经第五PMOS管MP5的栅漏电容Cdg耦合，Vnet2的上升速度快于第一接口信号TG的电压值VTG的上升速度，因此当Vnet2和VPAD高于VDDIO且大约为VDDIO与第四PMOS管MP4的阈值电压Vth(MP4)之和时，VTG仍然足够低且VPAD电压值大于VTG时第五PMOS管MP5打开，而第四PMOS管MP4处于亚阈值状态，形成从IO端口到IO电源的漏电通路，所述漏电通路使得IO端口电压VPAD增加缓慢，直至第一接口信号TG的电压VTG经过处于亚阈值状态的第三PMOS管MP3充电后增大至VPAD，从而关闭第五PMOS管MP5，以关闭漏电通路。
为解决上述问题，本发明提供一种用于IO电路的访问控制信号产生电路，所述访问控制信号产生的第一接口信号的电压值在开漏模式下跟随IO端口信号的电压值改变，能够使用与IO电源电压相同或者高于IO电源电压的外部电源电压来改善开漏性能，且保证IO电路的发送功能不变；同时，即使外部电源电压和内核电压之间的差值高于器件工作电压的最大值，所述IO电路仍能够保证器件可靠性，以使得IO电路的外部电源电压范围更广。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4为本发明实施例提供的用于IO电路的访问控制信号产生电路的结构框图，图5为本发明实施例提供的用于IO电路的访问控制信号产生电路的电路结构示意图，图6为图5中偏置模块的电路结构示意图。
参考图4至图6，所述用于IO电路的访问控制信号产生电路包括：
与IO端口耦接的偏置模块101，所述偏置模块101用于根据IO端口信号PAD和IO控制信号OEH产生访问控制信号NWELL1，所述访问控制信号NWELL1的电压值VNWELL1为IO端口分压信号Vb与IO控制信号OEH的电压值VOEH中的最大值，且所述IO端口分压信号Vb的电压值Vb为IO端口信号PAD的电压值VPAD的a％，a大于0小于100；
与所述偏置模块101耦接的访问控制模块102，所述访问控制模块102在根据接收到的所述访问控制信号NWELL1和所述IO端口信号PAD之间的关系控制截止或导通，并输出第一接口信号TG，其中在开漏模式且所述IO控制信号OEH为逻辑低电平时，所述访问控制模块102导通，且所述第一接口信号TG的电压值VTG跟随所述IO端口信号PAD的电压值VPAD变化；
选高模块103，所述选高模块103用于根据IO电源信号VDDIO和所述IO端口信号PAD产生第二接口信号NWELL，所述第二接口信号NWELL的电压值VNWELL为IO电源信号VDDIO的电压值VDDIO与IO端口信号PAD的电压值VPAD中较的最大值。
以下将结合附图进行详细说明。
在所述偏置模块101中，IO端口分压信号Vb的电压值为Vb，Vb＝a％Vpad。当IO电路处于开漏模式且IO控制信号OEH为逻辑低电平时，访问控制信号NEWLL1的电压值VNEWLL1等于IO端口分压信号Vb的电压值Vb，即VNWELL1＝Vb＝a％VPAD，所述访问控制模块102导通，且所述第一接口信号TG的电压VTG跟随所述IO端口信号PAD的电压值VPAD变化。
所述访问控制信号NWELL1的电压值VNWELL1等于所述IO端口分压信号Vb的电压值Vb时，所述访问控制模块102导通。
具体地，在开漏模式下第一接口信号TG的电压值VTG将迅速增加至IO端口PAD的电压值VPAD，从而防止出现当IO端口PAD的电压值VPAD高于IO电源VDDIO的电压值VDDIO时发生的从IO端口PAD到IO电源VDDIO的漏电通路，因此IO端口PAD的电压值VPAD能够迅速的被上拉至外部电源VDDVT(未图示)的电压值VDDVT。也就是说，本实施例中，在IO电路处于开漏模式下，访问控制信号产生电路产生的第一接口信号TG的电压值VTG能够跟随IO端口PAD的电压值VPAD，避免由于第一接口信号TG的电压值VTG未跟随VPAD变化而出现的增加过慢的问题，从而避免由于第一接口信号TG的电压值VTG增加过慢而导致的IO电路中从IO端口PAD到IO电源VDDIO的漏电通路，进而避免VPAD在上升到IO电源电压加一个PMOS管的阈值电压Vth时，出现的增加缓慢的问题，提高IO电路的开漏性能。
本实施例中，所述访问控制模块102包括：第三PMOS管MP3，所述第三PMOS管MP3的栅极接收所述访问控制信号NWELL1，所述第三PMOS管MP3的源极接收所述IO端口信号PAD，所述第三PMOS管MP3的漏极输出所述第一接口信号TG。
其中，在发送模式下，所述IO控制信号OEH为逻辑高电平时所述第一接口信号TG为逻辑低电平，所述访问控制模块102截止。具体地，在IO控制信号为逻辑高电平时，内部下拉模块开启，由于IO端口信号PAD的电压值VPAD不高于IO电源信号VDDIO的电压值VDDIO，IO端口分压信号Vb的电压值Vb不高于IO电源信号VDDIO的电压值VDDIO的一半，所述访问控制信号NWELL1的电压值VNWELL1相当于IO电源信号VDDIO的电压值VDDIO，因此访问控制模块102截止，也就是说，所述第三PMOS管MP3截止，所述第一接口信号TG为逻辑低电平。
第三PMOS管MP3的阈值电压为Vth，所述第三PMOS管MP3的容忍电压为Vt，为了保证所述第三PMOS管MP3能够开启且能够正常工作，Vth≤VPAD-Vb≤Vt。Vb＝a％VPAD，也就是说，Vth≤VPAD-a％VPAD≤Vt，进而获得a的取值范围，即，1-Vt/Vpad≤a％≤1-Vth/Vpad。当a的取值满足此范围时，所述第三PMOS管MP3的栅压将始终保持在容忍电压Vt范围内，因此本实施例提供的访问控制信号产生电路中不会出现第三PMOS管MP3过压问题。因此，a满足以下条件：1-Vt/Vpad≤a％≤1-Vth/Vpad。
本实施例中，a％为1/2，也就是说，在IO控制信号OEH为逻辑低电平时，访问控制信号NWELL1的电压值VNWELL1为IO端口信号PAD的电压值VPAD的一半，因此一旦IO端口PAD的电压值VPAD高于第三PMOS管MP3的阈值电压的2倍即高于2Vth时，第三PMOS管MP3就会打开，第一接口信号TG的电压值VTG将快速增加至IO端口PAD的电压值VPAD，从而防止出现当IO端口PAD的电压值VPAD高于IO电源的VDDIO的电压值VDDIO时出现的漏电通路，保证IO端口PAD的电压值VPAD迅速经由外部上拉电阻上拉至外部电源VDDVT的电压值VDDVT，改善开漏模式下的电学性能。
需要说明的是，在IO端口PAD的电压值大于或等于IO电源电压的电压值时，a的取值仍满足1-Vt/Vpad≤a％≤1-Vth/Vpad。
参考图6，图6为图5中偏置模块101的电路结构示意图，本实施例中，所述偏置模块101包括：分压单元，所述分压单元用于根据IO端口信号PAD分压产生IO端口分压信号Vb；与所述分压单元耦接的选高单元，所述选高单元用于根据所述IO端口分压信号Vb和所述IO控制信号OEH输出所述访问控制信号NWELL1。
如图6所示，所述分压单元包括相串联的第一电阻R0和第二电阻R1，其中，所述第一电阻R0一端接收所述IO端口信号PAD，另一端与所述第二电阻R1耦接并产生所述IO端口分压信号Vb，所述第二电阻R1未与所述第一电阻R0相连的一端接地VSS。
根据前述确定的a的取值范围，确定所述第一电阻R0和第二电阻R1的电阻值比值。本实施例中，所述第一电阻R0与第二电阻R1的电阻值相等。
本实施例中，所述分压单元还包括：与所述第一电阻R0并联的第一电容C0；与所述第二电阻R1并联的第二电容C1。所述第一电容C0和第二电容C1对所述分压单元起到动态分压和稳压作用。
所述选高单元实现电压值选高输出的作用，使得输出的访问控制信号NWELL1为所述IO端口分压信号Vb与所述IO控制信号OEH中电压值中的最大值。
本实施例中，所述选高单元包括：第六PMOS管MP6和第七PMOS管MP7，其中，所述第六PMOS管MP6的源极与所述第七PMOS管MP7的栅极耦接并接收所述IO控制信号OEH，所述第六PMOS管MP6的栅极与所述第七PMOS管MP7的漏极耦接并接收所述IO端口分压信号Vb，所述第六PMOS管MP6的漏极和衬底与所述第七PMOS管MP7的衬底和源极耦接并输出所述访问控制信号NWELL1。
所述选高模块103用于输出IO端口PAD和IO电源信号VDDIO中电压值较大的一个，以产生第二接口信号NWELL。本实施例中，所述选高模块103包括：第一PMOS管MP1和第二PMOS管MP2；所述第一PMOS管MP1的源极与所述第二PMOS管MP2的栅极耦接且接收所述IO电源信号VDDIO，所述第一PMOS管MP1的栅极与所述第二PMOS管MP2的漏极耦接并接收所述IO端口信号PAD，所述第一PMOS管MP1的漏极与衬底耦接，且所述第二PMOS管MP2的源极与衬底耦接，且输出所述第二接口信号NWELL。
所述访问控制信号产生电路还包括：与所述访问控制模块102耦接的开关模块104，其中，所述开关模块104一端接地，另一端输出所述第一接口信号TG，其中，IO控制信号OEH为逻辑高电平时，所述开关模块104开启，所述第一接口信号TG为逻辑低电平。
具体地，所述开口模块104用于在发送模式下使所述第一接口信号TG为逻辑低电平，且在开漏模式下且IO控制信号OEH为逻辑高电平时，所述第一接口信号TG为逻辑低电平。
本实施例中，所述开关模块104包括：相串联的第一NMOS管MN1和第二NMOS管MN2，其中，所述第一NMOS管MN1的栅极接收所述IO电源信号VDDIO，所述第一NMOS管MN1的漏极输出所述第一接口信号；所述第二NMOS管MN2的栅极接收所述IO控制信号OEH，且所述第二NMOS管MN2的漏极与所述第一NMOS管MN1的源极耦接，所述第二NMOS管MN2的源极、第二NMOS管MN2的衬底以及第一NMOS管MN1的衬底均接地VSS。
本实施例提供的用于IO电路的访问控制信号产生电路，由于第一接口信号TG的电压值VTG在开漏模式下且OEH为逻辑低电平时可以较快跟随IO端口信号PAD的电压值VPAD变化，使得在开漏模式下避免由于第一接口信号TG的电压值VTG未跟随VPAD变化而出现的增加过慢的问题，从而避免由于第一接口信号TG的电压值VTG增加过慢，从而避免在VPAD在上升到IO电源电压VDDIO加一个第三PMOS管MP3的阈值电压Vth时，而出现的IO电路中从IO端口PAD到IO电源VDDIO的漏电通路导致的PAD上拉缓慢的问题，提高IO电路的开漏性能。并且，本实施例提供的访问控制信号产生电路，能够使用电压值与IO电源的电压值相同或者高于IO电源的电压值的外部电源，以改善IO电路的开漏性能，同时还保证IO电路的发送模式功能不变。
同时，本实施例中，第三PMOS管MP3的容忍电压为Vt，第三PMOS管MP3的栅源电压VGS＝VPAD-VNWELL1，且VNWELL1＝a％VPAD，也就是说，第三PMOS管MP3的栅源电压VGS＝VPAD-a％VPAD；由于1-Vt/Vpad≤a％，因此，所述栅源电压VGS始终在第三PMOS管MP3的容忍电压Vt范围内，保证所述第三PMOS管MP3不会出现过压问题，从而能够保证即使外部电源电压与内核电压之间的差值高于器件工作电压的最大值时，IO电路仍具有高可靠性，因此，IO电路的开漏模式能够采用的外部电源电压范围更广，且保证IO电路的发送模式功能不变。
本发明实施例还提供一种采用上述的访问控制信号产生电路的IO电路。图7为本发明实施例提供的IO电路的结构示意图。
参考图7，所述IO电路包括:上述的访问控制信号电路200；逻辑转换模块201，所述逻辑转换模块201用于接收输入Core信号I和输入Core控制信号OEN，并输出所述IO控制信号OEH、内部上拉控制信号PG；与所述访问控制信号产生电路200耦接的内部上拉模块202，所述内部上拉模块202用于接收内部上拉控制信号PG、所述IO电源信号VDDIO、IO端口信号PAD、第一接口信号TG和第二接口信号NWELL，在所述输入Core信号I为逻辑高电平且输入Core控制信号OEN为逻辑低电平时导通并上拉所述IO端口PAD，在开漏模式下截止；串联在外部电源VDDVT与IO端口PAD之间的外部上拉电阻R，在开漏模式下通过所述外部上拉电阻R上拉所述IO端口PAD。
有关所述访问控制信号电路的详细描述，可参考前述实施例的相应说明，在此不再赘述。
所述逻辑转换模块201包括：逻辑运算单元211，所述逻辑运算单元211用于接收输入Core信号I和输入Core控制信号OEN；与所述逻辑运算单元211耦接的外部电平翻转单元212；与所述外部电平翻转单元212耦接的预驱动单元213，所述预驱动单元213输出所述内部上拉控制信号PG。
所述逻辑转换模块201还包括:与所述访问控制信号产生电路耦接的内部电平翻转单元214，所述内部电平翻转单元214基于所述输入Core控制信号OEN输出所述IO控制信号OEH，且所述IO控制信号OEH与所述输入Core控制信号OEN于相反的逻辑。
所述内部上拉模块202包括：第四PMOS管MP4和第五PMOS管MP5；所述第四PMOS管MP4的栅极接收所述内部上拉控制信号PG，源极用于接收所述IO电源信号VDDIO，漏极与所述第五PMOS管MP5的源极耦接；所述第五PMOS管MP5的栅极接收所述第一接口信号TG，漏极与所述IO端口PAD耦接，且所述第五PMOS管MP5的衬底以及所述第四PMOS管MP4的衬底与所述第二接口信号NWELL耦接。
所述第五PMOS管MP5的源极与所述第四PMOS管MP4的漏极耦接具有节点net2。
所述逻辑转换模块201还输出内部下拉控制信号NG，所述IO电路还包括：与所述内部上拉模块202耦接且接收IO电源信号VDDIO的内部下拉模块203，在发送模式下，所述内部下拉模块203基于所述内部下拉控制信号NG下拉所述IO端口PAD，其中，在所述输入Core信号I为逻辑低电平且输入Core控制信号OEN为逻辑低电平时下拉所述IO端口PAD。
具体地，本实施例中，所述内部下拉模块203包括：相串联的第四NMOS管MN4和第五NMOS管MN5；第四NMOS管MN4的漏极与所述IO端口PAD相连，栅极接收所述IO电源信号VDDIO，源极与所述第五NMOS管MN5的漏极耦接；所述第五NMOS管MN5的栅极接收所述内部下拉控制信号NG，漏极、衬底以及与所述第四NMOS管MN4的衬底耦接并接地VSS。
在发送模式下，IO端口PAD未与所述外部上拉电阻R电连接，在所述逻辑转换模块201对输入Core信号I和输入Core控制信号OEN进行逻辑操作和电平升高操作之后，内部上拉控制信号PG和内部下拉控制信号NG为IO信号。当输入Core控制信号OEN为逻辑高电平时，内部上拉控制信号PG为逻辑高电平且内部下拉控制信号NG为逻辑低电平，此时IO电路处于高阻态；当输入Core信号I为逻辑高电平且输入Core控制信号OEN为逻辑低电平时，内部上拉控制信号PG和内部下拉控制信号NG均切换为输入Core信号I的相反逻辑，以打开第四PMOS管MP4且关闭第五NMOS管MN5从而上拉所述IO端口PAD；当输入Core信号I为逻辑低电平且输入Core控制信号OEN为逻辑低电平时，关闭第四PMOS管MP4且打开第五NMOS管MN5从而下拉所述IO端口PAD，实现发送功能。
所述外部上拉电阻R一端用于接收外部电源信号VDDVT，另一端用于接收IO端口信号PAD。为了对外部上拉电阻R提供保护作用，本实施例中，所述IO电路还包括：与所述外部上拉电阻耦接的外部负载电容C，所述外部负载电容C一端与IO端口PAD相连，另一端接地VSS。
在开漏模式下通过所述外部上拉电阻R上拉所述IO端口PAD。具体地，在开漏模式下，所述输入Core控制信号OEN为逻辑高电平时，所述内部上拉控制信号PG为逻辑高电平，所述内部下拉控制信号NG为逻辑低电平。具体地，在开漏模式下，当输入Core控制信号OEN为逻辑低电平时，IO控制信号OEH为逻辑高电平，所述IO电路实现的功能与前述发送模式下IO电路实现的功能相同；当输入Core控制信号OEN为逻辑高电平时，所述IO控制信号OEH为逻辑低电平，访问控制信号产生电路中的访问控制信号NWELL1的电压值VNWELL1等于IO端口分压信号Vb的电压值Vb，以a％为1/2为例，IO端口分压信号Vb的电压值Vb为IO端口PAD的电压值VPAD的一半，因此一旦VPAD高于第三PMOS管的阈值电压的2倍时，即VPAD大于2Vth时，第一接口信号TG的电压值VTG将迅速增长至VPAD，因此IO端口PAD的电压值VPAD能够经由外部上拉电阻R快速上拉到外部电源VDDVT的电压值VDDVT。也就是说，所述第一接口信号TG的电压值VTG跟随VPAD变化，从而防止当IO端口PAD的电压值VPAD大于IO电源VDDIO的电压值VDDIO时内部上拉模块202开启而造成的漏电通路，从而防止第四PMOS管MP4和第五PMOS管MP5开启，提高开漏特性。
并且，本实施例中，通过设置偏置模块中IO端口分压信号的电压值与IO端口信号的电压值之间的比例a％的取值，能够保证所述第三PMOS管MP3的栅源电压始终处于容忍电压范围内，从而不会出现过压问题，保证所述IO电路始终具有高可靠性，因此本实施例提供的IO电路可以采用电压范围更宽的外部电源VDDVT应用于开漏模式，且保证IO电路的发送模式功能保持不变。例如，本实施例提供的IO电路，既可以应用于外部电源VDDVT的电压值大于或等于IO电源VDDIO的电压值的情形，还可以应用于外部电源VDDVT与内核电源的电压值的差值高于器件工作电压的最大值的情形。
图8示出了采取图2、图3所示的访问控制信号产生电路的IO电路与本实施例中的IO电路的开漏模式仿真结果示意图，图8中上图为IO端口PAD的电压值VPAD仿真波形，图8中下图为第三PMOS管MP3的栅压仿真波形。其中，线条1为图2对应IO电路和本实施例提供的IO电路的IO端口PAD的电压值VPAD仿真波形，线条2为图3对应IO电路的IO端口PAD的电压值VPAD仿真波形；线条3为图2对应IO电路图的第三PMOS管MP3的栅压V(gate)仿真波形；图4为图3对应IO电路的第三PMOS管MP3的栅压V(gate)仿真波形；线条5为本实施例提供的IO电路第三PMOS管MP3的栅压V(gate)仿真波形。
栅压为第三PMOS管MP3的栅极与零电位之间的电压差。
其中，图8所示仿真条件包括：开漏模式下，外部电源VDDVT的电压值VDDVT为3.3V，IO电源VDDIO的电压值VDDIO为1.8V，内核电源的电压值为0.9V。
图2对应IO电路中，根据线条1和线条3所示的仿真波形，节点net1的电压值Vnet1为内核电压的电压值，即，Vnet1＝0.9V，尽管对于开漏输出、IO端口PAD的仿真波形良好，但是所述IO电路存在可靠性变差的问题。这是由于，所述第三PMOS管MP3的工作电压最大值为1.8V，而当IO端口PAD的电压值VPAD上拉至外部电源VDDVT的电压值VDDVT时，即VPAD上拉至3.3V时，所述第三PMOS管MP3的栅源电压Vgs为2.4V，所述第三PMOS管MP3的栅源电压Vgs高于工作电压最大值，导致所述第三PMOS管MP3存在过压问题，进而造成IO电路可靠性变差。
图3对应IO电路中，根据线条2和线条4所示的仿真波形，第三PMOS管MP3的栅压为固定值，V(gate)与IO电源VDDIO的电压值VDDIO相同，因此V(gate)＝1.8V，所述第三PMOS管MP3不存在过压问题。然而，在开漏模式下，在将所述IO端口PAD电压值上拉至IO电源VDDIO的电压值过程中，由于第一接口信号TG的电压值未能及时跟随PAD上拉因而第一接口信号TG的电压值增加缓慢，使得存在从IO端口PAD到IO电源VDDIO的漏电通路，因此在所述IO端口PAD电压值上拉至VDDIO电压值过程中，VPAD的仿真波形形貌差，可知开漏特性差。
本实施例提供的IO电路中，根据线条1和线条5所示的仿真波形，开漏模式下IO端口PAD的电压值VPAD的波形与图2对应IO电路的电压值VPAD的波形重合，显示出本实施例提供的IO电路具有优异的开漏性能。同时，在IO端口PAD的电压值VPAD上拉至外部电源VDDVT的电压值3.3V的过程中，所述第三PMOS管MP3的栅压V(gate)为VPAD的一半，因此在此过程中所述第三PMOS管MP3的栅压V(gate)小于等于1.65V，栅压V(gate)小于第三PMOS管MP3的工作电压的最大值1.8V，因此，本实施例提供的IO电路不存在第三PMOS管MP3过压问题，相应的，所述IO电路具有高可靠性。
图9示出了采取图2、图3所示的访问控制信号产生电路的IO电路与本实施例中的IO电路在另一仿真条件下的开漏模式仿真结果示意图，图9中上图为IO端口PAD的电压值VPAD仿真波形，图9中下图为第三PMOS管MP3的栅压仿真波形。其中，线条6为图2、图3对应IO电路和本实施例提供的IO电路的IO端口PAD的电压值VPAD仿真波形；线条7为图2对应IO电路图的第三PMOS管MP3的栅压V(gate)仿真波形；线条8为图3对应IO电路的第三PMOS管MP3的栅压V(gate)仿真波形；线条9为本实施例提供的IO电路第三PMOS管MP3的栅压V(gate)仿真波形。
图9所示仿真条件包括：开漏模式下，外部电源VDDVT的电压值VDDVT为1.8V，IO电源VDDIO的电压值VDDIO为1.8V，内核电源的电压值为0.9V。
从图9中可以看出，尽管三种IO电路中的第三PMOS管MP3的栅压不同，但是三种IO电路的VPAD的仿真波形相同，均显示出了良好的开漏性能。
图8所示仿真条件中，外部电源VDDVT的电压值大，且外部电源VDDVT的电压值与内核电源的电压值之差大于器件(第三PMOS管MP3)的工作电压的最大值(即第三PMOS管MP3的容忍电压)；图9所示仿真条件中，外部电源VDDVT的电压值与IO电源VDDIO的电压值相同。
由上述仿真可知，本实施例中的IO电路可采取电压范围值广的外部电源，应用于开漏模式，且同时还具有优异的开漏性能。本实施例中，对于第三PMOS管MP3的容忍电压为1.98V时，所示外部电源VDDVT的电压值可以为1.62V～3.63V。
图10示出了采取图2、图3所示的访问控制信号产生电路的IO电路与本实施例中的IO电路的发送模式仿真结果示意图，图10中上图为IO端口PAD的电压值VPAD仿真波形，图10中下图为第三PMOS管MP3的栅压仿真波形。
其中，线条10为图2、图3对应IO电路和本实施例提供的IO电路的IO端口PAD的电压值VPAD仿真波形；线条11为图2对应IO电路图的第三PMOS管MP3的栅压V(gate)仿真波形；线条12为图3对应IO电路的第三PMOS管MP3的栅压V(gate)仿真波形；线条13为本实施例提供的IO电路第三PMOS管MP3的栅压V(gate)仿真波形。
图10所示仿真条件包括：发送模式下，IO电源VDDIO的电压值为1.8V，内核电源的电压值为0.9V。
从图10中可以看出，三种IO结构的VPAD波形重合，且三种IO结构的第三PMOS管MP3的栅源压差保持在1.8V附近，说明本实施例提供的IO电路保持具有优异的发送功能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种用于IO电路的访问控制信号产生电路，其特征在于，包括：
与IO端口耦接的偏置模块，所述偏置模块用于根据IO端口信号和IO控制信号产生访问控制信号，所述访问控制信号的电压值为IO端口分压信号的电压值与IO控制信号的电压值中的最大值，且所述IO端口分压信号的电压值为IO端口信号的电压值的a％，a大于0小于100；
与所述偏置模块耦接的访问控制模块，所述访问控制模块根据接收的到所述访问控制信号和所述IO端口信号之间的关系控制截止或导通，并输出第一接口信号，其中，在开漏模式且所述IO控制信号为逻辑低电平时，所述访问控制模块导通，且所述第一接口信号的电压值跟随所述IO端口信号的电压值变化；
选高模块，所述选高模块用于根据IO电源信号和所述IO端口信号产生第二接口信号，所述第二接口信号的电压值为IO电源信号的电压值与所述IO端口信号的电压值中的最大值。
2.如权利要求1所述访问控制信号产生电路，其特征在于，所述访问控制信号的电压值等于所述IO端口分压信号的电压值时，所述访问控制模块导通。
3.如权利要求1所述访问控制信号产生电路，其特征在于，所述访问控制模块包括：第三PMOS管，所述第三PMOS管的栅极接收所述访问控制信号，所述第三PMOS管的源极接收所述IO端口信号，所述第三PMOS管的漏极输出所述第一接口信号。
4.如权利要求3所述访问控制信号产生电路，其特征在于，a满足以下条件：1-Vt/Vpad≤a％≤1-Vth/Vpad，其中，Vb为所述IO端口分压信号的电压值，Vth为所述第三PMOS管的阈值电压，Vt为所述第三PMOS管的容忍电压，VPAD为所述IO端口信号的电压值。
5.如权利要求4所述访问控制信号产生电路，其特征在于，所述IO端口分压信号的电压值为所述IO端口信号的电压值的1/2。
6.如权利要求1-5任一项所述访问控制信号产生电路，其特征在于，所述偏置模块包括：分压单元，所述分压单元用于根据IO端口信号分压产生IO端口分压信号；与所述分压单元耦接的选高单元，所述选高单元用于根据所述IO端口分压信号和所述IO控制信号输出所述访问控制信号。
7.如权利要求6所述访问控制信号产生电路，其特征在于，所述分压单元包括：相串联的第一电阻和第二电阻，其中，所述第一电阻一端接收所述IO端口信号，另一端与所述第二电阻耦接并输出所述IO端口分压信号，所述第二电阻未与所述第一电阻相连的一端接地。
8.如权利要求7所述访问控制信号产生电路，其特征在于，所述第一电阻与第二电阻的电阻值相等。
9.如权利要求7所述访问控制信号产生电路，其特征在于，所述分压单元还包括：与所述第一电阻相并联的第一电容；与所述第二电阻相并联的第二电容。
10.如权利要求6所述访问控制信号产生电路，其特征在于，所述选高单元包括：第六PMOS管和第七PMOS管，其中，所述第六PMOS管的源极与所述第七PMOS管的栅极耦接并接收所述IO控制信号，所述第六PMOS管的栅极与所述第七PMOS管的漏极耦接并接收所述IO端口分压信号，所述第六PMOS管的漏极和衬底与所述第七PMOS管的衬底和源极耦接并输出所述访问控制信号。
11.如权利要求1所述访问控制信号产生电路，其特征在于，所述选高模块包括：第一PMOS管和第二PMOS管；
所述第一PMOS管的源极与所述第二PMOS管的栅极耦接且接收所述IO电源信号，所述第一PMOS管的栅极接收所述IO端口信号，所述第一PMOS管的漏极与衬底耦接且输出所述第二接口信号；
所述第二PMOS管的源极与衬底耦接且与所述第一PMOS管的漏极耦接，所述第二PMOS管的漏极与所述第一PMOS管的栅极耦接。
12.如权利要求1所述访问控制信号产生电路，其特征在于，还包括：与所述访问控制模块耦接的开关模块，其中，所述开关模块一端接地，另一端输出所述第一接口信号，其中，IO控制信号为逻辑高电平时，所述开关模块开启，所述第一接口信号为逻辑低电平。
13.如权利要求12所述访问控制信号产生电路，其特征在于，所述开关模块包括：相串联的第一NMOS管和第二NMOS管，其中，所述第一NMOS管的栅极用于接收所述IO电源信号，所述第一NMOS管的漏极输出所述第一接口信号；所述第二NMOS管的栅极接收所述IO控制信号，且所述第二NMOS管的漏极与所述第一NMOS管的源极耦接，所述第二NMOS管的源极、第二NMOS管的衬底以及第一NMOS管的衬底均接地。
14.一种IO电路，其特征在于，包括：
如权利要求1-13任一项所述的访问控制信号产生电路；
逻辑转换模块，所述逻辑转换模块用于接收输入Core信号和输入Core控制信号，并输出所述IO控制信号、内部上拉控制信号；
与所述访问控制信号产生电路耦接的内部上拉模块，所述内部上拉模块用于接收内部上拉控制信号、所述IO电源信号、IO端口信号、第一接口信号和第二接口信号，在所述输入Core信号为逻辑高电平时导通并上拉所述IO端口，在开漏模式下截止；
串联在外部电源与IO端口之间的外部上拉电阻，在开漏模式下通过所述外部上拉电阻上拉所述IO端口。
15.如权利要求14所述IO电路，其特征在于，所述内部上拉模块包括：第四PMOS管和第五PMOS管；
所述第四PMOS管的栅极接收所述内部上拉控制信号，源极用于接收所述IO电源信号，漏极与所述第五PMOS管的源极耦接；
所述第五PMOS管的栅极接收所述第一接口信号，漏极与所述IO端口耦接，且所述第五PMOS管的衬底以及所述第四PMOS管的衬底与所述第二接口信号耦接。
16.如权利要求15所述IO电路，其特征在于，所述逻辑转换模块还输出内部下拉控制信号；所述IO电路还包括：与所述内部上拉模块耦接且接收IO电源信号的内部下拉模块，在发送模式下，所述内部下拉模块基于所述内部下拉控制信号下拉所述IO端口。
17.如权利要求16所述IO电路，其特征在于，所述内部下拉模块包括：
相串联的第四NMOS管和第五NMOS管；
第四NMOS管的漏极与所述IO端口相连，栅极用于接收所述IO电源信号，源极与所述第五NMOS管的漏极耦接；
所述第五NMOS管的栅极用于接收所述内部下拉控制信号，漏极、衬底以及与所述第四NMOS管的衬底耦接并接地。
18.如权利要求14所述IO电路，其特征在于，所述IO电路还包括：与所述外部上拉电阻耦接的外部负载电容，所述外部负载电容一端与IO端口相连，另一端接地。
19.如权利要求14所述IO电路，其特征在于，所述逻辑转换模块包括：与所述访问控制信号产生电路耦接的内部电平翻转单元，所述内部电平翻转单元基于所述输入Core控制信号输出所述IO控制信号，且所述IO控制信号与所述输入Core控制信号具有相反的逻辑。
20.如权利要求16所述IO电路，其特征在于，所述输入Core控制信号为逻辑高电平时，所述内部上拉控制信号为逻辑高电平，所述内部下拉控制信号为逻辑低电平。
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