CN107425842A - Cmos输出电路 - Google Patents

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Abstract

一种CMOS输出电路，具有：第1PMOSFET；第1NMOSEFET；第1电位切换部，对将第1电位端与电源端连接或与输出端连接进行切换；第2电位切换部，对将第2电位端与接地端连接或与输出端连接进行切换；第1栅极切换部，对是否使第1PMOSFET的栅极与第1电位端短路进行切换；第2栅极切换部，对是否使第1NMOSFET的栅极与第2电位端短路进行切换；第1驱动器，根据第1输入信号来进行第1PMOSFET的栅极驱动；第2驱动器，根据第2输入信号来进行第1NMOSFET的栅极驱动；以及控制部，控制电路各部，在使第1PMOSFET与第1NMOSFET双方断开时，将第1电位端与电源端和输出端中电位高的一方连接，将第2电位端与接地端和输出端中电位低的一方连接，使第1PMOSFET的栅极与第1电位端短路，使第1NMOSFET的栅极与第2电位端短路。

Description

CMOS输出电路
技术领域
本发明涉及CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)输出电路。
背景技术
图14是表示CMOS输出电路的一现有例子的电路图。本现有例子的CMOS输出电路Z具有在电源端(VCC)与接地端(GND)之间串联连接的P沟道型MOS电场效应晶体管M1及N沟道型MOS电场效应晶体管M2，根据各自的接通/断开状态,来对在相互之间的连接节点出现的输出电压VOUT进行驱动。
例如，在接通晶体管M1并断开晶体管M2时，输出电压VOUT变为高电平(≈VCC)。另外，在断开晶体管M1并接通晶体管M2时，输出电压VOUT变为低电平(≈GND)。另外，在晶体管M1及M2均断开时，CMOS输出电路Z变为输出高阻抗状态。
此外，作为与本发明相关联的现有技术(反向电流防止技术)的一例，可以举出日本特开2006-228027号公报。
另外，在半导体装置中集成化的晶体管M1及M2中，分别附带有图示的体二极管BD1及BD2。另外，在现有的CMOS输出电路Z中，晶体管M1的背栅被连接至电源端，晶体管M2的背栅被连接至接地端。
因此，在体二极管BD1或者BD2变为正向偏压的动作条件下(例如，VCC＜VOUT或者VOUT＜GND)，即使将晶体管M1及M2都断开，经由体二极管BD1或者BD2仍可能产生不希望的输出电流IOUT(例如数mA)(参照图中的一点划线及二点划线)。
发明内容
本说明书中公开的发明鉴于本申请的发明者发现的上述课题，其目的在于提供一种可以防止或抑制不希望的输出电流的CMOS输出电路。
因此，本说明书中公开的CMOS输出电路的结构具有：第1PMOSFET，其源极连接至电源端，漏极连接至输出端，背栅连接至第1电位端；第1NMOSEFET，其漏极连接至所述输出端，源极连接至接地端，背栅连接至第2电位端；第1电位切换部，其对将所述第1电位端连接至所述电源端或者连接至所述输出端进行切换；第2电位切换部，其对将所述第2电位端连接至所述接地端或者连接至所述输出端进行切换；第1栅极切换部，其对是否将所述第1PMOSFET的栅极与所述第1电位端短路进行切换；第2栅极切换部，其对是否将所述第1NMOSFET的栅极与所述第2电位端短路进行切换；第1驱动器，其根据第1输入信号来进行所述第1PMOSFET的栅极驱动；第2驱动器，其根据第2输入信号来进行所述第1NMOSFET的栅极驱动；以及控制部，其控制电路各部，以便在将所述第1PMOSFET与所述第1NMOSFET双方断开时，将所述第1电位端与所述电源端和所述输出端之中电位高的一方相连接，将所述第2电位端与所述接地端和所述输出端之中电位低的一方相连接，将所述第1PMOSFET的栅极与所述第1电位端短路，将所述第1NMOSFET的栅极与所述第2电位端短路。
此外，本发明的其他特征、要素、步骤、优点以及特性，通过后续的最优方式的详细说明和与其相关的附图，变得更加清楚。
附图说明
图1是表示CMOS输出电路的整体结构的框图。
图2是表示CMOS输出电路的第1实施方式的电路图。
图3是表示CMOS输出电路的输入输出状态的真值表。
图4是表示在第1条件下的CMOS输出电路的动作状态的电路图。
图5是表示在第2条件下的CMOS输出电路的动作状态的电路图。
图6是表示在第3条件下的CMOS输出电路的动作状态的电路图。
图7是表示在第4条件下的CMOS输出电路的动作状态的电路图。
图8是表示在第5条件下的CMOS输出电路的动作状态的电路图。
图9是表示在第6条件下的CMOS输出电路的动作状态的电路图。
图10是输出电压与输出电流的相关图。
图11是示意性表示半导体装置的纵向构造的纵截面图。
图12是表示CMOS输出电路的第2实施方式的电路图。
图13是表示USB通信系统的整体结构的框图。
图14是表示CMOS输出电路的一现有例子的电路图。
具体实施方式
＜CMOS输出电路＞
图1是表示CMOS输出电路的整体结构的框图。本图的CMOS输出电路100具有：P沟道型MOS电场效应晶体管P1、N沟道型MOS电场效应晶体管N1、第1电位切换部110、第2电位切换部120、第1栅极切换部130、第2栅极切换部140、第1驱动器150、第2驱动器160、第1电位固定部160、第2电位固定部180以及控制部190。
晶体管P1相当于CMOS输出级的上侧开关。若对其连接关系进行说明，则晶体管P1的源极连接至电源端(＝电源电压VCC的施加端)。晶体管P1的漏极连接至输出端(＝输出电压VOUT的施加端)。晶体管P1的栅极连接至第1驱动器150的输出端(＝栅极电压VGP1的施加端)。晶体管P1的背栅连接至第1电位端(＝第1电压FNW的施加端)，而不是电源端(VCC)。此外，在晶体管P1的漏极-背栅之间沿图示的方向附带有体二极管D1。另外，在晶体管P1的栅极-漏极之间附带有图示的栅极电容C1。
晶体管N1相当于CMOS输出级的下侧开关。若对其连接关系进行说明，则晶体管N1的漏极连接至输出端(VOUT)。晶体管N1的源极连接至接地端(＝接地电压GND的施加端)。晶体管N1的栅极连接至第2驱动器160的输出端(＝栅极电压VGN1的施加端)。晶体管N1的背栅连接至第2电位端(＝第2电压FPW的施加端)，而不是接地端(GND)。此外，在晶体管N1的漏极-背栅之间，沿图示的方向附带有体二极管D2。另外，在晶体管N1的栅极-漏极之间附带有图示的栅极电容C2。
第1电位切换部110对将第1电位端(FNW)连接至电源端(VCC)、或者连接至输出端(VOUT)进行切换。
第2电位切换部120对将第2电位端(FPW)连接至接地端(GND)、或者连接至输出端(VOUT)进行切换。
第1栅极切换部130对是否使晶体管P1的栅极与第1电位端(FNW)短路进行切换。
第2栅极切换部140对是否使晶体管N1的栅极与第2电位端(FPW)短路进行切换。
第1驱动器150被连接至第1电位端(FNW)与接地端(GND)之间，根据输入信号INP来进行晶体管P1的栅极驱动。
第2驱动器160被连接至电源端(VCC)与第2电位端(FPW)之间，根据输入信号INN来进行晶体管N1的栅极驱动。
第1电位固定部170将第1电位端(FNW)上拉至电源端(VCC)，以使得第1电位端(FNW)不会变为不稳定电位。
第2电位固定部180将第2电位端(FPW)下拉至接地端(GND)，以使得第2电位端(FPW)不会变为不稳定电位。
控制部190在使晶体管P1及N1双方断开时，即，在将CMOS输出电路100设为输出高阻抗状态时，控制电路各部110～180，使得晶体管P1或者N1不会流过不希望的输出电流IOUT。若具体说明，则通过第1电位切换部110将第1电位端(FNW)连接至电源端(VCC)与输出端(VOUT)之中电位高的一方，通过第2电位切换部120将第2电位端(FPW)连接至接地端(GND)与输出端(VOUT)之中电位低的一方。另外，通过第1栅极切换部130使晶体管P1的栅极与第1电位端(FNW)短路，通过第2栅极切换部140使晶体管N1的栅极与第2电位端(FPW)短路。
下面，一边以CMOS输出电路100的具体电路结构举例，一边对其动作和作用/效果详细说明。
＜第1实施方式＞
图2是表示CMOS输出电路100的第1实施方式的电路图。本实施方式的CMOS输出电路100除了先前出现的晶体管P1及N1，作为构成电路各部110～190的要素，具有P沟道型MOS电场效应晶体管P2～P18、N沟道型MOS电场效应晶体管N2～N18、电阻R1～R8、电流源CS1及CS2、外部端子T1、或非运算器NOR1、与非运算器NAND1以及反相器INV1。
晶体管P10的源极与电源端(VCC)连接。晶体管P10的漏极及背栅与第1电位端(FNW)连接。晶体管P11的源极与输出端(VOUT)连接。晶体管P11的漏极及背栅与第1电位端(FNW)连接。晶体管P11的栅极与电源端(VCC)连接。这样连接的晶体管P10及P11作为第1电位切换部110来发挥作用。
晶体管N10的源极与接地端(GND)连接。晶体管N10的漏极及背栅与第2电位端(FPW)连接。晶体管N11的源极与输出端(VOUT)连接。晶体管N11的漏极及背栅与第2电位端(FPW)连接。晶体管N11的栅极与接地端(GND)连接。这样连接的晶体管N10及N11作为第2电位切换部120来发挥作用。
晶体管P13的源极与输出端(VOUT)连接。晶体管P13的漏极与晶体管P1的栅极(VGP1)连接。晶体管P13的栅极与电源端(VCC)连接。晶体管P13的背栅与第1电位端(FNW)连接。晶体管P15的源极及背栅与第1电位端(FNW)连接。晶体管P15的漏极与晶体管P1的栅极(VGP1)连接。晶体管P15的栅极与使能信号EN的施加端连接。这样连接的晶体管P13及P15作为第1栅极切换部130来发挥作用。此外，晶体管P15相当于用于使晶体管P1的栅极(VGP1)与第1电位端(FNW)之间短路的第1开关，晶体管P13相当于用于使晶体管P1的栅极(VGP1)与输出端(VOUT)之间短路的第2开关。
晶体管N13的源极与输出端(VOUT)连接。晶体管N13的漏极与晶体管N1的栅极(VGN1)连接。晶体管N13的栅极与接地端(GND)连接。晶体管N13的背栅与第2电位端(FPW)连接。晶体管N15的源极及背栅与第2电位端(FPW)连接。晶体管N15的漏极与晶体管N1的栅极(VGN1)连接。晶体管N15的栅极与反转使能信号ENB(＝使能信号EN的逻辑反转信号)的施加端连接。这样连接的晶体管N13及N15作为第2栅极切换部140来发挥作用。此外，晶体管N15相当于使晶体管N1的栅极(VGN1)与第2电位端(FPW)之间短路的第3开关，晶体管N13相当于使晶体管N1的栅极(VGN1)与输出端(VOUT)之间短路的第4开关。
晶体管P2的源极与电源端(VCC)连接。晶体管P2的漏极与晶体管P1的栅极(VGP1)与连接。晶体管P2的背栅与第1电位端(FNW)连接。
晶体管P3的源极及背栅与第1电位端(FNW)连接。晶体管P3的漏极与晶体管P2的栅极(＝栅极电压VGP2的施加端)连接。
晶体管N4的源极和背栅、以及晶体管N5的源极和背栅与接地端(GND)连接。晶体管N4的漏极与晶体管P1的栅极(VGP1)连接。晶体管N4的栅极和晶体管N5的栅极与晶体管N5的漏极连接。电流源CS1被连接至晶体管N5的漏极与电源端(VCC)之间。
晶体管N6的源极及背栅与接地端(GND)连接。晶体管N6的漏极与晶体管P2的栅极(VGP2)连接。晶体管N6的栅极与晶体管P3的栅极均连接至或非运算器NOR1的输出端(＝栅极电压VGP3的施加端)。
或非运算器NOR1的第1输入端与第1控制信号INP的施加端连接。或非运算器NOR1的第2输入端与反转使能信号ENB的施加端连接。或非运算器NOR1的输出端与晶体管P3及N6的栅极连接。或非运算器NOR1的上侧电源端与电源端(VCC)连接。或非运算器NOR1的下侧电源端与接地端(GND)连接。
晶体管N18的漏极与晶体管N5的漏极连接。晶体管N18的源极及背栅与接地端(GND)连接。晶体管N18的栅极与反转使能信号ENB的施加端连接。
这样连接的晶体管P2及P3、晶体管N4～N6及N18、电流源CS1以及或非运算器NOR1作为第1驱动器150来发挥作用。
晶体管N2的源极与接地端(GND)连接。晶体管N2的漏极与晶体管N1的栅极(VGN1)连接。晶体管N2的背栅与第2电位端(FPW)连接。
晶体管N3的源极及背栅与第2电位端(FPW)连接。晶体管N3的漏极与晶体管N2的栅极(＝栅极电压VGN2的施加端)连接。
晶体管P4的源极和背栅、以及晶体管P5的源极及背栅与电源端(VCC)连接。晶体管P4的漏极与晶体管N1的栅极(VGN1)连接。晶体管P4的栅极和晶体管P5的栅极与晶体管P5的漏极连接。电流源CS2被连接至晶体管P5的漏极与接地端(GND)之间。
晶体管P6的源极及背栅与电源端(VCC)连接。晶体管P6的漏极与晶体管N2的栅极(VGN2)连接。晶体管P6的栅极与晶体管N3的栅极均连接至与非运算器NAND1的输出端(＝栅极电压VGN3的施加端)。
与非运算器NAND1的第1输入端与第2控制信号INN的施加端连接。与非运算器NAND1的第2输入端与使能信号EN的施加端连接。与非运算器NAND1的输出端与晶体管N3及P6的栅极连接。与非运算器NAND1的上侧电源端与电源端(VCC)连接。与非运算器NAND1的下侧电源端与接地端(GND)连接。
晶体管P18的漏极与晶体管P5的漏极连接。晶体管P18的源极及背栅与电源端(GND)连接。晶体管P18的栅极与使能信号EN的施加端连接。
这样连接的晶体管N2及N3、晶体管P4～P6及P18、电流源CS2以及与非运算器NAND1作为第2驱动器160来发挥作用。
晶体管P12及P14各自的源极与电源端(VCC)连接。晶体管P12及P14各自的背栅与第1电位端(FNW)连接。晶体管P12的漏极与电阻R3及R5各自的第1端相连接。电阻R3的第2端与第1电位端(FNW)连接。晶体管P12的栅极与电阻R5的第2端和晶体管N16的漏极相连接。晶体管N16的源极与接地端(GND)连接。晶体管N16的栅极与晶体管P14的漏极和电阻R7的第1端相连接。电阻R7的第2端与接地端(GND)连接。晶体管N16的背栅与第2电位端(FPW)连接。晶体管P14的栅极与反转高阻抗控制信号HIZB(＝高阻抗控制信号HIZ的逻辑反转信号)的施加端连接。这样连接的晶体管P12及P14、晶体管N16以及电阻R3、R5、R7作为第1电位固定部160来发挥作用。电阻R3相当于用于限制流过第1电位端(FNW)与电源端(VCC)之间的电流的限流电阻。
晶体管N12及N14各自的源极与接地端(GND)连接。晶体管N12及N14各自的背栅与第2电位端(FPW)连接。晶体管N12的漏极与电阻R4及R6各自的第1端连接。电阻R4的第2端与第2电位端(FPW)连接。晶体管N12的栅极与电阻R6的第2端和晶体管P16的漏极连接。晶体管P16的源极与电源端(VCC)连接。晶体管P16的栅极与晶体管N14的漏极和电阻R8的第1端连接。电阻R8的第2端与电源端(VCC)连接。晶体管P16的背栅与第1电位端(FNW)连接。晶体管N14的栅极与高阻抗控制信号HIZB的施加端连接。这样连接的晶体管N12及N14、晶体管P16以及电阻R4、R6、R8作为第2电位固定部180来发挥作用。电阻R4相当于用于限制流过第2电位端(FPW)与接地端(GND)之间的电流的限流电阻。
晶体管P7的栅极与用于接受高阻抗控制信号HIZ的输入的外部端子T1连接。晶体管P7的源极及背栅与电源端(VCC)连接。晶体管P7的漏极作为使能信号EN的输出端，与晶体管N8的栅极和电阻R1的第1端连接。晶体管N8的源极与接地端(GND)连接。晶体管N8和N16、以及晶体管P9各自的漏极与晶体管P10的栅极(＝栅极电压GPM的施加端)连接。晶体管N17的栅极与接地端(GND)连接。晶体管N8的背栅、晶体管N17的源极和背栅、以及电阻R1的第2端与晶体管N11的背栅连接。晶体管P9的栅极与电源端(VCC)连接。晶体管P9的源极与输出端(VOUT)连接。晶体管P9的背栅与第1电位端(FNW)连接。
反相器INV1的输入端与外部端子T1(HIZ)连接。反相器INV1的输出端作为反转高阻抗控制信号HIZB的输出端，与晶体管N7的栅极连接。此外，虽然在本图并未明示，但是反相器INV1的上侧电源端与电源端(VCC)连接。另外，反相器INV1的下侧电源端与接地端(GND)连接。晶体管N7的源极及背栅与接地端(GND)连接。晶体管N7的漏极作为反转使能信号ENB的输出端，与晶体管P8的栅极和电阻R2的第1端连接。晶体管P8的源极与电源端(VCC)连接。晶体管P8及P16、以及晶体管N9各自的漏极与晶体管N10的栅极(＝栅极电压GNM的施加端)连接。晶体管P16的栅极与电源端(VCC)连接。晶体管P8的背栅、晶体管P17的源极及背栅、以及电阻R2的第2端，与晶体管P11的背栅连接。晶体管N9的栅极与接地端(GND)连接。晶体管N9的源极与输出端(VOUT)连接。晶体管N9的背栅与第2电位端(FPW)连接。
这样连接的晶体管P7～P9及P17、晶体管N7～N9及N17、电阻R1及R2、反相器INV1、以及外部端子T1作为控制部190来发挥作用，并根据高阻抗控制信号HIZ来控制CMOS输出电路100的各部。
图3是表示CMOS输出电路100的输入输出状态的真值表，示出了输入信号INP和INN、以及高阻抗控制信号HIZ、输出电压VOUT的相关关系。
在HIZ＝L时，根据输入信号INP及INN各自的逻辑电平来控制CMOS输出电路100的输出状态。例如，在INP＝INN＝L时变为VOUT＝L，在INP＝INN＝H时变为VOUT＝H。另外，在INP＝L、INN＝H时，CMOS输出电路100变为输出高阻抗状态。此外，针对INP＝H、INN＝L的组合，为了防止晶体管P1及N1同时接通而禁止输入。
另一方面，在HIZ＝H时，CMOS输出电路100变为输出高阻抗状态。而不是取决于输入信号INP及INN各自的逻辑电平。尤其是，在HIZ＝H时，与INP＝L、INN＝H、HIZ＝L时不同，防止或抑制输出高阻抗状态下的不希望的输出电流IOUT。
下面，对于各种条件下的CMOS输出电路100的动作状态，一边举出具体例子一边详细说明。
图4是表示第1条件下(VCC＝3V、GND＝0V、HIZ＝0V、GND≤VOUT≤VCC)的CMOS输出电路100的动作状态的电路图。上述第1条件相当于在图3的真值表中，HIZ＝L的情况。
首先，着眼于控制部190来进行说明。在HIZ＝0V时，接通晶体管P7，变为EN＝3V(＝VCC)，因此晶体管N8接通。另外，在上述第1条件下，晶体管P9及N17断开。因此，变为GPM＝0V(＝GND)。另外，在HIZ＝0V时，变为HIZB＝3V(＝VCC)，接通晶体管N7，变为ENB＝0V(＝GND)，因此晶体管P8接通。另外，在上述第1条件下，晶体管N9及P17均断开。因此，变为GNM＝3V(＝VCC)。
接着，着眼于第1电位切换部110来进行说明。在GPM＝0V(＝GND)时，晶体管P10接通。另一方面，在上述第1条件下，晶体管P11断开。因此，变为FNW＝3V(＝VCC)。即，晶体管P1的背栅经由晶体管P10连接至电源端(VCC)。
接着，着眼于第2电位切换部120来进行说明。在GNM＝3V(＝VCC)时，晶体管N10接通。另一方面，在上述第1条件下，晶体管N11断开。因此，变为FPW＝0V(＝GND)。即，晶体管N1的背栅经由晶体管N10连接至接地端(GND)。
接着，着眼于第1栅极切换部130来进行说明。在EN＝3V(＝VCC)时，晶体管P15断开。另外，在上述第1条件下，晶体管P13也断开。因此，第1栅极切换部130成为停止了其动作的状态(＝不对晶体管P1的栅极(VGP1)造成任何影响的状态)。
接着，着眼于第2栅极切换部140来进行说明。在ENB＝0V(＝GND)时，晶体管N15断开。另外，在上述第1条件下，晶体管N13也断开。因此，第2栅极切换部140成为停止了其动作的状态(＝不对晶体管N1的栅极(VGN1)造成任何影响的状态)。
接着，着眼于第1驱动器150来进行说明。在ENB＝0V(＝GND)时，变为或非运算器NOR1输出反转输入信号INPB(＝输入信号INP的逻辑反转信号)的状态，因此VGP3＝INPB。另外，在ENB＝0V(＝GND)时，晶体管N18断开。因此，由晶体管N4及N5构成的电流镜变得有效，而且，电流源CS1的栅极电压VGP1的压摆率调整功能变得有效。
接着，着眼于第2驱动器160来进行说明。在EN＝3V(＝VCC)时，变为与非运算器NAND1输出反转输入信号INNB(＝输入信号INN的逻辑反转信号)的状态，因此VGN3＝INNB。另外，在EN＝3V(＝VCC)时，晶体管P18断开。因此，由晶体管P4及P5构成的电流镜变得有效，而且，电流源CS2的栅极电压VGN1的压摆率调整功能变得有效。
接着，着眼于第1电位固定部170来进行说明。在HIZB＝3V(＝VCC)时，晶体管P14断开，因此晶体管N16断开，进而晶体管P12断开。其结果是，第1电位固定部170成为停止了其动作的状态(＝不对第1电位端(FNW)造成任何影响的状态)。
接着，着眼于第2电位固定部180来进行说明。在HIZ＝0V(＝GND)时，晶体管N14断开，因此晶体管P16断开，进而晶体管N12断开。其结果是，第2电位固定部180成为停止了其动作的状态(＝不对第2电位端(FPW)造成任何影响的状态)。
这样，在上述第1条件下，CMOS输出电路100成为与过去等价的电路结构。因此，CMOS输出电路100的输出状态根据输入信号INP及INN各自的逻辑电平而被控制。
例如，由于在INP＝INN＝L时VGP3＝VGN3＝H，因此晶体管N6及N3接通，晶体管P3及P6断开。此时，由于VGP2＝VGN2＝0V，因此晶体管P2接通且晶体管N2断开。因此，由于VGP1＝VGN1＝3V(＝VCC)，因此晶体管P1断开且晶体管N1接通。其结果是，VOUT＝0V(＝GND)(参照图3的INP＝L、INN＝L、VOUT＝L)。
另一方面，在INP＝INN＝H时，由于变为VGP3＝VGN3＝L，因此晶体管N6及N3断开，晶体管P3及P6接通。此时，由于变为VGP2＝VGN2＝3V，因此晶体管P2断开且晶体管N2接通。因此，由于变为VGP1＝VGN1＝0V(＝GND)，因此晶体管P1接通且晶体管N1断开。其结果是，VOUT＝3V(＝VCC)(参照图3的INP＝H、INN＝H、VOUT＝H)。
另外，在INP＝L、INN＝H时，变为VGP3＝H、VGN3＝L，因此晶体管N6及P6接通，且晶体管P3及N3断开。此时由于，变为VGP2＝0V(＝GND)、VGN2＝3V(＝VCC)，因此晶体管P2及N2均接通。因此，由于变为VGP1＝3V(＝VCC)、VGN1＝0V(＝GND)，因此晶体管P1及N1均断开。其结果是，CMOS输出电路100变为输出高阻抗状态(参照图3的INP＝L、INN＝H、VOUT＝HiZ)。
此外，在HIZ＝L时，如上所述，CMOS输出电路100成为与过去等价的电路结构。因此在不满足GND≤VOUT≤VCC的条件时，即使CMOS输出电路100为输出高阻抗状态，仍有可能产生不希望的输出电流IOUT。
例如，在VCC＜VOUT时，输出电流IOUT可能在从输出端(VOUT)经由体二极管D1和晶体管P10到达电源端(VCC)的电流路径中流过。另外，在VOUT＜GND时，输出电流IOUT可能在从接地端(GND)经由晶体管N10和体二极管D2到达输出端(VOUT)的电流路径中流过。
有鉴于此，在将CMOS输出电路100设为输出高阻抗状态时，优选HIZ＝H。下面，对其理由，一边举出具体例一边详细说明。
图5是表示第2条件下(VCC＝3V、GND＝0V、HIZ＝3V、VOUT＝5V)的CMOS输出电路100的动作状态的电路图。上述第2条件相当于图3的真值表中，HIZ＝H时的一例(VCC＜VOUT)。
首先，着眼于控制部190来进行说明。在HIZ＝3V时，晶体管P7断开。此时，经由电阻R1的下拉路径，变为EN＝0V(＝FPW＝GND)，因此晶体管N8断开。另外，在上述第2条件下，晶体管P9接通且晶体管N17断开。其结果是，变为GPM＝5V(＝VOUT)。另外，在HIZ＝3V时，变为HIZB＝0V(＝GND)，晶体管N7断开。此时，经由电阻R2的上拉路径，变为ENB＝5V(＝FNW＝VOUT)，因此晶体管P8断开。另外，在上述第2条件下，晶体管N9断开且晶体管P17接通。其结果是，变为GNM＝5V(＝FNW＝VOUT)。
接着，着眼于第1电位切换部110来进行说明。在GPM＝5V(＝VOUT)时，晶体管P10断开。另一方面，在上述第2条件下，晶体管P11接通。因此，变为FNW＝5V(＝VOUT)。即，晶体管P1的背栅经由晶体管P11被连接至输出端(VOUT)。
接着，着眼于第2电位切换部120来进行说明。在GNM＝5V(＝FNW＝VOUT)时，晶体管N10接通。另一方面，在上述第2条件下，晶体管N11断开。因此，变为FPW＝0V(＝GND)。也就是说，晶体管N1的背栅经由晶体管N10被连接至接地端(GND)。
接着，着眼于第1栅极切换部130来进行说明。在EN＝0V(＝FPW＝GND)时，晶体管P15接通。另外，在上述第2条件下，晶体管P13也接通。因此，形成第1栅极切换部130使晶体管P1的栅极(VGP1)与第1电位端(FNW)和输出端(VOUT)分别短路的状态。其结果是，由于变为VGP1＝5V(＝FNW＝VOUT)，因此晶体管P1断开。
接着，着眼于第2栅极切换部140来进行说明。在ENB＝5V(＝FNW＝VOUT)时，晶体管N15接通。另一方面，在上述第2条件下，晶体管N13断开。因此，形成第2栅极切换部140使晶体管N1的栅极(VGN1)与第2电位端(FPW)短路的状态。其结果是，由于变为VGN1＝0V(＝FPW＝GND)，因此晶体管N1断开。
接着，着眼于第1驱动器150来进行说明。在ENB＝5V(＝FNW＝VOUT)时，由于或非运算器NOR1成为不依赖于输入信号INP而是始终输出低电平的状态，因此变为VGP3＝0V(＝GND)。此时，由于晶体管P3接通且晶体管N6断开，因此变为VGP2＝5V(＝FNW＝VOUT)。其结果是，晶体管P2断开。另外，在ENB＝5V(＝FNW＝VOUT)时，晶体管N18接通。因此，晶体管N4及N5断开，电流源CS1的栅极电压VGP1的压摆率调整功能变为无效。这样，在
ENB＝5V(＝FNW＝VOUT)时，第1驱动器150成为停止了其动作的状态(＝不对晶体管P1的栅极(VGP1)造成任何影响的状态)。
接着，着眼于第2驱动器160来进行说明。在EN＝0V(＝FPW＝GND)时，由于与非运算器NAND1成为不依赖于输入信号INN而是始终输出高电平的状态，因此变为VGN3＝3V(＝VCC)。此时，由于晶体管N3接通且晶体管P6断开，因此变为VGN2＝0V(＝FPW＝GND)。其结果是，晶体管N2断开。另外，在EN＝0V(＝FPW＝GND)时，晶体管P18接通。因此，晶体管P4及P5断开，电流源CS2的栅极电压VGN1的压摆率调整功能变为无效。这样，在EN＝0V(＝FPW＝GND)时，第2驱动器160成为停止了其动作的状态(＝不对晶体管N1的栅极(VGN1)造成任何影响的状态)。
接着，着眼于第1电位固定部170来进行说明。在HIZB＝0V(＝GND)时，由于晶体管P14接通，因此晶体管N16接通，进而晶体管P12断开。其结果是，第1电位固定部170成为经由电阻R3和晶体管P12，使第1电位端(FNW)与电源端(VCC)之间导通的状态。但是，在上述第2条件下，由于经由更低阻抗的晶体管P11使第1电位端(FNW)与输出端(VOUT)之间导通，因此第1电位固定部170成为几乎不对第1电位端(FNW)造成影响的状态。
接着，着眼于第2电位固定部180来进行说明。在HIZ＝3V(＝VCC)时，由于晶体管N14接通，因此晶体管P16接通，进而晶体管N12断开。其结果是，第2电位固定部180成为经由电阻R4和晶体管N12使第2电位端(FPW)与接地端(GND)之间导通的状态。但是，在上述第2条件下，由于经由更低阻抗的晶体管N10使第2电位端(FPW)与接地端(GND)之间导通，因此第2电位固定部180成为几乎不对第2电位端(FPW)造成影响的状态。
这样，在上述第2条件下，相当于晶体管P1的背栅的第1电位端(FNW)的连接目标从电源端(VCC)被切换为系统的最高电位点即输出端(VOUT)。因此，与先前的图4不同，由于经由体二极管D1的电流路径(VOUT→D1→P10→VCC)被切断，因此不会在该电流路径中流过不希望的输出电流IOUT。
另外，在上述第2条件下，变为VGP1＝VOUT，因此晶体管P1也不会误接通。因此，在经由晶体管P1的电流路径(VOUT→P1→VCC)中也不会流过不希望的输出电流IOUT。
另外，晶体管P3的源极被连接至第1电位端(FNW)而不是电源端(VCC)，在上述第2条件下，变为VGP2＝VGP1(＝VOUT)，因此晶体管P2也不会误接通。因此，在经由晶体管P2的电流路径(例如VOUT→P13→P2→VCC)中也不会流过不希望的输出电流IOUT。
此外，随着导入第1电位固定部170，在上述第2条件下，如图中的一点划线所示，在经由电阻R3的电流路径(VOUT→P11或D1→R3→P12→VCC、或者VOUT→P13→P15→R3→P12→VCC)中流过不希望的输出电流IOUT。但是，通过将电阻R3设置为足够高的电阻值(数MΩ)，可以将流过该电流路径的输出电流IOUT抑制为比过去小的电流值(数μA)。
图6是表示在第3条件下(VCC＝0V、GND＝0V、HIZ＝0V、VOUT＝5V)的CMOS输出电路100的动作状态的电路图。此外，上述第3条件相当于在电源未接通时(VCC＝0V)施加了正的输出电压VOUT(＝5V)的状态。下面，一边参照本图，一边对晶体管P17的导入意义进行详细说明。
在电源未接通时，晶体管N7、晶体管P8、以及晶体管N9均断开。因此，若未设置晶体管P17，则晶体管N10的栅极电压GNM变得不稳定。另外，在电源未接通时，第2电位固定部180也变为动作停止状态。因此，若晶体管N10断开，则第2电位端(FPW)处于浮动状态。
若第2电位端(FPW)处于浮动状态，则晶体管N1的栅极(VGN1)也处于浮动状态，因此无法保证使晶体管N1可靠断开。万一，晶体管N1误接通，则将在经由晶体管N1的电流路径(VOUT→N1→GND)中流过过大的输出电流IOUT，因此有可能引起CMOS输出电路100的异常发热或损坏等。
另一方面，如果是具有晶体管P17的结构，则在上述第3条件下，晶体管P17接通，变为GNM＝VOUT，因此晶体管N10接通。因此，由于变为FPW＝GND，因此可以可靠断开晶体管N1。
此外，晶体管P17只是电源未接通时的输出漏泄防止单元，不会对电源接通后的控制部190的动作造成任何影响。
图7是表示在第4条件下(VCC＝3V、GND＝0V、HIZ＝3V、VOUT＝-2V)的CMOS输出电路100的动作状态的电路图。上述第4条件相当于图3的真值表中，HIZ＝H时的一例(VOUT＜GND)。
首先，着眼于控制部190来进行说明。在HIZ＝3V时，晶体管P7断开。此时，由于经由电阻R1的下拉路径变为EN＝-2V(＝FPW＝VOUT)，因此晶体管N8断开。另外，在上述第4条件下，晶体管P9断开，晶体管N17接通。其结果是，变为GPM＝-2V(＝FPW＝VOUT)。另外，在HIZ＝3V时，变为HIZB＝0V(＝GND)，晶体管N7断开。此时，由于经由电阻R2的上拉路径，变为ENB＝3V(＝FNW＝VCC)，因此晶体管P8断开。另外，在上述第4条件下，晶体管N9接通且晶体管P17断开。其结果是，变为GNM＝-2V(＝VOUT)。
接着，着眼于第1电位切换部110来进行说明。在GPM＝-2V(＝FPW＝VOUT)时，晶体管P10接通。另一方面，在上述第4条件下，晶体管P11断开。因此，变为FNW＝3V(＝VCC)。即，晶体管P1的背栅经由晶体管P10，与电源端(VCC)连接。
接着，着眼于第2电位切换部120来进行说明。在GNM＝-2V(＝VOUT)时，晶体管N10断开。另一方面，在上述第4条件下，晶体管N11接通。因此，变为FPW＝-2V(＝VOUT)。即，晶体管N1的背栅经由晶体管N11，与输出端(VOUT)连接。
接着，着眼于第1栅极切换部130来进行说明。在EN＝-2V(＝FPW＝VOUT)时，晶体管P15接通。另一方面，在上述第4条件下，晶体管P13断开。因此，变为第1栅极切换部130使晶体管P1的栅极(VGP1)与第1电位端(FNW)短路的状态。其结果是，由于变为VGP1＝3V(＝FNW＝VCC)，因此晶体管P1断开。
接着，着眼于第2栅极切换部140来进行说明。在ENB＝3V(＝FNW＝VCC)时，晶体管N15接通。另外，在上述第4条件下，晶体管N13也接通。因此，变为第2栅极切换部140使晶体管N1的栅极(VGN1)与第2电位端(FPW)和输出端(VOUT)分别短路的状态。其结果是，由于变为VGN1＝-2V(＝FPW＝VOUT)，因此晶体管N1断开。
接着，着眼于第1驱动器150来进行说明。在ENB＝3V(＝FNW＝VCC)时，由于或非运算器NOR1成为不依赖于输入信号INP而是始终输出低电平的状态，因此变为VGP3＝0V(＝GND)。此时，由于晶体管P3接通且晶体管N6断开，因此VGP2＝3V(＝FNW＝VCC)。其结果是，晶体管P2断开。另外，在ENB＝3V(＝FNW＝VCC)时，晶体管N18接通。因此，晶体管N4及N5断开，电流源CS1的栅极电压VGP1的压摆率调整功能变为无效。这样，在ENB＝3V(＝FNW＝VCC)时，成为第1驱动器150停止了其动作的状态。
接着，着眼于第2驱动器160来进行说明。在EN＝-2V(＝FPW＝VOUT)时，由于与非运算器NAND1成为不依赖于输入信号INN而是始终输出高电平的状态，因此变为VGN3＝3V(＝VCC)。此时，由于晶体管N3接通且晶体管P6断开，因此变为VGN2＝-2V(＝FPW＝VOUT)。其结果是，晶体管N2断开。另外，在EN＝-2V(＝FPW＝VOUT)时，晶体管P18接通。因此，晶体管P4及P5断开，电流源CS2的栅极电压VGN1的压摆率调整功能变为无效。这样，在EN＝-2V(＝FPW＝VOUT)时，第2驱动器160成为停止了其动作的状态。
接着，着眼于第1电位固定部170来进行说明。在HIZB＝0V(＝GND)时，由于晶体管P14接通，因此晶体管N16接通，进而晶体管P12断开。其结果是，第1电位固定部170成为经由电阻R3和晶体管P12使第1电位端(FNW)与电源端(VCC)之间导通的状态。但是，在上述第4条件下，由于经由更低阻抗的晶体管P10使第1电位端(FNW)与电源端(VCC)之间导通，因此第1电位固定部170成为几乎不对第1电位端(FNW)造成影响的状态。
接着，着眼于第2电位固定部180来进行说明。在HIZ＝3V(＝VCC)时，由于晶体管N14接通，因此晶体管P16接通，进而晶体管N12断开。其结果是，第2电位固定部180成为经由电阻R4和晶体管N12使第2电位端(FPW)与接地端(GND)之间导通的状态。但是，在上述第4条件下，由于经由更低阻抗的晶体管N11使第2电位端(FPW)与输出端(VOUT)之间导通，因此第2电位固定部180成为几乎不对第2电位端(FPW)造成影响的状态。
这样，在上述第4条件下，相当于晶体管N1的背栅的第2电位端(FPW)的连接目标从接地端(GND)被切换为系统的最低电位点即输出端(VOUT)。因此，与先前的图4不同，由于经由体二极管D2的电流路径(GND→N10→D2→VOUT)被切断，因此不会在该电流路径中流过不希望的输出电流IOUT。
另外，在上述第4条件下，由于变为VGN1＝VOUT，因此晶体管N1也不会误接通。因此，在经由晶体管N1的电流路径(GND→N1→VOUT)中也不会流过不希望的输出电流IOUT。
另外，晶体管N3的源极被连接至第2电位端(FPW)而不是接地端(GND)，在上述第4条件下，由于变为VGN2＝VGN1(＝VOUT)，因此晶体管N2也不会误接通。因此，也不会在经由晶体管N2的电流路径(例如GND→N2→N13→VOUT)中流过不希望的输出电流IOUT。
此外，随着第2电位固定部180的导入，在上述第4条件下，如图中的一点划线所示，将在经由电阻R4的电流路径(GND→N12→R4→N11或D2→VOUT、或者GND→N12→R4→N15→N13→VOUT)中流过不希望的输出电流IOUT。但是，通过将电阻R4设置为足够高的电阻值(数MΩ)，可以将流过该电流路径的输出电流IOUT抑制为比过去小的电流值(数μA)。
图8是表示第5条件下(VCC＝0V、GND＝0V、HIZ＝0V、VOUT＝-2V)的CMOS输出电路100的动作状态的电路图。此外，上述第5条件相当于在电源未接通时(VCC＝0V)施加负的输出电压VOUT(＝-2V)的状态。下面，一边参照本图一边对晶体管N17的导入意义，进行详细说明。
在电源未接通时，晶体管P7、晶体管N8以及晶体管P9均断开。因此，若未设置晶体管N17，则晶体管P10的栅极电压GPM变得不稳定。另外，在电源未接通时，第1电位固定部170也变为动作停止状态。因此，若晶体管P10断开，则第1电位端(FNW)变为浮动状态。
若第1电位端(FNW)变为浮动状态，则晶体管P1的栅极(VGP1)也将变为浮动状态，因此无法保证将晶体管P1可靠断开。万一，若晶体管P1误接通，则在经由晶体管P1的电流路径(VCC→P1→VOUT)中流过过大的输出电流IOUT，因此有可能引起CMOS输出电路100的异常发热或损坏等。
另一方面，如果是具有晶体管N17的结构，则在上述第5条件下，晶体管N17接通，变为GPM＝VOUT，因此晶体管P10接通。因此，由于变为FNW＝VCC，从而可以将晶体管P1可靠断开。
此外，晶体管N17只是电源未接通时的输出漏泄防止单元，不会对电源接通后的控制部190的动作造成任何影响。
图9是表示第6条件下(VCC＝3V、GND＝0V、HIZ＝3V、VOUT＝1.5V)的CMOS输出电路100的动作状态的电路图。此外，上述第6条件相当于图3的真值表中HIZ＝H时的一例(GND≤VOUT≤VCC)。
首先，着眼于控制部190来进行说明。在HIZ＝3V时，晶体管P7断开。此时，由于经由电阻R1的下拉路径变为EN＝0V(＝FPW＝GND)，因此晶体管N8断开。另外，在上述第6条件下，晶体管P9及N17也断开。其结果是，晶体管P10的栅极(GPM)变为浮动状态。另外，在HIZ＝3V时，变为HIZB＝0V(＝GND)，晶体管N7断开。此时，由于经由电阻R2的上拉路径，变为ENB＝3V(＝FNW＝VCC)，因此晶体管P8断开。另外，在上述第6条件下，晶体管N9及P17也断开。其结果是，晶体管N10的栅极(GNM)变为浮动状态。
这样，在上述第6条件下，由于栅极电压GPM及GNM均变得不稳定，因此无法使晶体管P10及N10可靠接通。因此，若未设置第1电位固定部170及第2电位固定部180，则第1电位端(FNW)及第2电位端(FPW)变为浮动状态，而且，晶体管P1及N1的栅极(VGP1、VGN1)也变为浮动状态。其结果是，无法保证使晶体管P1及N1可靠断开，有可能产生不希望的输出电流IOUT。
另一方面，如果是具有第1电位固定部170及第2电位固定部180的结构，则在上述第6条件下，第1电位端(FNW)被上拉到电源端(VCC)，第2电位端(FPW)被下来到接地端(GND)。因此，可以可靠断开晶体管P1及N1。
图10是输出电压VOUT与输出电流IOUT的相关图。此外，实线表示CMOS输出电路100的输出高阻抗状态下的输出举动，虚线表示以往的输出举动。如本图中所示，如果是本实施方式的CMOS输出电路100，则在其输出高阻抗状态下，无论施加何种输出电压VOUT都可以将输出电流IOUT大致抑制为0A。
图11是对CMOS输出电路100集成化后的半导体装置200的纵向构造进行示意性表示的纵截面图。在本图的半导体装置200中，在p型基板210上分别形成有电位独立的n型阱220～250。n型阱220与电源端(VCC)取得了接触。n型阱230与第1电位端(FNW)取得了接触。n型阱240与电源端(VCC)取得了接触，并在其内部形成有p型阱241。p型阱241与接地端(GND)取得了接触。n型阱250与电源端(VCC)取得了接触，并在其内部形成有p型阱251。p型阱251与第2电位端(FPW)取得了接触。
这里，各自的背栅与电源端(VCC)相连接的PMOSFET群(晶体管P4～P6等)汇集形成于n型阱220。另外，各自的背栅与第1电位端(FNW)相连接的PMOSFET群(晶体管P1～P3等)汇集形成于n型阱230。
另一方面，各自的背栅与接地端(GND)相连接的NMOSFET群(晶体管N4～N6等)汇集形成于p型阱241。另外，各自的背栅与第2电位端(FPW)相连接的NMOSFET群(晶体管N1～N3等)汇集形成于p型阱251。
这样，在对CMOS输出电路100集成化时，可以根据各个背栅连接目标将晶体管P1～P18及晶体管N1～N18分类为多个晶体管群，并汇集形成于各自对应的通用阱。通过采用这种元件布局，不会引起芯片面积不必要的增大即可完成。
＜第2实施方式＞
图12是表示CMOS输出电路100的第2实施方式的电路图。第2实施方式以先前出现的第1实施方式(图2)为基础，并且特征在于具备逻辑与运算器AND1以替代外部端子T1的方面。因此，针对与第1实施方式同样的结构要素，通过标注与图2相同的附图标记来省略重复的说明，下面对第2实施方式的特征部分进行重点说明。
逻辑与运算器AND1通过反转输入信号INPB(＝输入信号INP的逻辑反转信号)与输入信号INN的逻辑与运算，生成先前所述的高阻抗控制信号HIZ。这样生成的高阻抗控制信号HIZ在INP＝L、INN＝H时变为高电平，其余情况下为低电平。
即，在根据输入信号INP及INN将CMOS输出电路100设为输出高阻抗状态时(参照图3)，高阻抗控制信号HIZ变为高电平。因此，无需任何外部控制就可以防止或抑制在输出高阻抗状态下的不希望的输出电流IOUT。
＜USB通信系统＞
图13是表示USB[universal serial bus]通信系统的整体结构的框图。本结构例的USB通信系统X是应用先前所述的CMOS输出电路100的通信系统的一例，其具有：USB通信设备X1和X2、以及USB通信线缆X3。此外，在USB通信线缆X3中穿过两条信号线(＝正信号线DP和负信号线DM)和未图示的电源线及接地线，在USB通信设备X1与USB通信设备X2之间进行经由USB通信线缆X3的差动通信。
USB通信设备X1为USB存储器等从设备，包含半导体装置X10和上拉电阻R11(或者R12)。此外，在USB通信设备X1依照高速规格(480Mbps)的情况下，将正信号线DP与上拉电阻R11相连接。另一方面，在USB通信设备X1依照低速规格(1.5Mbps)的情况下，将负信号线DM与上拉电阻R12相连接。此外，上拉电阻R11及R12各自的电阻值为1.5kΩ(±5％)。
USB通信设备X2为个人计算机等主设备，包含半导体装置X20和下拉电阻R21及R22。下拉电阻R21及R22分别连接至正信号线DP及负信号线DM。此外，下拉电阻R21及R22各自的电阻值为15kΩ(±5％)。
半导体装置X10及X20分别将发送部X11及X21、接收部X12及X22、通信控制部X13及X23集成化而成。另外，半导体装置X10及X20分别具有：与正信号线DP连接的外部端子T11及T21、以及与负信号线DM连接的外部端子T12及T22。
发送部X11及X21分别生成与来自通信控制部X13及X23的指示相对应的正负发送信号并输出至正信号线DP及负信号线DM。此外，先前所述的CMOS输出电路100可以适当用作发送部X11及X21各自的正负输出级。
接收部X12及X22分别检测从正信号线DP及负信号线DM输入的正负接收信号，并传递至通信控制部X13及X23。
通信控制部X13及X23分别综合控制发送部X11和X21、以及接收部X12和X22，由此管理USB通信设备X1及X2相互之间的差动通信。
此外，在本图中，为了方便说明，对半导体装置X10及X20分别标注了不同的附图标记，但是由于半导体装置X10及X20在功能上没有差异，因此可以使用相同的IC。
在由上述结构构成的USB通信系统X中，作为发送部X11及X12各自的输出状态，存在以下三种：输出高电平状态、输出低电平状态、以及输出高阻抗状态。
例如，在与USB通信设备X2没有任何连接的连接待机状态下，发送部X21变为输出高阻抗状态。此时，正信号线DP及负信号线DM分别经由下拉电阻R21及R22变为低电平。
在该连接待机状态中，若连接高速规格的USB通信设备X1，则经由电阻值比下拉电阻R21低的上拉电阻R11将正信号线DP上拉至高电平。另一方面，负信号线DM经由下拉电阻R22维持被下拉至低电平。因此，在USB通信设备X2中，通过检测出上述的信号电平变化，可以判定为连接了高速规格的USB通信设备X1。
相反地，在上述连接待机状态中，若连接了低速规格的USB通信设备X1，则经由电阻值比下拉电阻R22低的上拉电阻R12将负信号线DM上拉至高电平。另一方面，正信号线DP经由下拉电阻R21维持被下拉至低电平。因此，在USB通信设备X2中，通过检测出上述信号电平变化，可以判定为连接了低速规格的USB通信设备X1。
这样，在USB通信设备X1及X2中，有时将各个发送部X11及X21设为输出高阻抗状态。此时，正信号线DP及负信号线DM的电位(＝VOUT)基本上被固定为高电平(＝VCC)或者低电平(＝GND)，但是由于一些原因(对电源线或接地线的噪声叠加等)，也可以形成为VCC＜DP(或者VCC＜DM)、或者DP＜GND(或者DM＜GND)。有鉴于此，为了提前防止或抑制发送部X11及X21中产生不希望的输出电流，作为各个输出级，可以说优选采用先前所述的CMOS输出电路100。
＜其他变形例＞
此外，本说明书中公开的各种技术特征除了上述实施方式以外，在不脱离其技术创作的主旨的范围内可以施加各种变更。即，上述实施方式对所有方面进行例示，不应被认为是限制，本发明的技术范围不是由上述实施方式的说明所示，而是由请求专利保护的范围所示，并且应该理解为包含与请求专利保护的范围均等意思及范围内所属的所有变更。
＜产业上的可利用性＞
本说明书中公开的CMOS输出电路例如可以用作数据发送部的输出级。

Claims (10)

1.一种CMOS输出电路，其特征在于，具有：
第1PMOSFET，其源极与电源端连接，漏极与输出端连接，背栅与第1电位端连接；
第1NMOSEFET，其漏极与所述输出端连接，源极与接地端连接，背栅与第2电位端连接；
第1电位切换部，其对将所述第1电位端连接至所述电源端或连接至所述输出端进行切换；
第2电位切换部，其对将所述第2电位端连接至所述接地端或连接至所述输出端进行切换；
第1栅极切换部，其对是否将所述第1PMOSFET的栅极与所述第1电位端短路进行切换；
第2栅极切换部，其对是否将所述第1NMOSFET的栅极与所述第2电位端短路进行切换；
第1驱动器，其根据第1输入信号来进行所述第1PMOSFET的栅极驱动；
第2驱动器，其根据第2输入信号来进行所述第1NMOSFET的栅极驱动；以及
控制部，其控制电路各部，以便在使所述第1PMOSFET与所述第1NMOSFET双方断开时，将所述第1电位端与所述电源端和所述输出端之中电位高的一方相连接，将所述第2电位端与所述接地端和所述输出端之中电位低的一方相连接，将所述第1PMOSFET的栅极与所述第1电位端短路，将所述第1NMOSFET的栅极与所述第2电位端短路。
2.根据权利要求1所述的CMOS输出电路，其特征在于，
所述控制部具备用于接受控制信号的输入的外部端子，并根据所述控制信号来控制电路各部。
3.根据权利要求1所述的CMOS输出电路，其特征在于，
所述控制部具备用于由所述第1输入信号和所述第2输入信号生成控制信号的逻辑门，根据所述控制信号来控制电路各部。
4.根据权利要求1-3中任一项所述的CMOS输出电路，其特征在于，
所述第1栅极切换部除了用于将所述第1PMOSFET的栅极与所述第1电位端之间短路的第1开关，还包含用于将所述第1PMOSFET的栅极与所述输出端之间短路的第2开关，
所述第2栅极切换部除了用于将所述第1NMOSFET的栅极与所述第2电位端之间短路的第3开关，还包含用于将所述第1NMOSFET的栅极与所述输出端之间短路的第4开关。
5.根据权利要求1-3中任一项所述的CMOS输出电路，其特征在于，
该CMOS输出电路还具有：
第1电位固定部，其将所述第1电位端上拉至所述电源端，使得所述第1电位端不会变为不稳定电位；以及
第2电位固定部，其将所述第2电位端下拉至所述接地端，使得所述第2电位端不会变为不稳定电位。
6.根据权利要求5所述的CMOS输出电路，其特征在于，
所述第1电位固定部包含用于限制在所述第1电位端与所述电源端之间流过的电流的第1电阻，
所述第2电位固定部包含用于限制在所述第2电位端与所述接地端之间流过的电流的第2电阻。
7.根据权利要求1-3中任一项所述的CMOS输出电路，其特征在于，
所述第1驱动器包含：第2PMOSFET，其源极与所述电源端连接，漏极与所述第1PMOSFET的栅极连接，背栅与所述第1电位端连接；以及第3PMOSFET，其源极及背栅与所述第1电位端连接，漏极与所述第2PMOSFET的栅极连接，
所述第2驱动器包含：第2NMOSFET，其源极与所述接地端连接，漏极与所述第1NMOSFET的栅极连接，背栅与所述第2电位端连接；以及第3NMOSFET，其源极及背栅与所述第2电位端连接，漏极与所述第2NMOSFET的栅极连接。
8.根据权利要求7所述的CMOS输出电路，其特征在于，
所述第1驱动器还包含：第4NMOSFET，其源极及背栅与所述接地端连接，漏极与所述第1PMOSFET的栅极连接；第5NMOSFET，其源极及背栅与所述接地端连接，漏极及栅极与所述第4NMOSFET的栅极连接；第6NMOSFET，其源极及背栅与所述接地端连接，漏极与所述第2PMOSFET的栅极连接，栅极与所述第3PMOSFET的栅极连接；以及第1电流源，其被连接至所述电源端与所述第5NMOSFET的漏极之间，
所述第2驱动器还包含：第4PMOSFET，其源极及背栅与所述电源端连接，漏极与所述第1NMOSFET的栅极连接；第5PMOSFET，其源极及背栅与所述电源端连接，漏极及栅极与所述第4PMOSFET的栅极连接；第6PMOSFET，其源极及背栅与所述电源端连接，漏极与所述第2NMOSFET的栅极连接，栅极与所述第3NMOSFET的栅极连接；以及第2电流源，其被连接至所述第5PMOSFET的漏极与所述接地端之间。
9.根据权利要求1-3中任一项所述的CMOS输出电路，其特征在于，
各自的背栅与所述电源端相连接的PMOSFET群被汇集形成于与所述电源端取得了接触的第1n型阱，
各自的背栅与所述第1电位端相连接的PMOSFET群被汇集形成于与所述第1电位端取得了接触的第2n型阱，
各自的背栅与所述接地端相连接的NMOSFET群被汇集形成于与所述接地端取得了接触的第1p型阱，
各自的背栅与所述第2电位端相连接的NMOSFET群被汇集形成于与所述第2电位端取得了接触的第2p型阱。
10.一种通信设备，其具有发送部，其特征在于，
所述发送部包含权利要求1-9中任一项所述的CMOS输出电路作为其输出级。
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