WO2013018217A1 - 半導体集積回路及びラッチ回路の駆動方法 - Google Patents

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voltage
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康博 橋本
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富士通株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Definitions

  • the present disclosure relates to a semiconductor integrated circuit.
  • a latch circuit used in a logic circuit two inverters are connected to each other so that each output is connected to the other input.
  • Data supplied from outside with a sufficiently strong driving force is applied to the input of one inverter in synchronization with a clock signal or the like, and both inverters are set to a logic state corresponding to the data. Thereafter, even if no data is applied from the outside, the data corresponding to the input data is held by the interconnection of the inverters.
  • the threshold voltage of transistors has also been decreased (reduced).
  • the threshold voltage VTH is about 0.7V
  • the threshold voltage VTH is about 0.2V.
  • each inverter includes a PMOS transistor and an NMOS transistor connected in series.
  • the output potential of the first inverter which is originally LOW, rises.
  • the second inverter erroneously determines that the input signal that is originally LOW is a HIGH input, and tries to change the output of the second inverter to LOW.
  • the latch is There is no problem because it returns to the original state.
  • the change of the output of the second inverter to LOW exceeds the threshold value of the PMOS transistor of the first inverter and the PMOS transistor is turned on, the output of the first inverter becomes HIGH. End up. As a result, the output of the second inverter is also stabilized at LOW, and the latch holding data is inverted.
  • Such inversion of latch holding data occurs at the time of Read without external data application.
  • the data is applied by the driving force of the external signal source that is larger than the driving force of the second inverter, so that the input node of the first inverter is not inverted.
  • the latch holding data does not invert at the time of writing with external data application.
  • the voltage control of the back gate is performed using a clock signal in order to reduce the power of the MOS-DRAM.
  • the back gate voltage control using a clock signal is extended to a general MOS-FET.
  • the back gate voltage control disclosed in this document is for the purpose of reducing power, and no back gate voltage control suitable for increasing the resistance to power supply noise is disclosed.
  • an object of the present invention is to provide a semiconductor integrated circuit in which durability against power supply noise is increased or a latch operation is speeded up.
  • the semiconductor integrated circuit includes a latch circuit, a data application circuit that applies data to an input node of the latch circuit at a timing according to a synchronization signal, and a back gate voltage of at least one transistor in the inverter included in the latch circuit. And a back gate voltage control circuit that changes at a timing according to the synchronization signal.
  • the latch circuit driving method applies data to the input node of the latch circuit at a timing according to the synchronization signal, and sets the back gate voltage of at least one transistor in the inverter included in the latch circuit according to the synchronization signal. Each stage is changed by timing.
  • FIG. 2 is a diagram illustrating an example of the operation of the semiconductor integrated circuit of FIG. 1. It is a figure which shows the structure of the circuit used for computer simulation. It is a table
  • FIG. 2 is a diagram showing a specific configuration of the semiconductor integrated circuit shown in FIG. 1.
  • FIG. 9 is a diagram illustrating an example of a specific circuit configuration of the semiconductor integrated circuit illustrated in FIG. 8.
  • FIG. 10 is a diagram showing a modification of the configuration of the semiconductor integrated circuit shown in FIG. 1. It is a figure which shows the modification of a structure of a back gate voltage control circuit. It is a figure which shows an example of operation
  • FIG. 6 is a diagram showing another example of the operation of the semiconductor integrated circuit of FIG. 1 when a back gate voltage control circuit is used.
  • FIG. 12 is a diagram showing an example of a specific circuit configuration when the back gate voltage control circuit shown in FIG. 11 is applied to FIG. 1. It is a modification of the semiconductor integrated circuit shown in FIG. FIG.
  • FIG. 16 is a diagram illustrating an example of the operation of the semiconductor integrated circuit of FIG. 15.
  • 9 is another modification of the semiconductor integrated circuit shown in FIG.
  • FIG. 18 is a diagram illustrating an example of a specific circuit configuration of the semiconductor integrated circuit illustrated in FIG. 17. It is a figure which shows an example of a structure of the semiconductor integrated circuit which used the Dice latch as a latch circuit.
  • 7 is an example of a configuration of a modification of the semiconductor integrated circuit shown in FIG. 1. It is the figure which compared and showed the triple well structure and the twin well structure. It is a figure which shows an example of a structure of a chopper circuit.
  • FIG. 23 is a diagram illustrating an example of the operation of the chopper circuit of FIG. 22.
  • FIG. 26 is a diagram illustrating an example of the operation of the chopper circuit in FIG. 25.
  • FIG. 26 is a diagram showing another example of the operation of the chopper circuit of FIG. 25. It is a figure which shows the structural example at the time of applying back gate voltage control with respect to several latch circuits. It is a figure which shows another structural example at the time of applying back gate voltage control with respect to several latch circuit.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor integrated circuit.
  • the semiconductor integrated circuit shown in FIG. 1 includes PMOS transistors 11 to 13, NMOS transistors 14 to 16, and a back gate voltage control circuit 17.
  • the PMOS transistor 12 and the NMOS transistor 15 function as the first inverter 19
  • the PMOS transistor 13 and the NMOS transistor 16 function as the second inverter 20.
  • the first inverter 19 and the second inverter 20 function as a latch circuit.
  • the first inverter 19 has an input connected to the first node N1 and an output connected to the second node N2.
  • the second inverter 20 has an input connected to the second node N2 and an output connected to the first node N1.
  • the output of the second inverter 20 is further connected to the output node OUT.
  • the second inverter 20 is used as a keeper for the first inverter 19.
  • the second inverter 20 is made to have a lower driving capability than the first inverter 19.
  • the PMOS transistor 11 and the NMOS transistor 14 are connected in parallel to each other and function as a transmission gate 18.
  • the transmission gate 18 functions as a data application circuit that applies data to the input node N1 of the latch circuit at a timing corresponding to the synchronization signal Clock.
  • the back gate voltage control circuit 17 applies transfer control signals XCK and CK corresponding to the synchronization signal Clock to the PMOS transistor 11 and the NMOS transistor 14, respectively.
  • the back gate voltage control circuit 17 further changes the back gate voltage of at least one transistor in the inverter included in the latch circuit at a timing corresponding to the synchronization signal Clock.
  • the at least one transistor includes a PMOS transistor 12 and an NMOS transistor included in the first inverter 19 having a gate terminal connected to the first node N1 and a drain terminal connected to the second node N2. 15.
  • the back gate voltage control circuit 17 applies the back gate voltage V BG (P) to the back gate of the PMOS transistor 12 and applies the back gate voltage V BG (N) to the back gate of the NMOS transistor 15.
  • FIG. 2 is a diagram illustrating an example of the configuration of the back gate voltage control circuit 17.
  • the back gate voltage control circuit 17 includes one or a plurality of inverters 21, an inverter 22, a chopper circuit 23, and a voltage switching circuit 24.
  • the chopper circuit 23 receives a HIGH signal for a fixed period and a synchronization signal (clock signal) Clock that repeats the same length of LOW, and inputs a HIGH period shorter than the HIGH period of the synchronization signal Clock and the remaining LOW period.
  • a pulse signal may be generated.
  • the back gate voltage in the HIGH period of the pulse signal V BG (P) and V BG (N) is held at the first voltage
  • V BG (N) is held at a second voltage which is a reverse bias.
  • One or a plurality of inverters 21 may be an even number of inverters, and the clock signal Clock is delayed by a time corresponding to the number of inverters and output as a transfer control signal CK.
  • One or a plurality of inverters 21 are for introducing a delay time in order to realize a desired timing relationship between the change of the transfer control signal and the change of the back gate voltage, and are provided depending on the case. Not necessary.
  • the inverter 22 receives the transfer control signal CK and outputs an inverted signal XCK of the transfer control signal CK.
  • FIG. 3 is a diagram showing an example of the operation of the semiconductor integrated circuit of FIG. FIG. 3 shows a timing relationship when one or more inverters 21 shown in FIG. 2 are not provided, and the edge timings of the clock signal Clock and the transfer control signals CK and XCK are substantially the same.
  • the transfer control signals CK and XCK are HIGH and LOW, respectively, the transmission gate 18 in FIG. 1 is turned on, and the operation mode becomes the write mode. That is, at this time, the input potential IN is applied to the first node N1 via the transmission gate 18. Thereby, the potential of the first node N1 becomes the same as the input potential IN.
  • the first inverter 19 generates an inverted potential of the input potential IN at the second node N2 according to the potential of the first node N1 equal to the input potential IN.
  • the second inverter 20 generates a potential equal to the input potential IN at the output node OUT in accordance with the potential of the second node N2, which is the inverted potential of the input potential IN.
  • the output node OUT is connected to the first node N1. Therefore, the state in which the first node N1 is the input potential IN and the second node N2 is the inverted potential of the input potential IN is maintained in the latch circuit as a stable state.
  • the back gate voltage VBG (P) of the PMOS transistor 12 of the first inverter 19 is set to the power supply voltage VDD. Further, the back gate voltage VBG (N) of the NMOS transistor 15 of the first inverter 19 is set to the ground voltage VSS. Accordingly, the back gate voltages of the PMOS transistor 12 and the NMOS transistor 15 are equal to the source voltages of the respective transistors, and the respective threshold voltages V TH (P) and V TH (N) are normal values having no bias effect.
  • the transmission gate 18 in FIG. 1 becomes non-conductive and the operation mode becomes the read mode.
  • the output potential OUT appears at the output node, the state where the first node N1 is equal to the output potential OUT, and the second node N2 is the inverted potential of the output potential OUT is maintained as a stable state in the latch circuit.
  • a next-stage circuit (another latch circuit or the like) connected to the output node reads the output potential OUT of the output node during a read period in which the transfer control signals CK and XCK are LOW and HIGH, respectively.
  • the back gate voltage VBG (P) of the PMOS transistor 12 of the first inverter 19 is higher than the power supply voltage VDD, that is, the power supply voltage VDD.
  • the reverse bias side voltage VDDH (> VDD) is set.
  • the back gate voltage VBG (N) of the NMOS transistor 15 of the first inverter 19 is set to a voltage on the negative side of the ground voltage VSS, that is, a voltage VSSL ( ⁇ VSS) which is a reverse bias side with respect to the ground voltage VSS.
  • the back gate voltages of the PMOS transistor 12 and the NMOS transistor 15 are in a reverse biased state, and the threshold voltages V TH (P) and V TH (N) are increased in threshold value due to the bias effect (source potential). And the difference is larger voltage).
  • the threshold voltage of the transistor is increased by reverse-biasing the back gate voltage of the transistor of the first inverter 19.
  • the threshold voltage of the transistor is increased by reverse-biasing the back gate voltage of the transistor of the first inverter 19.
  • the back gate voltage may be held at the source voltage during at least a part of the write operation period, and the back gate voltage may be held at a reverse bias voltage during at least a part of the read operation period.
  • the back gate voltage is set to the source voltage at least in the first half of the write operation period, and the back gate voltage is changed from the source voltage to the reverse bias voltage in the write operation period.
  • the back gate voltage is held at the reverse bias voltage over the entire read operation period. This is because the threshold voltage of the transistor does not change immediately in response to a change in the back gate voltage of the transistor, but a slight delay occurs. In order to improve the power supply noise resistance in the read operation period, it is preferable that the threshold voltage is increased over the entire read operation period. Therefore, in the example shown in FIG. 3, the timing of applying the reverse bias back gate voltage is set slightly earlier than the start timing of the readout period.
  • FIG. 4 is a diagram illustrating a configuration of a circuit used for the computer simulation.
  • the circuit used for the computer simulation includes PMOS transistors 31 to 37 and NMOS transistors 38 to 44.
  • the PMOS transistor 32 and the NMOS transistor 39 are connected in parallel to each other and function as a transmission gate.
  • the PMOS transistor 33 and the NMOS transistor 40 function as a first inverter.
  • the PMOS transistor 36 and the NMOS transistor 43 function as a second inverter.
  • PMOS transistors 34 and 35 are used for switching the back gate voltage of the PMOS transistor 33, and NMOS transistors 41 and 42 are used for switching the back gate voltage of the NMOS transistor 40.
  • the gate potentials WR and XWRH of the NMOS transistors 41 and 42 are logically inverted from each other.
  • the gate potentials XWR and WRH of the PMOS transistors 34 and 35 are logically inverted from each other.
  • WR and XWR are inverted from each other, and WRH and XWRH are inverted from each other.
  • a power supply noise VNOISE is applied to the source terminal of the NMOS transistor 40.
  • the PMOS transistor 37 and the NMOS transistor 44 are data output inverters.
  • FIG. 5 is a table showing computer simulation conditions and results.
  • the power supply voltage is 1.0V and the ground voltage is 0.0V.
  • the back gate voltage of the PMOS transistor 33 in FIG. 4 was set to a source potential (power supply voltage VDD) of 1.0 V at the time of writing, and a reverse bias potential (VDDH) of 1.8 V at the time of holding.
  • the back gate voltage of the NMOS transistor 40 in FIG. 4 is set to a source potential (ground voltage VSS) of 0.0 V at the time of writing, and is set to a reverse bias potential (VSSL) of ⁇ 0.8 V at the time of holding.
  • the simulation result when the back gate voltage of the PMOS transistor 33 is fixed to 1.0 V and the back gate voltage of the NMOS transistor 40 is fixed to 0.0 V is shown as “no back gate control”. It is.
  • the latch circuit operates normally when the power supply noise applied voltage is 0V to 1.2V, but when the power supply noise applied voltage becomes 1.25V or more.
  • the latch circuit shows a malfunction.
  • the latch circuit operates normally in a wide range of the power supply noise applied voltage from 0V to 3.0V.
  • FIG. 6 is a diagram showing signal waveforms of computer simulation.
  • the voltage that is usually 0.0 V the source voltage of the NMOS transistor 40 in FIG. 4 temporarily rises to a predetermined voltage and then returns to 0.0 V.
  • B shows the waveform of the input data voltage IN. In this example, the input voltage is 1.0V.
  • C shows the change in the output voltage OUT with back gate voltage control
  • D shows the change in the output voltage OUT ′ without back gate voltage control.
  • E shows a change in the transfer control signal XCK.
  • a period in which XCK is HIGH (1.0 V) is a read operation period, and a period in which XCK is LOW (0.0 V) is a write operation period.
  • (F) shows the back gate voltage control signal WR (the gate voltage of the NMOS transistor 41 in FIG. 4). The back gate voltage is reverse-biased when the WR is LOW, and the back gate voltage is the period when the WR is HIGH. No bias (source voltage).
  • FIG. 7 is an enlarged view of the waveform with back gate voltage control and the waveform without back gate voltage control in FIG.
  • the upper stage is the waveform of the output voltage when the back gate voltage control is not performed
  • the lower stage is the waveform of the output voltage when the back gate voltage control is performed.
  • the power supply noise voltage VNOISE is up to 1.2V
  • the output voltage is temporarily increased and then returned to the original voltage value of 0.0V.
  • the power supply noise voltage VNOISE is 1.25 V or higher, the output voltage rises to reach 1.0 V and is stabilized as it is.
  • back gate voltage control even if VNOISE is the maximum value of 3.0V, the output voltage temporarily rises and then returns to the original voltage value of 1.0V.
  • FIG. 8 is a diagram showing a specific configuration of the semiconductor integrated circuit shown in FIG.
  • the same or corresponding elements as those in FIGS. 1 and 2 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the back gate voltage control circuit 17 shown in FIG. 1 is replaced by the inverter 22, the chopper circuit 23, and the voltage switching circuits 24-1 and 24-2 shown in FIG.
  • the one or more inverters 21 shown in FIG. 2 are not provided.
  • the connection of the voltage switching circuits 24-1 and 24-2 which are switching circuits is switched according to the signal from the chopper circuit 23, and the back gate voltage is changed.
  • the switch circuit 24-1 sets VDD at the time of write operation and VDDH (> VDD) at the time of read operation.
  • V BG (N) of the NMOS transistor 15 it is set to VSS during the write operation by the switch circuit 24-2, and is set to VSSL ( ⁇ VSS) during the read operation.
  • FIG. 9 is a diagram showing an example of a specific circuit configuration of the semiconductor integrated circuit shown in FIG.
  • the semiconductor integrated circuit shown in FIG. 9 includes PMOS transistors 11 to 13 and NMOS transistors 14 to 16, an inverter 22, a chopper circuit 23, PMOS transistors 51 to 54, NMOS transistors 55 to 58, and level converters 59 and 60.
  • the PMOS transistor 51 and the NMOS transistor 55 are data input inverters
  • the PMOS transistor 52 and the NMOS transistor 56 are data output inverters.
  • the chopper circuit 23 generates back gate voltage control signals WR and XWR.
  • the back gate voltage control signals WR and XWR are HIGH and LOW during at least part of the write operation period, and are LOW and HIGH during at least part of the read operation period.
  • the back gate voltage control signal WR output from the chopper circuit 23 is applied to the gate of the NMOS transistor 57 and the input of the level converter 60.
  • Level converter 60 inverts the logic of back gate voltage control signal WR and lowers the voltage level to generate back gate voltage control signal XWRH.
  • the back gate voltage control signal XWRH is applied to the gate of the NMOS transistor 58.
  • the sources of the NMOS transistors 57 and 58 are connected to the ground voltage VSS and the step-down voltage VSSL ( ⁇ VSS).
  • the level converter 60 is for generating a voltage VSSL that is stepped down from VSS so that the NMOS transistor 58 is appropriately turned off during a write operation.
  • the back gate voltage control signals WR and XWRH control the conduction and non-conduction of the NMOS transistors 57 and 58, and the back gate voltage of the NMOS transistor 15 is controlled.
  • the back gate voltage control signal XWR output from the chopper circuit 23 is applied to the gate of the PMOS transistor 53 and the input of the level converter 59.
  • the level converter 59 inverts the logic of the back gate voltage control signal XWR and raises the voltage level to generate the back gate voltage control signal WRH.
  • the back gate voltage control signal WRH is applied to the gate of the PMOS transistor 54.
  • the sources of the PMOS transistors 53 and 54 are connected to the power supply voltage VDD and the boosted voltage VDDH (> VDD).
  • the level converter 59 is for generating a voltage VDDH that is boosted from VDD so that the PMOS transistor 54 is appropriately turned off during a write operation.
  • the back gate voltage control signals XWR and WRH control the conduction and non-conduction of the PMOS transistors 53 and 54, and the back gate voltage of the PMOS transistor 12 is controlled.
  • the semiconductor integrated circuit of FIG. 9 can perform the same operation as that shown in FIG. That is, during the read operation period of the latch circuit, the threshold voltage of the transistor is increased by reverse-biasing the back gate voltage of the transistor of the first inverter 19. By increasing the threshold voltage by applying a reverse bias during the read operation period, it is possible to improve the tolerance of power supply noise during the read operation period. In the write operation period of the latch circuit, a high-speed write operation can be maintained using a normal threshold voltage having no bias effect. Furthermore, the threshold voltage may be set to be large over the entire read operation period by setting the timing for applying the reverse bias back gate voltage slightly earlier than the start timing of the read period.
  • FIG. 10 is a diagram showing a modification of the configuration of the semiconductor integrated circuit shown in FIG. 10, the same or corresponding elements as those in FIG. 1 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • a PMOS transistor 61 is connected in series on the power supply voltage side of the second inverter 20, and an NMOS transistor 62 is connected in series on the ground voltage side.
  • a transfer control signal CK is applied to the gate of the PMOS transistor 61, and a transfer control signal XCK is applied to the gate of the NMOS transistor 62.
  • the second inverter 20 including the PMOS transistor 61 and the NMOS transistor 62 operates as a clocked inverter.
  • the load of the second inverter 20 can be disconnected from the first inverter 19 at the time of writing, thereby improving the writing performance.
  • the clocked inverter is used as the second inverter, it is possible to realize a good high-speed writing performance while providing resistance to power supply noise by back gate voltage control.
  • FIG. 11 is a diagram showing a modified example of the configuration of the back gate voltage control circuit.
  • the same or corresponding elements as those in FIG. 2 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the chopper circuit 23 is not provided in the back gate voltage control circuit 17A shown in FIG. 11, unlike the back gate voltage control circuit 17 shown in FIG. 2, the chopper circuit 23 is not provided.
  • Such a back gate voltage control circuit 17A may be used in place of the back gate voltage control circuit 17 shown in FIGS.
  • FIG. 12 is a diagram showing an example of the operation of the semiconductor integrated circuit of FIG. 1 when the back gate voltage control circuit 17A is used.
  • the back gate voltages V BG (P) and V BG (N) are set to the source voltages (VDD and VSS) over the entire write operation period. Further, the back gate voltages V BG (P) and V BG (N) are set to the reverse bias voltages (VDDH and VSSL) over the entire read operation period.
  • the threshold voltages V TH (P) and V TH (N) of the transistors are not sufficiently large at the start portion RS of the read operation period. Therefore, if power supply noise is generated during the start portion RS, the data held in the latch circuit may be inverted. In such a case, the inverted data is retained for substantially the entire read operation period, and a malfunction occurs in the subsequent operation.
  • FIG. 13 is a diagram showing another example of the operation of the semiconductor integrated circuit of FIG. 1 when the back gate voltage control circuit 17A is used.
  • the transfer control signal CK is more than the switching timing of the back gate voltages V BG (P) and V BG (N).
  • the edge timing of XCK are delayed.
  • a time region in which the threshold voltages V TH (P) and V TH (N) of the transistor are not sufficiently large in the read operation period exists in the end portion RE of the read operation period. If power supply noise occurs during the end portion RE, the data held in the latch circuit may be inverted. However, this data inversion occurs only in the last part of the read operation period, and correct data continues to be held in the period before RE, which occupies substantially the entire read operation period.
  • the back gate voltage may be held at the source voltage during at least a part of the write operation period, and the back gate voltage may be held at a reverse bias voltage during at least a part of the read operation period.
  • the back gate voltage is held at the source voltage at least in the first half of the write operation period, and the back gate voltage is held at the reverse bias voltage in at least the first half of the read operation period. If the write operation is executed in the first half of the write operation period, high-speed writing can be realized, and if the read operation is executed in the first half of the read operation period, correct data that is not affected by power supply noise can be read.
  • FIG. 14 is a diagram showing an example of a specific circuit configuration when the back gate voltage control circuit 17A shown in FIG. 11 is applied to FIG.
  • the same or corresponding elements as those of FIG. 9 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the chopper circuit 23 is removed as compared with FIG. 9, and an inverter 70 is provided as a part of the voltage switching circuit 24.
  • one or more inverters 21 are provided on the input side of the inverter 22.
  • the length of the write operation period is equal to the length of the period in which the back gate voltage is set to the source voltage
  • the length of the read operation period is equal to the length of the period in which the back gate voltage is set to the reverse bias state.
  • the delay amount of one or a plurality of inverters 21 is large, as shown in FIG. 13, the time region in which the threshold voltage of the transistor is not sufficiently increased in the read operation period can be set in the read operation period. It can be located at the end portion RE.
  • FIG. 15 shows a modification of the semiconductor integrated circuit shown in FIG.
  • the same or corresponding elements as those of FIG. 8 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the components of the semiconductor integrated circuit shown in FIG. 15 are basically the same as those of the semiconductor integrated circuit shown in FIG. However, in the semiconductor integrated circuit shown in FIG. 15, the back gate voltage is switched between the forward bias and the reverse bias. In the case of the back gate voltage VBG (P) of the PMOS transistor 12, it is set to VDDL during the write operation by the switch circuit 24-1, and is set to VDDH during the read operation.
  • VBG back gate voltage
  • VBG (N) of the NMOS transistor 15 In the case of the back gate voltage VBG (N) of the NMOS transistor 15, it is set to VSSH during the write operation and set to VSSL during the read operation by the switch circuit 24-2.
  • VDDL ⁇ VDD ⁇ VDDH and VSSL ⁇ VSS ⁇ VSSH. That is, VDDL is a forward bias side voltage with respect to the source voltage VDD of the NMOS transistor 12.
  • VSSH is a forward bias voltage with respect to the source voltage VSS of the PMOS transistor 15.
  • FIG. 16 is a diagram showing an example of the operation of the semiconductor integrated circuit of FIG.
  • the back gate voltage V BG (P) of the PMOS transistor 12 of the first inverter 19 is set to the forward bias voltage VDDL ( ⁇ VDD).
  • the back gate voltage VBG ( N) of the NMOS transistor 15 of the first inverter 19 is set to the forward bias voltage VSSH (> VSS). Accordingly, the threshold voltages V TH (P) and V TH (N) of the PMOS transistor 12 and the NMOS transistor 15 are in a state in which the threshold value is decreased due to the bias effect (a voltage having a smaller difference from the source potential).
  • the back gate voltage V BG (P) of the PMOS transistor 12 of the first inverter 19 is set to the reverse bias voltage VDDH (> VDD). Further, the back gate voltage VBG ( N) of the NMOS transistor 15 of the first inverter 19 is set to the reverse bias voltage VSSL ( ⁇ VSS). Accordingly, the threshold voltages V TH (P) and V TH (N) of the PMOS transistor 12 and the NMOS transistor 15 are in a state where the threshold value is increased due to the bias effect (a voltage having a larger difference from the source potential).
  • the threshold voltage of the transistor is increased by reverse-biasing the back gate voltage of the transistor of the first inverter 19.
  • the threshold voltage of the transistor is increased by reverse-biasing the back gate voltage of the transistor of the first inverter 19.
  • FIG. 17 shows another modification of the semiconductor integrated circuit shown in FIG.
  • the same or corresponding elements as those of FIG. 8 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the components of the semiconductor integrated circuit shown in FIG. 17 are basically the same as the components of the semiconductor integrated circuit shown in FIG. However, in the semiconductor integrated circuit shown in FIG. 17, the back gate voltage of the transistor of the second inverter 20 is also controlled in accordance with the synchronization signal Clock similarly to the back gate voltage of the transistor of the first inverter 19.
  • the back gate voltage of at least one of the transistors 13 and 16 included in the second inverter 20 having the gate terminal connected to the second node N2 and the drain terminal connected to the first node N1 is determined in accordance with the synchronization signal Clock. Change at different times.
  • FIG. 18 is a diagram showing an example of a specific circuit configuration of the semiconductor integrated circuit shown in FIG.
  • the sources of the NMOS transistors 57 and 58 are connected to the ground voltage VSS and the step-down voltage VSSL ( ⁇ VSS).
  • the back gate voltage control signals WR and XWRH control the conduction and non-conduction of the NMOS transistors 57 and 58, and the back gate voltages of the NMOS transistor 15 of the first inverter 19 and the NMOS transistor 16 of the second inverter 20 are controlled.
  • the sources of the PMOS transistors 53 and 54 are connected to the power supply voltage VDD and the boosted voltage VDDH (> VDD).
  • the back gate voltage control signals XWR and WRH control the conduction and non-conduction of the PMOS transistors 53 and 54, and the back gate voltages of the PMOS transistor 12 of the first inverter 19 and the PMOS transistor 13 of the second inverter 20 are controlled.
  • the first inverter 19 and the second inverter 20 can share a well.
  • the first inverter 19 and the second inverter 20 are formed in different wells.
  • the back gate voltages of the first inverter 19 and the second inverter 20 are variably controlled in common, the first inverter 19 and the second inverter 20 may be formed in the same well. Therefore, the circuit layout area can be reduced.
  • FIG. 19 is a diagram illustrating an example of a configuration of a semiconductor integrated circuit using a Dice latch as a latch circuit. 19, the same or corresponding elements as those of FIG. 9 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the semiconductor integrated circuit of FIG. 19 includes a PMOS transistor 11, an NMOS transistor 14, an inverter 22, a chopper circuit 23, PMOS transistors 53 and 54, NMOS transistors 57 and 58, PMOS transistors 81 to 84, and NMOS transistors 85 to 88.
  • the Dice (DuallockInterlocked Storage ⁇ ⁇ ⁇ Cell) latch is similar to the conventional latch in that the two inverters are connected to each other so that each output is connected to the other input.
  • the dual port inverter is used.
  • PMOS transistors 81 and 83 and NMOS transistors 85 and 87 function as a first inverter (dual port inverter with two inputs and two outputs).
  • a PMOS transistor 81 and an NMOS transistor 87 are connected in series, and a PMOS transistor 83 and an NMOS transistor 85 are connected in series.
  • the gate of the PMOS transistor 81 and the gate of the NMOS transistor 85 are connected to the first node N1A, and the gate of the PMOS transistor 83 and the gate of the NMOS transistor 87 are connected to another first node N1B.
  • Either of the first nodes N1A and N1B may be an input / output node, but in this example, one first node N1A is an input / output node.
  • the PMOS transistors 82 and 84 and the NMOS transistors 86 and 88 function as a second inverter (a dual port inverter having two inputs and two outputs).
  • the PMOS transistor 82 and the NMOS transistor 88 are connected in series, and the PMOS transistor 84 and the NMOS transistor 86 are connected in series.
  • the gate of the PMOS transistor 82 and the gate of the NMOS transistor 86 are connected to the second node N2A, and the gate of the PMOS transistor 84 and the gate of the NMOS transistor 88 are connected to another second node N2B.
  • the first inverter has two inputs connected to the two first nodes N1A and N1B, and two outputs connected to the two second nodes N2A and N2B.
  • the second inverter has two inputs connected to the two second nodes N2A and N2B, and two outputs connected to the two first nodes N1A and N1B.
  • the back gate voltage of at least one transistor in the inverter included in the latch circuit may be changed at a timing corresponding to the synchronization signal Clock.
  • the back gate voltage is controlled for the four transistors of the first inverter and the four transistors of the second inverter included in the latch circuit. That is, the conduction control and non-conduction of the NMOS transistors 57 and 58 are controlled by the transfer control signal from the chopper circuit 23, and the back gate voltages of the NMOS transistors 85 to 88 are controlled. Further, the conduction and non-conduction of the PMOS transistors 53 and 54 are controlled by the transfer control signal from the chopper circuit 23, and the back gate voltages of the PMOS transistors 81 to 84 are controlled.
  • FIG. 20 shows an example of the configuration of a modification of the semiconductor integrated circuit shown in FIG.
  • the same or corresponding elements as those of FIG. 1 are referred to by the same or corresponding numerals, and a description thereof will be omitted as appropriate.
  • the back gate voltage control circuit 17 controls the back gate voltages of both the PMOS transistor 12 and the NMOS transistor 15 of the first inverter 19.
  • the back gate voltage control circuit 17 ⁇ / b> B controls only the back gate voltage of the PMOS transistor 12 of the first inverter 19. That is, the back gate voltage is fixed for the NMOS transistor 15 of the first inverter 19.
  • Other configurations and operations are the same as those of the semiconductor integrated circuit shown in FIG.
  • the circuit configuration shown in FIG. 20 is effective when the period during which the latch circuit holds HIGH is long.
  • the latch circuit holds HIGH, the output of the first inverter 19 is LOW, and the output of the second inverter 20 is HIGH.
  • power supply noise is applied to the ground voltage VSS and the output of the first inverter 19 is increased, so that the output voltage of the second inverter 20 is decreased.
  • the threshold voltage of the PMOS transistor 12 is large during the read operation period, the first inverter 19 is difficult to invert. Accordingly, it is possible to realize appropriate power supply noise tolerance.
  • the period during which the latch circuit holds LOW is long, only the back gate voltage of the NMOS transistor 15 of the first inverter 19 may be controlled.
  • FIG. 20 has an advantage that a circuit can be realized with a twin well structure instead of a triple well structure.
  • FIG. 21 is a diagram comparing the triple well structure and the twin well structure. A twin well structure is shown on the left side of the drawing, and a triple well structure is shown on the right side of the drawing.
  • a triple well structure as shown on the right side of FIG. 20 is used.
  • the back gate voltage (P well potential) of the NMOS transistor is controlled via the control terminal CT2
  • the back gate voltage (N well potential) of the PMOS transistor is controlled via the control terminal CT3.
  • the back gate voltage is controlled only for the PMOS transistor as shown in FIG. 20, a twin well structure as shown on the left side of FIG. 20 may be used.
  • the back gate voltage (the potential of the N well) of the PMOS transistor is controlled via the control terminal CT1.
  • FIG. 22 is a diagram illustrating an example of the configuration of the chopper circuit.
  • the chopper circuit shown in FIG. 22 includes one or more inverters 91 and an AND circuit 92.
  • the input signal IN is delayed by the delay element array of one or a plurality of inverters 91, and the AND signal 92 is used to AND the delayed signal IND and the non-delayed input signal IN, thereby reducing the pulse width of the input signal IN. It can be adjusted appropriately.
  • FIG. 23 is a diagram showing an example of the operation of the chopper circuit of FIG. FIG. 23 shows the operation when the number of the plurality of inverters 91 is an even number.
  • An output OUT is obtained by ANDing the signal IND obtained by delaying the input signal IN and the input signal IN. In this case, a HIGH pulse obtained by extracting the latter half of the HIGH pulse of the input signal IN is obtained as an output.
  • FIG. 24 is a diagram showing another example of the operation of the chopper circuit of FIG. FIG. 24 shows the operation when the number of the plurality of inverters 91 is an odd number.
  • An output OUT is obtained by ANDing the signal IND obtained by delaying the input signal IN and the input signal IN. In this case, a HIGH pulse obtained by extracting the first half of the HIGH pulse of the input signal IN is obtained as an output.
  • FIG. 25 is a diagram showing another example of the configuration of the chopper circuit.
  • the chopper circuit shown in FIG. 25 includes one or more inverters 93 and a NOR circuit 94.
  • the input signal IN is delayed by the delay element array of one or a plurality of inverters 93, and the NOR circuit 94 takes the NOR of the delayed signal IND and the undelayed input signal IN, thereby reducing the pulse width of the input signal IN. It can be adjusted appropriately.
  • FIG. 26 is a diagram illustrating an example of the operation of the chopper circuit of FIG. FIG. 26 shows an operation when the number of the plurality of inverters 93 is an even number.
  • the output OUT is obtained by taking the NOR of the signal IND obtained by delaying the input signal IN and the input signal IN. In this case, a HIGH pulse obtained by extracting the latter half of the LOW pulse of the input signal IN is obtained as an output.
  • FIG. 27 is a diagram showing another example of the operation of the chopper circuit of FIG. FIG. 27 shows the operation when the number of the plurality of inverters 93 is an odd number.
  • the output OUT is obtained by taking the NOR of the signal IND obtained by delaying the input signal IN and the input signal IN. In this case, a HIGH pulse obtained by extracting the first half of the LOW pulse of the input signal IN is obtained as an output.
  • FIG. 28 is a diagram illustrating a configuration example when the back gate voltage control is applied to a plurality of latch circuits.
  • the back gate voltage control circuit 101 may be the back gate voltage control circuit 17 or 17B described above. Alternatively, it may be a circuit (for example, 17B in FIG. 20) that controls one of the back gate voltages on the PMOS side or NMOS side.
  • a plurality of latch circuits 100-1 to 100-N are provided.
  • the plurality of latch circuits 100-1 to 100-N have input terminals Di1 to DiN and output terminals Do1 to DoN, respectively, and store N-bit data as a whole.
  • the back gate voltage control circuit 101 changes the back gate voltage of at least one transistor in the inverter included in the latch circuit in each of the plurality of latch circuits 100-1 to 100-N at a timing according to the synchronization signal Clock.
  • the back gate voltage control target transistors in the plurality of latch circuits 100-1 to 100-N can be provided in the same well.
  • the case where the back gate voltage control target transistors in the plurality of latch circuits 100-1 to 100-N are arranged in different wells may be considered. Even in that case, a plurality of the same back gate voltages VBG (P) and VBG (N) or the same back gate voltage control signal (for example, WR, XWR, etc. in FIG. 9) are supplied from one back gate voltage control circuit 101.
  • the latch circuits 100-1 to 100-N are preferably supplied.
  • FIG. 29 is a diagram showing another configuration example when the back gate voltage control is applied to a plurality of latch circuits.
  • the back gate voltage control circuit 111 may be the back gate voltage control circuit 17 or 17B described above. Alternatively, it may be a circuit (for example, 17B in FIG. 20) that controls one of the back gate voltages on the PMOS side or NMOS side.
  • a plurality of latch circuits 110-1 to 110-N are provided.
  • the plurality of latch circuits 110-1 to 110-N are connected in cascade to form a shift register.
  • These latch circuits 110-1 to 110-N may be scan flip-flops constituting a scan chain, for example.
  • the back gate voltage of at least one transistor in the inverter included in the latch circuit is set in accordance with the synchronization signal Clock. It may be changed at different times.

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Abstract

　電源雑音に強く高速ラッチ動作が可能な半導体集積回路を提供する。半導体集積回路は、ラッチ回路と、同期信号に応じたタイミングでラッチ回路の入力ノードへデータを印加するデータ印加回路と、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、同期信号に応じたタイミングで変化させるバックゲート電圧制御回路とを含むことを特徴とする。

Description

半導体集積回路及びラッチ回路の駆動方法
　本願開示は、半導体集積回路に関する。
　論理回路で用いられるラッチ回路においては、２つのインバータを各々の出力が他方の入力に接続されるように相互に接続する。外部から十分に強い駆動力で供給されるデータを、クロック信号等に同期して一方のインバータの入力に印加し、データに応じた論理状態に両方のインバータを設定する。その後は、外部からデータが印加されていなくとも、インバータの相互接続により、入力データに応じたデータが保持される。
　近年、集積回路は電源電圧の低下が進んでおり、それに伴ってトランジスタの閾値電圧も低下（縮小）させてきた。例えば、電源電圧ＶＤＤが５Ｖの時は閾値電圧ＶＴＨが０．７Ｖ程度とされ、電源電圧ＶＤＤが１Ｖの時は閾値電圧ＶＴＨが０．２Ｖ程度とされる。このように閾値電圧が小さくなった状況で、ラッチ回路がデータ保持している状態にある時に、電源雑音により電源電圧ＶＤＤ又はグランド電圧ＶＳＳが局所的に変化すると、ラッチの安定状態が崩れてデータが反転する現象が起きる。
　例えば、第１のインバータの入力がＨＩＧＨで出力がＬＯＷであり、第２のインバータの入力がＬＯＷで出力がＨＩＧＨである場合を考える。各インバータは、直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む。第１のインバータのＮＭＯＳトランジスタのソース側に雑音が侵入しソース電圧が上昇すると、本来はＬＯＷである第１のインバータの出力電位が上昇してしまう。これにより、第２のインバータは、本来はＬＯＷである入力信号についてＨＩＧＨ入力であると誤判定し、第２のインバータの出力をＬＯＷに変化させようとする。このとき、第２のインバータの出力のＬＯＷへの変化、即ち第１のインバータの入力のＬＯＷへの変化が、第１のインバータのＰＭＯＳトランジスタの閾値を超える前に電源雑音が無くなれば、ラッチは元の状態に戻るので問題は起きない。しかし、第２のインバータの出力のＬＯＷへの変化が第１のインバータのＰＭＯＳトランジスタの閾値を超えてしまいこのＰＭＯＳトランジスタがＯＮ状態となってしまうと、第１のインバータの出力はＨＩＧＨとなってしまう。これにより、第２のインバータの出力もＬＯＷで安定してしまい、ラッチ保持データが反転したことになる。
　また、第１のインバータの入力がＬＯＷで出力がＨＩＧＨであり、第２のインバータの入力がＨＩＧＨで出力がＬＯＷである場合に、第１のインバータのＰＭＯＳトランジスタのソース側に雑音が侵入しソース電圧が下降することがある。この場合も上記と同様に、ラッチ保持データが反転する可能性がある。
　このようなラッチ保持データの反転は、外部からのデータ印加のないＲｅａｄ時に発生する。外部からのデータ印加のあるＷｒｉｔｅ時には、第２のインバータの駆動力よりも大きな外部信号源の駆動力によりデータが印加されているので、第１のインバータの入力ノードは反転しない。即ち、外部からのデータ印加のあるＷｒｉｔｅ時には、ラッチ保持データの反転は起こらない。
　なお特許文献１に開示の技術では、ＭＯＳ－ＤＲＡＭの電力削減を実施するために、クロック信号を用いてバックゲートの電圧制御を実施している。この文献では、クロック信号を用いたバックゲート電圧制御について、一般的なＭＯＳ－ＦＥＴにまで対象を拡大して述べられている。しかし、この文献に開示されるバックゲート電圧制御は電力削減を目的とするものであり、電源雑音耐性を上げるのに適したバックゲート電圧制御は開示されていない。
特開平８－１７１８３号公報
　１つの側面では、本発明は、電源雑音に対する耐久力を高めること、又は、ラッチ動作の高速化を図った半導体集積回路を提供することを目的とする。
　半導体集積回路は、ラッチ回路と、同期信号に応じたタイミングで前記ラッチ回路の入力ノードへデータを印加するデータ印加回路と、前記ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させるバックゲート電圧制御回路とを含むことを特徴とする。
　ラッチ回路の駆動方法は、同期信号に応じたタイミングでラッチ回路の入力ノードへデータを印加し、前記ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させる各段階を含むことを特徴とする。
　１実施態様によれば、電源雑音に対する耐久力を高めること、または、ラッチ動作の高速化を図った半導体集積回路を提供することができる。
半導体集積回路の構成の一例を示す図である。 バックゲート電圧制御回路の構成の一例を示す図である。 図１の半導体集積回路の動作の一例を示す図である。 計算機シミュレーションに用いた回路の構成を示す図である。 計算機シミュレーションの条件及び結果を示す表である。 計算機シミュレーションの信号波形を示す図である。 図６のバックゲート電圧制御有りの波形とバックゲート電圧制御無しの波形を拡大して示す図である。 図１に示す半導体集積回路の具体的な構成を示す図である。 図８に示す半導体集積回路の具体的な回路構成の一例を示す図である。 図１に示す半導体集積回路の構成の変形例を示す図である。 バックゲート電圧制御回路の構成の変形例を示す図である。 バックゲート電圧制御回路を用いた場合の図１の半導体集積回路の動作の一例を示す図である。 バックゲート電圧制御回路を用いた場合の図１の半導体集積回路の動作の別の一例を示す図である。 図１１に示すバックゲート電圧制御回路を図１に適用した場合の具体的な回路構成の一例を示す図である。 図８に示す半導体集積回路の変形例である。 図１５の半導体集積回路の動作の一例を示す図である。 図８に示す半導体集積回路の別の変形例である。 図１７に示す半導体集積回路の具体的な回路構成の一例を示す図である。 ラッチ回路としてＤｉｃｅラッチを用いた半導体集積回路の構成の一例を示す図である。 図１に示す半導体集積回路の変形例の構成の一例である。 トリプルウェル構造とツインウェル構造とを比較して示した図である。 チョッパ回路の構成の一例を示す図である。 図２２のチョッパ回路の動作の一例を示す図である。 図２２のチョッパ回路の動作の別の一例を示す図である。 チョッパ回路の構成の別の一例を示す図である。 図２５のチョッパ回路の動作の一例を示す図である。 図２５のチョッパ回路の動作の別の一例を示す図である。 バックゲート電圧制御を複数のラッチ回路に対して適用した場合の構成例を示す図である。 バックゲート電圧制御を複数のラッチ回路に対して適用した場合の別の構成例を示す図である。
　以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
　図１は、半導体集積回路の構成の一例を示す図である。図１に示す半導体集積回路は、ＰＭＯＳトランジスタ１１乃至１３、ＮＭＯＳトランジスタ１４乃至１６、及びバックゲート電圧制御回路１７を含む。ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５が第１インバータ１９として機能し、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１６が第２インバータ２０として機能する。これら第１インバータ１９と第２インバータ２０とがラッチ回路として機能する。第１インバータ１９は、第１ノードＮ１に入力が接続され、第２ノードＮ２に出力が接続される。第２インバータ２０は、第２ノードＮ２に入力が接続され、第１ノードＮ１に出力が接続される。第２インバータ２０の出力は更に出力ノードＯＵＴにも接続される。第２インバータ２０は第１インバータ１９のキーパーとして用いられ、一般的に、第２インバータ２０は第１インバータ１９よりも駆動能力が弱く作られている。
　ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１４は、互いに並列に接続されてトランスミッションゲート１８として機能する。このトランスミッションゲート１８は、同期信号Ｃｌｏｃｋに応じたタイミングで、ラッチ回路の入力ノードＮ１へデータを印加するデータ印加回路として機能する。バックゲート電圧制御回路１７は、同期信号Ｃｌｏｃｋに応じた転送制御信号ＸＣＫ及びＣＫをそれぞれＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１４に印加する。
　バックゲート電圧制御回路１７は更に、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、同期信号Ｃｌｏｃｋに応じたタイミングで変化させる。図１の構成例において、この少なくとも１つのトランジスタは、第１ノードＮ１にゲート端が接続され且つ第２ノードＮ２にドレイン端が接続された、第１インバータ１９に含まれるＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５である。バックゲート電圧制御回路１７は、バックゲート電圧ＶＢＧ（Ｐ）をＰＭＯＳトランジスタ１２のバックゲートに印加し、バックゲート電圧ＶＢＧ（Ｎ）をＮＭＯＳトランジスタ１５のバックゲートに印加する。
　図２は、バックゲート電圧制御回路１７の構成の一例を示す図である。バックゲート電圧制御回路１７は、１つ又は複数のインバータ２１、インバータ２２、チョッパ回路２３、及び電圧切替回路２４を含む。チョッパ回路２３は、一定期間のＨＩＧＨ及び同一長のＬＯＷを繰り返す同期信号（クロック信号）Ｃｌｏｃｋを入力として、同期信号ＣｌｏｃｋのＨＩＧＨ期間よりも短縮された長さのＨＩＧＨ期間と残りのＬＯＷ期間とを有するパルス信号を生成してよい。電圧切替回路２４は、当該パルス信号のＨＩＧＨ期間においてバックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）を第１電圧に保持し、当該パルス信号のＬＯＷ期間においてバックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）を逆バイアスである第２電圧に保持する。１つ又は複数のインバータ２１は偶数個のインバータであってよく、クロック信号Ｃｌｏｃｋをインバータの個数に応じた時間分遅延させて、転送制御信号ＣＫとして出力する。なお１つ又は複数のインバータ２１は、転送制御信号の変化とバックゲート電圧の変化との間に所望のタイミング関係を実現するために遅延時間を導入するためのものであり、場合によっては設けられなくともよい。またインバータ２２は、転送制御信号ＣＫを入力とし、転送制御信号ＣＫの反転信号ＸＣＫを出力する。
　図３は、図１の半導体集積回路の動作の一例を示す図である。図３には、図２に示す１つ又は複数のインバータ２１が設けられていない場合のタイミング関係が示され、クロック信号Ｃｌｏｃｋと転送制御信号ＣＫ及びＸＣＫとのエッジタイミングが略同一である。転送制御信号ＣＫ及びＸＣＫがそれぞれＨＩＧＨ及びＬＯＷの時、図１のトランスミッションゲート１８が導通し、動作モードは書き込みモードとなる。即ち、このとき、入力電位ＩＮがトランスミッションゲート１８を介して第1ノードＮ１に印加される。これにより、第1ノードＮ１の電位が入力電位ＩＮと同一となる。第１インバータ１９は、入力電位ＩＮに等しい第1ノードＮ１の電位に応じて、第２ノードＮ２に入力電位ＩＮの反転電位を生成する。また第２インバータ２０は、入力電位ＩＮの反転電位である第２ノードＮ２の電位に応じて、出力ノードＯＵＴに入力電位ＩＮに等しい電位を生成する。この出力ノードＯＵＴは第１ノードＮ１に接続されている。従って、第1ノードＮ１が入力電位ＩＮであり、第２ノードＮ２が入力電位ＩＮの反転電位である状態が、安定状態としてラッチ回路に維持されることになる。
　上記の書き込み動作期間においては、図３に示されるように第１インバータ１９のＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）は電源電圧ＶＤＤに設定される。また第１インバータ１９のＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）はグランド電圧ＶＳＳに設定される。従って、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５のバックゲート電圧はそれぞれのトランジスタのソース電圧と等しくなり、それぞれの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）はバイアス効果の無い通常値となる。
　転送制御信号ＣＫ及びＸＣＫがそれぞれＬＯＷ及びＨＩＧＨの時、図１のトランスミッションゲート１８が非導通となり、動作モードは読み出しモードとなる。即ち、出力ノードに出力電位ＯＵＴが現れており、第1ノードＮ１が出力電位ＯＵＴに等しく、第２ノードＮ２が出力電位ＯＵＴの反転電位である状態が、安定状態としてラッチ回路に維持されている。出力ノードに接続される次段の回路（別のラッチ回路等）が、転送制御信号ＣＫ及びＸＣＫがそれぞれＬＯＷ及びＨＩＧＨである読み出し期間の間に、出力ノードの出力電位ＯＵＴを読み出す。
　上記の読み出し動作期間においては、図３に示されるように第１インバータ１９のＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）は電源電圧ＶＤＤよりも正側の電圧、即ち電源電圧ＶＤＤに対して逆バイアス側である電圧ＶＤＤＨ（＞ＶＤＤ）に設定される。また第１インバータ１９のＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）はグランド電圧ＶＳＳよりも負側の電圧、即ちグランド電圧ＶＳＳに対して逆バイアス側である電圧ＶＳＳＬ（＜ＶＳＳ）に設定される。従って、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５のバックゲート電圧はそれぞれ逆バイアスがかかった状態となり、それぞれの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）はバイアス効果により閾値が増大した状態（ソース電位との差がより大きな電圧）となる。
　このように、ラッチ回路の読み出し動作期間においては、第１インバータ１９のトランジスタのバックゲート電圧を逆バイアスすることにより、トランジスタの閾値電圧を大きくする。読み出し動作期間において逆バイアスをかけて閾値電圧を大きくすることにより、読み出し動作期間における電源雑音の耐性を向上させることができる。またラッチ回路の書き込み動作期間においては、バイアス効果の無い通常の閾値電圧を用いて高速な書き込み動作を維持することができる。書き込み動作期間においては、外部信号源の大きな駆動力によりデータ電位が印加されているので、第１インバータ１９の入力ノードＮ１の電位が電源雑音により反転することはなく、バックゲート電圧を逆バイアスする必要はない。
　一般的には、書き込み動作期間の少なくとも一部においてバックゲート電圧をソース電圧に保持し、読み出し動作期間の少なくとも一部においてバックゲート電圧を逆バイアスである電圧に保持してよい。図３に示す例では、書き込み動作期間の少なくとも前半部においてバックゲート電圧をソース電圧に設定し、書き込み動作期間においてバックゲート電圧をソース電圧から逆バイアス電圧に変化させる。そして読み出し動作期間の全期間に亘り、バックゲート電圧を逆バイアス電圧に保持している。これは、トランジスタのバックゲート電圧の変化に応答して、トランジスタの閾値電圧が直ちに変化するわけではなく、若干の遅延が発生するからである。読み出し動作期間において電源雑音耐性を向上させるためは、読み出し動作期間の全期間に亘り閾値電圧が大きくなっていることが好ましい。そこで図３に示す例では、逆バイアスのバックゲート電圧を印加するタイミングを、読み出し期間の開始タイミングよりも若干早く設定している。
　以下に、図１の半導体集積回路の雑音耐性向上の効果を示す計算機シミュレーションについて説明する。図４は、計算機シミュレーションに用いた回路の構成を示す図である。計算機シミュレーションに用いた回路は、ＰＭＯＳトランジスタ３１乃至３７、ＮＭＯＳトランジスタ３８乃至４４を含む。ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３９は、互いに並列に接続されてトランスミッションゲートとして機能する。ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ４０が第１インバータとして機能する。ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ４３が第２インバータとして機能する。ＰＭＯＳトランジスタ３３のバックゲート電圧の切替えのためにＰＭＯＳトランジスタ３４及び３５が用いられ、ＮＭＯＳトランジスタ４０のバックゲート電圧の切替えのためにＮＭＯＳトランジスタ４１及び４２が用いられる。ＮＭＯＳトランジスタ４１及び４２のゲート電位ＷＲ及びＸＷＲＨは、互いに論理的に反転している。またＰＭＯＳトランジスタ３４及び３５のゲート電位ＸＷＲ及びＷＲＨは、互いに論理的に反転している。またＷＲとＸＷＲとは互いに反転しており、ＷＲＨとＸＷＲＨとは互いに反転している。なおＮＭＯＳトランジスタ４０のソース端に、電源雑音ＶＮＯＩＳＥを印加する。ＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ４４は、データ出力用のインバータである。
　図５は、計算機シミュレーションの条件及び結果を示す表である。電源電圧は１．０Ｖ、グランド電圧は０．０Ｖである。また図４のＰＭＯＳトランジスタ３３のバックゲート電圧は、書き込み時にソース電位（電源電圧ＶＤＤ）１．０Ｖに設定し、ホールド時に逆バイアス電位（ＶＤＤＨ）１．８Ｖに設定した。また図４のＮＭＯＳトランジスタ４０のバックゲート電圧は、書き込み時にソース電位（グランド電圧ＶＳＳ）０．０Ｖに設定し、ホールド時に逆バイアス電位（ＶＳＳＬ）－０．８Ｖに設定した。また比較のために、ＰＭＯＳトランジスタ３３のバックゲート電圧を１．０Ｖに固定し、且つＮＭＯＳトランジスタ４０のバックゲート電圧を０．０Ｖに固定した場合のシミュレーション結果を、「バックゲート制御無し」として示してある。
　図５に示されるように、「バックゲート制御無し」の場合、電源雑音印加電圧が０Ｖ～１．２Ｖの時はラッチ回路が正常に動作するが、電源雑音印加電圧が１．２５Ｖ以上になるとラッチ回路が誤動作を示す。それに対して、「バックゲート制御有り」の場合には、電源雑音印加電圧が０Ｖ～３．０Ｖの広い範囲において、ラッチ回路が正常に動作している。
　図６は、計算機シミュレーションの信号波形を示す図である。（ａ）の電源雑音ＶＮＯＩＳＥの波形に示すように、普段は０．０Ｖである電圧（図４のＮＭＯＳトランジスタ４０のソース電圧）が一時的に所定の電圧に上昇し、その後０．０Ｖに戻る。（ｂ）には入力データ電圧ＩＮの波形が示される。この例では入力電圧は１．０Ｖである。（ｃ）にはバックゲート電圧制御有りの場合の出力電圧ＯＵＴの変化を示し、（ｄ）にはバックゲート電圧制御無しの場合の出力電圧ＯＵＴ'の変化を示す。（ｅ）には転送制御信号ＸＣＫの変化を示し、ＸＣＫがＨＩＧＨ（１．０Ｖ）である期間が読み出し動作期間であり、ＸＣＫがＬＯＷ（０．０Ｖ）である期間が書き込み動作期間である。（ｆ）にはバックゲート電圧制御信号ＷＲ（図４のＮＭＯＳトランジスタ４１のゲート電圧）を示し、このＷＲがＬＯＷの期間はバックゲート電圧が逆バイアスされ、ＷＲがＨＩＧＨの期間はバックゲート電圧がバイアス無し（ソース電圧）である。
　（ｃ）のバックゲート電圧制御有りの場合は、波形Ａに示すように、電源雑音に応答して出力電圧ＯＵＴが一時的に上昇するが、その後本来の電圧値０．０Ｖに戻っている。それに対して（ｄ）のバックゲート電圧制御無しの場合は、波形Ｂに示すように、電源雑音に応答して出力電圧ＯＵＴ'が上昇すると、そのまま誤った電圧値１．０Ｖに推移して安定してしまう。
　図７は、図６のバックゲート電圧制御有りの波形とバックゲート電圧制御無しの波形を拡大して示す図である。上段がバックゲート電圧制御無しの場合の出力電圧の波形であり、下段がバックゲート電圧制御有りの場合の出力電圧の波形である。バックゲート電圧制御無しの場合、電源雑音電圧ＶＮＯＩＳＥが１．２Ｖ迄であれば、出力電圧が一時的に上昇してもその後本来の電圧値０．０Ｖに戻っている。しかし電源雑音電圧ＶＮＯＩＳＥが１．２５Ｖ以上の場合には、出力電圧が上昇して１．０Ｖに到達し、そのまま安定してしまう。それに対してバックゲート電圧制御有りの場合、ＶＮＯＩＳＥが最大値の３．０Ｖであっても、出力電圧が一時的に上昇した後に本来の電圧値１．０Ｖに戻っている。
　図８は、図１に示す半導体集積回路の具体的な構成を示す図である。図８において、図１及び図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図８に示す半導体集積回路においては、図１のバックゲート電圧制御回路１７が、図２に示すインバータ２２、チョッパ回路２３、及び電圧切替回路２４－１及び２４－２に置き換えられている。図８においては、図２に示す１つ又は複数のインバータ２１は設けられていない。
　図８に示す半導体集積回路においては、チョッパ回路２３からの信号に応じて、スイッチ回路である電圧切替回路２４－１及び２４－２の接続が切り換えられ、バックゲート電圧が変化させられる。ＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）の場合は、スイッチ回路２４－１により書き込み動作時にはＶＤＤに設定され、読み出し動作時にはＶＤＤＨ（＞ＶＤＤ）に設定される。ＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）の場合は、スイッチ回路２４－２により書き込み動作時にはＶＳＳに設定され、読み出し動作時にはＶＳＳＬ（＜ＶＳＳ）に設定される。
　図９は、図８に示す半導体集積回路の具体的な回路構成の一例を示す図である。図９において、図８と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図９に示す半導体集積回路は、ＰＭＯＳトランジスタ１１乃至１３及びＮＭＯＳトランジスタ１４乃至１６、インバータ２２、チョッパ回路２３、ＰＭＯＳトランジスタ５１乃至５４、ＮＭＯＳトランジスタ５５乃至５８、及びレベルコンバータ５９及び６０を含む。ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５５は、データ入力用のインバータであり、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５６は、データ出力用のインバータである。
　チョッパ回路２３は、バックゲート電圧制御信号ＷＲ及びＸＷＲを生成する。バックゲート電圧制御信号ＷＲ及びＸＷＲは、書き込み動作期間の少なくとも一部においてＨＩＧＨ及びＬＯＷであり、読み出し動作期間の少なくとも一部においてＬＯＷ及びＨＩＧＨである。チョッパ回路２３の出力するバックゲート電圧制御信号ＷＲは、ＮＭＯＳトランジスタ５７のゲートとレベルコンバータ６０の入力に印加される。レベルコンバータ６０は、バックゲート電圧制御信号ＷＲの論理を反転すると共に電圧レベルを下降させて、バックゲート電圧制御信号ＸＷＲＨを生成する。バックゲート電圧制御信号ＸＷＲＨは、ＮＭＯＳトランジスタ５８のゲートに印加される。ＮＭＯＳトランジスタ５７及び５８のソースは、グランド電圧ＶＳＳ及び降圧電圧ＶＳＳＬ（＜ＶＳＳ）に接続される。レベルコンバータ６０は、ＮＭＯＳトランジスタ５８が書き込み動作時に適切に非導通状態となるように、ＶＳＳよりも降圧された電圧ＶＳＳＬを生成するためのものである。バックゲート電圧制御信号ＷＲ及びＸＷＲＨによりＮＭＯＳトランジスタ５７及び５８の導通及び非導通が制御され、ＮＭＯＳトランジスタ１５のバックゲート電圧が制御される。
　またチョッパ回路２３の出力するバックゲート電圧制御信号ＸＷＲは、ＰＭＯＳトランジスタ５３のゲートとレベルコンバータ５９の入力に印加される。レベルコンバータ５９は、バックゲート電圧制御信号ＸＷＲの論理を反転すると共に電圧レベルを上昇させて、バックゲート電圧制御信号ＷＲＨを生成する。バックゲート電圧制御信号ＷＲＨは、ＰＭＯＳトランジスタ５４のゲートに印加される。ＰＭＯＳトランジスタ５３及び５４のソースは、電源電圧ＶＤＤ及び昇圧電圧ＶＤＤＨ（＞ＶＤＤ）に接続される。レベルコンバータ５９は、ＰＭＯＳトランジスタ５４が書き込み動作時に適切に非導通状態となるように、ＶＤＤよりも昇圧された電圧ＶＤＤＨを生成するためのものである。バックゲート電圧制御信号ＸＷＲ及びＷＲＨによりＰＭＯＳトランジスタ５３及び５４の導通及び非導通が制御され、ＰＭＯＳトランジスタ１２のバックゲート電圧が制御される。
　チョッパ回路２３により、クロック信号Ｃｌｏｃｋに基づいて適切なバックゲート電圧制御信号ＷＲ及びＸＷＲを生成することにより、図９の半導体集積回路は図３に示す動作と同様の動作を実行することができる。即ち、ラッチ回路の読み出し動作期間においては、第１インバータ１９のトランジスタのバックゲート電圧を逆バイアスすることにより、トランジスタの閾値電圧を大きくする。読み出し動作期間において逆バイアスをかけて閾値電圧を大きくすることにより、読み出し動作期間における電源雑音の耐性を向上させることができる。またラッチ回路の書き込み動作期間においては、バイアス効果の無い通常の閾値電圧を用いて高速な書き込み動作を維持することができる。また更に、逆バイアスのバックゲート電圧を印加するタイミングを読み出し期間の開始タイミングよりも若干早く設定することにより、読み出し動作期間の全期間に亘り閾値電圧を大きく設定してよい。
　図１０は、図１に示す半導体集積回路の構成の変形例を示す図である。図１０において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１０において、第２インバータ２０の電源電圧側にはＰＭＯＳトランジスタ６１が直列接続され、グランド電圧側にはＮＭＯＳトランジスタ６２が直列接続される。ＰＭＯＳトランジスタ６１のゲートには転送制御信号ＣＫが印加され、ＮＭＯＳトランジスタ６２のゲートには転送制御信号ＸＣＫが印加される。これらＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２を含め第２インバータ２０は、クロックドインバータとして動作する。
　バックゲート電圧制御を利用した場合、閾値電圧の変化が遅いために、図３にも示されるように、書き込み動作期間において書き込み速度が落ちる期間が存在してしまう。そこで図１０に示すように、第２インバータとしてクロックドインバータを用いることにより、書込み時に第２インバータ２０の負荷を第１インバータ１９から切り離して、書き込み性能を上げることが可能となる。このように第２インバータとしてクロックドインバータを用いれば、バックゲート電圧制御により電源雑音耐性を持たせながらも、良好な高速書き込み性能を実現することができる。
　図１１は、バックゲート電圧制御回路の構成の変形例を示す図である。図１１において図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１１に示すバックゲート電圧制御回路１７Ａにおいては、図２に示すバックゲート電圧制御回路１７と異なり、チョッパ回路２３が設けられていない。このようなバックゲート電圧制御回路１７Ａを、図１や図１０に示すバックゲート電圧制御回路１７の代りに用いてもよい。
　図１２は、バックゲート電圧制御回路１７Ａを用いた場合の図１の半導体集積回路の動作の一例を示す図である。図１２に示す動作例では、書き込み動作期間の全期間に亘り、バックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）がソース電圧（ＶＤＤ及びＶＳＳ）に設定される。また読み出し動作期間の全期間に亘り、バックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）が逆バイアス電圧（ＶＤＤＨ及びＶＳＳＬ）に設定される。この場合、トランジスタの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）は読み出し動作期間の開始部分ＲＳにおいて十分に大きくなっていない。従って、この開始部分ＲＳの期間において電源雑音が発生すると、ラッチ回路の保持しているデータが反転してしまう恐れがある。その場合、読み出し動作期間の略全期間に亘り、反転して誤ったデータが保持されていることになり、後段の動作に誤動作が発生してしまう。
　図１３は、バックゲート電圧制御回路１７Ａを用いた場合の図１の半導体集積回路の動作の別の一例を示す図である。図１３に示す動作例では、１つ又は複数のインバータ２１の遅延量を大きく設定することにより、バックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）の切り替わりのタイミングよりも、転送制御信号ＣＫ及びＸＣＫのエッジタイミングを遅らせている。これにより、読み出し動作期間においてトランジスタの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）が十分に大きくなっていない時間領域は、読み出し動作期間の終了部分ＲＥに存在することになる。この終了部分ＲＥの期間において電源雑音が発生すると、ラッチ回路の保持しているデータが反転してしまう恐れがある。しかしながら、このデータ反転が起こるのは読み出し動作期間の最後の部分に過ぎず、読み出し動作期間の略全期間を占めるＲＥの前の期間においては、正しいデータが保持され続けることになる。
　一般的には、書き込み動作期間の少なくとも一部においてバックゲート電圧をソース電圧に保持し、読み出し動作期間の少なくとも一部においてバックゲート電圧を逆バイアスである電圧に保持してよい。図１３に示す例では、書き込み動作期間の少なくとも前半部においてバックゲート電圧をソース電圧に保持し、読み出し動作期間の少なくとも前半部においてバックゲート電圧を逆バイアス電圧に保持している。書き込み動作期間の前半部において書き込み動作を実行すれば高速な書き込みを実現でき、また読み出し動作期間の前半部において読み出し動作を実行すれば電源雑音に影響されない正しいデータを読み出すことができる。
　図１４は、図１１に示すバックゲート電圧制御回路１７Ａを図１に適用した場合の具体的な回路構成の一例を示す図である。図１４において、図９と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１４においては、図９と比較してチョッパ回路２３が取り除かれ、電圧切替回路２４の一部としてインバータ７０が設けられている。また図１４においてはインバータ２２の入力側に１つ又は複数のインバータ２１が設けられている。
　この場合、書き込み動作期間の長さとバックゲート電圧をソース電圧に設定した期間の長さとは等しく、また読み出し動作期間の長さとバックゲート電圧を逆バイアス状態に設定した期間の長さとは等しい。但し、１つ又は複数のインバータ２１の遅延量を大きく設定することにより、図１３に示したように、読み出し動作期間においてトランジスタの閾値電圧が十分に大きくなっていない時間領域を、読み出し動作期間の終了部分ＲＥに位置させることができる。
　図１５は、図８に示す半導体集積回路の変形例である。図１５において、図８と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１５に示す半導体集積回路の構成要素は、図８に示す半導体集積回路の構成要素と基本的に同一である。但し図１５に示す半導体集積回路においては、バックゲート電圧が順バイアスと逆バイアスとの間で切り換えられる。ＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）の場合は、スイッチ回路２４－１により書き込み動作時にはＶＤＤＬに設定され、読み出し動作時にはＶＤＤＨに設定される。ＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）の場合は、スイッチ回路２４－２により書き込み動作時にはＶＳＳＨに設定され、読み出し動作時にはＶＳＳＬに設定される。ここで、ＶＤＤＬ＜ＶＤＤ＜ＶＤＤＨであり、ＶＳＳＬ＜ＶＳＳ＜ＶＳＳＨである。即ち、ＶＤＤＬは、ＮＭＯＳトランジスタ１２のソース電圧ＶＤＤに対して順バイアス側の電圧である。またＶＳＳＨは、ＰＭＯＳトランジスタ１５のソース電圧ＶＳＳに対して順バイアス側の電圧である。
　図１６は、図１５の半導体集積回路の動作の一例を示す図である。書き込み動作期間においては、図１６に示されるように第１インバータ１９のＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）は順バイアス電圧ＶＤＤＬ（＜ＶＤＤ）に設定される。また第１インバータ１９のＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）は順バイアス電圧ＶＳＳＨ（＞ＶＳＳ）に設定される。従って、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５のそれぞれの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）は、バイアス効果により閾値が減少した状態（ソース電位との差がより小さな電圧）となる。
　また読み出し動作期間においては、図１６に示されるように第１インバータ１９のＰＭＯＳトランジスタ１２のバックゲート電圧ＶＢＧ（Ｐ）は逆バイアス電圧ＶＤＤＨ（＞ＶＤＤ）に設定される。また第１インバータ１９のＮＭＯＳトランジスタ１５のバックゲート電圧ＶＢＧ（Ｎ）は逆バイアス電圧ＶＳＳＬ（＜ＶＳＳ）に設定される。従って、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５のそれぞれの閾値電圧ＶＴＨ（Ｐ）及びＶＴＨ（Ｎ）は、バイアス効果により閾値が増大した状態（ソース電位との差がより大きな電圧）となる。
　このように、ラッチ回路の読み出し動作期間においては、第１インバータ１９のトランジスタのバックゲート電圧を逆バイアスすることにより、トランジスタの閾値電圧を大きくする。読み出し動作期間において逆バイアスをかけて閾値電圧を大きくすることにより、読み出し動作期間における電源雑音の耐性を向上させることができる。またラッチ回路の書き込み動作期間においては、順バイアスの閾値電圧を用いて高速な書き込み動作を実現することができる。
　図１７は、図８に示す半導体集積回路の別の変形例である。図１７において、図８と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１７に示す半導体集積回路の構成要素は、図８に示す半導体集積回路の構成要素と基本的に同一である。但し図１７に示す半導体集積回路においては、第２インバータ２０のトランジスタのバックゲート電圧も、第１インバータ１９のトランジスタのバックゲート電圧と同様に同期信号Ｃｌｏｃｋに応じて制御する。即ち、第２ノードＮ２にゲート端が接続され且つ第１ノードＮ１にドレイン端が接続された、第２インバータ２０に含まれる少なくとも１つのトランジスタ１３，１６のバックゲート電圧を、同期信号Ｃｌｏｃｋに応じたタイミングで変化させる。
　図１８は、図１７に示す半導体集積回路の具体的な回路構成の一例を示す図である。図１８において、図９及び図１７と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。ＮＭＯＳトランジスタ５７及び５８のソースは、グランド電圧ＶＳＳ及び降圧電圧ＶＳＳＬ（＜ＶＳＳ）に接続される。バックゲート電圧制御信号ＷＲ及びＸＷＲＨによりＮＭＯＳトランジスタ５７及び５８の導通及び非導通が制御され、第１インバータ１９のＮＭＯＳトランジスタ１５及び第２インバータ２０のＮＭＯＳトランジスタ１６のバックゲート電圧が制御される。またＰＭＯＳトランジスタ５３及び５４のソースは、電源電圧ＶＤＤ及び昇圧電圧ＶＤＤＨ（＞ＶＤＤ）に接続される。バックゲート電圧制御信号ＸＷＲ及びＷＲＨによりＰＭＯＳトランジスタ５３及び５４の導通及び非導通が制御され、第１インバータ１９のＰＭＯＳトランジスタ１２及び第２インバータ２０のＰＭＯＳトランジスタ１３のバックゲート電圧が制御される。
　図１７及び図１８に示すような回路構成とすることで、第１インバータ１９と第２インバータ２０とでウェルを共有することが可能となる。例えば図８及び図９に示す回路構成のように、第１インバータ１９のバックゲート電圧を可変制御し、第２インバータ２０のバックゲート電圧を固定とする場合、第１インバータ１９と第２インバータ２０とを異なるウェルに形成することになる。それに対して、第１インバータ１９及び第２インバータ２０のバックゲート電圧を共通に可変制御するならば、第１インバータ１９と第２インバータ２０とを同一のウェルに形成すればよい。従って、回路のレイアウト面積を小さくすることが可能となる。
　図１９は、ラッチ回路としてＤｉｃｅラッチを用いた半導体集積回路の構成の一例を示す図である。図１９において、図９と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１９の半導体集積回路は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１４、インバータ２２、チョッパ回路２３、ＰＭＯＳトランジスタ５３及び５４、ＮＭＯＳトランジスタ５７及び５８、ＰＭＯＳトランジスタ８１乃至８４、及びＮＭＯＳトランジスタ８５乃至８８を含む。
　Ｄｉｃｅ（Dual Interlocked Storage Cell）ラッチは、２つのインバータを各々の出力が他方の入力に接続されるように相互に接続する点では従来のラッチと同様であるが、それらのインバータとして２入力２出力のデュアルポートインバータを用いる。これによりソフトエラーの発生率を大幅に減少させることができる。図１９において、ＰＭＯＳトランジスタ８１及び８３とＮＭＯＳトランジスタ８５及び８７が第１インバータ（２入力２出力のデュアルポートインバータ）として機能する。ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタ８７とが直列接続され、ＰＭＯＳトランジスタ８３とＮＭＯＳトランジスタ８５とが直列接続される。そしてＰＭＯＳトランジスタ８１のゲートとＮＭＯＳトランジスタ８５のゲートとが第１ノードＮ１Ａに接続され、ＰＭＯＳトランジスタ８３のゲートとＮＭＯＳトランジスタ８７のゲートとが別の第１ノードＮ１Ｂに接続される。第１ノードＮ１Ａ及びＮ１Ｂの何れが入出力ノードでもよいが、この例では一方の第１ノードＮ１Ａが入出力ノードとなっている。
　更に、ＰＭＯＳトランジスタ８２及び８４とＮＭＯＳトランジスタ８６及び８８が第２インバータ（２入力２出力のデュアルポートインバータ）として機能する。ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８８とが直列接続され、ＰＭＯＳトランジスタ８４とＮＭＯＳトランジスタ８６とが直列接続される。そしてＰＭＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ８６のゲートとが第２ノードＮ２Ａに接続され、ＰＭＯＳトランジスタ８４のゲートとＮＭＯＳトランジスタ８８のゲートとが別の第２ノードＮ２Ｂに接続される。
　第１インバータは、２つの第１ノードＮ１Ａ及びＮ１Ｂに２つの入力が接続され、２つの第２ノードＮ２Ａ及びＮ２Ｂに２つの出力が接続される。また第２インバータは、２つの第２ノードＮ２Ａ及びＮ２Ｂに２つの入力が接続され、２つの第１ノードＮ１Ａ及びＮ１Ｂに２つの出力が接続される。
　上記の構成のＤｉｃｅラッチにおいて、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、同期信号Ｃｌｏｃｋに応じたタイミングで変化させてよい。図１９に示す例では、ラッチ回路に含まれる第１インバータの４つのトランジスタと第２インバータの４つのトランジスタとについて、バックゲート電圧を制御している。即ち、チョッパ回路２３からの転送制御信号によりＮＭＯＳトランジスタ５７及び５８の導通及び非導通を制御し、ＮＭＯＳトランジスタ８５乃至８８のバックゲート電圧を制御している。またチョッパ回路２３からの転送制御信号によりＰＭＯＳトランジスタ５３及び５４の導通及び非導通を制御し、ＰＭＯＳトランジスタ８１乃至８４のバックゲート電圧を制御している。
　図２０は、図１に示す半導体集積回路の変形例の構成の一例である。図２０において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１においては、バックゲート電圧制御回路１７が、第１インバータ１９のＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１５の両方のバックゲート電圧を制御した。それに対して図２０においては、バックゲート電圧制御回路１７Ｂが、第１インバータ１９のＰＭＯＳトランジスタ１２のバックゲート電圧のみを制御する。即ち、第１インバータ１９のＮＭＯＳトランジスタ１５については、バックゲート電圧を固定とする。それ以外の構成及び動作については、図１に示す半導体集積回路の場合と同様である。
　図２０に示す回路構成は、ラッチ回路がＨＩＧＨを保持する期間が長い場合に有効である。ラッチ回路がＨＩＧＨを保持している場合、第１インバータ１９の出力はＬＯＷであり、第２インバータ２０の出力はＨＩＧＨである。この状態で、グランド電圧ＶＳＳに電源雑音が印加され、第１インバータ１９の出力が上昇することにより、第２インバータ２０の出力電圧が低下したとする。このとき、読み出し動作期間ではＰＭＯＳトランジスタ１２の閾値電圧が大きくなっているので、第１インバータ１９が反転し難い。従って、適切な電源雑音耐性を実現することができる。同様に、ラッチ回路がＬＯＷを保持する期間が長い場合には、第１インバータ１９のＮＭＯＳトランジスタ１５のバックゲート電圧のみを制御する構成としてもよい。
　また図２０に示す構成とした場合、トリプルウェル構造ではなくツインウェル構造で回路を実現できるというメリットがある。図２１は、トリプルウェル構造とツインウェル構造とを比較して示した図である。図面左側にはツインウェル構造が示され、図面右側にはトリプルウェル構造が示される。図１に示すようにＰＭＯＳトランジスタとＮＭＯＳトランジスタとの両方についてバックゲート電圧を制御しようとすると、図２０の右側に示すようなトリプルウェル構造を用いる。この場合、制御端子ＣＴ２を介してＮＭＯＳトランジスタのバックゲート電圧（Ｐウェルの電位）を制御し、制御端子ＣＴ３を介してＰＭＯＳトランジスタのバックゲート電圧（Ｎウェルの電位）を制御することになる。それに対して図２０に示すようにＰＭＯＳトランジスタのみについてバックゲート電圧を制御する場合には、図２０の左側に示すようなツインウェル構造を用いればよい。この場合、制御端子ＣＴ１を介してＰＭＯＳトランジスタのバックゲート電圧（Ｎウェルの電位）を制御することになる。
　図２２は、チョッパ回路の構成の一例を示す図である。図２２に示すチョッパ回路は、１つ又は複数のインバータ９１及びＡＮＤ回路９２を含む。１つ又は複数のインバータ９１の遅延素子列により入力信号ＩＮを遅延させ、ＡＮＤ回路９２により遅延後の信号ＩＮＤと遅延無しの入力信号ＩＮとのＡＮＤをとることで、入力信号ＩＮのパルス幅を適宜調整することができる。
　図２３は、図２２のチョッパ回路の動作の一例を示す図である。図２３は、複数のインバータ９１の数が偶数の場合の動作を示す。入力信号ＩＮを遅延した信号ＩＮＤと入力信号ＩＮとのＡＮＤをとることで、出力ＯＵＴが得られる。この場合、入力信号ＩＮのＨＩＧＨパルスの後半部分を抽出したＨＩＧＨパルスが出力として得られる。
　図２４は、図２２のチョッパ回路の動作の別の一例を示す図である。図２４は、複数のインバータ９１の数が奇数の場合の動作を示す。入力信号ＩＮを遅延した信号ＩＮＤと入力信号ＩＮとのＡＮＤをとることで、出力ＯＵＴが得られる。この場合、入力信号ＩＮのＨＩＧＨパルスの前半部分を抽出したＨＩＧＨパルスが出力として得られる。
　図２５は、チョッパ回路の構成の別の一例を示す図である。図２５に示すチョッパ回路は、１つ又は複数のインバータ９３及びＮＯＲ回路９４を含む。１つ又は複数のインバータ９３の遅延素子列により入力信号ＩＮを遅延させ、ＮＯＲ回路９４により遅延後の信号ＩＮＤと遅延無しの入力信号ＩＮとのＮＯＲをとることで、入力信号ＩＮのパルス幅を適宜調整することができる。
　図２６は、図２５のチョッパ回路の動作の一例を示す図である。図２６は、複数のインバータ９３の数が偶数の場合の動作を示す。入力信号ＩＮを遅延した信号ＩＮＤと入力信号ＩＮとのＮＯＲをとることで、出力ＯＵＴが得られる。この場合、入力信号ＩＮのＬＯＷパルスの後半部分を抽出したＨＩＧＨパルスが出力として得られる。
　図２７は、図２５のチョッパ回路の動作の別の一例を示す図である。図２７は、複数のインバータ９３の数が奇数の場合の動作を示す。入力信号ＩＮを遅延した信号ＩＮＤと入力信号ＩＮとのＮＯＲをとることで、出力ＯＵＴが得られる。この場合、入力信号ＩＮのＬＯＷパルスの前半部分を抽出したＨＩＧＨパルスが出力として得られる。
　図２８は、バックゲート電圧制御を複数のラッチ回路に対して適用した場合の構成例を示す図である。図２８においてバックゲート電圧制御回路１０１は、前述したバックゲート電圧制御回路１７又は１７Ｂであってよい。或いはＰＭＯＳ側又はＮＭＯＳ側の一方のバックゲート電圧を制御する回路（例えば図２０の１７Ｂ）であってもよい。
　図２８に示す回路構成では、複数のラッチ回路１００－１乃至１００－Ｎが設けられる。複数のラッチ回路１００－１乃至１００－Ｎはそれぞれが独立に入力端子Ｄｉ１乃至ＤｉＮ及び出力端子Ｄｏ１乃至ＤｏＮを有し、全体でＮビットのデータを格納する。
　バックゲート電圧制御回路１０１は、複数のラッチ回路１００－１乃至１００－Ｎの各々において、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、同期信号Ｃｌｏｃｋに応じたタイミングで変化させる。この場合、複数のラッチ回路１００－１乃至１００－Ｎにおけるバックゲート電圧制御対象のトランジスタは、同一のウェル内に設けることが可能となる。また複数のラッチ回路１００－１乃至１００－Ｎにおけるバックゲート電圧制御対象のトランジスタが、異なるウェルに配置されている場合も考えられる。その場合であっても、１つのバックゲート電圧制御回路１０１から同一のバックゲート電圧ＶＢＧ（Ｐ）及びＶＢＧ（Ｎ）又は同一のバックゲート電圧制御信号（例えば図９のＷＲ，ＸＷＲ等）を複数のラッチ回路１００－１乃至１００－Ｎに供給することが好ましい。
　図２９は、バックゲート電圧制御を複数のラッチ回路に対して適用した場合の別の構成例を示す図である。図２９においてバックゲート電圧制御回路１１１は、前述したバックゲート電圧制御回路１７又は１７Ｂであってよい。或いはＰＭＯＳ側又はＮＭＯＳ側の一方のバックゲート電圧を制御する回路（例えば図２０の１７Ｂ）であってもよい。
　図２９に示す回路構成では、複数のラッチ回路１１０－１乃至１１０－Ｎが設けられる。複数のラッチ回路１１０－１乃至１１０－Ｎは縦続接続され、シフトレジスタを構成する。これらのラッチ回路１１０－１乃至１１０－Ｎは例えばスキャンチェーンを構成するスキャンフリップフロップであってもよい。この場合も、図２８の場合と同様に、複数のラッチ回路１１０－１乃至１１０－Ｎの各々において、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、同期信号Ｃｌｏｃｋに応じたタイミングで変化させてよい。
　以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
１７　バックゲート電圧制御回路
２３　チョッパ回路
２４　電圧切替回路

Claims (11)

  1. 　ラッチ回路と、
    　同期信号に応じたタイミングで前記ラッチ回路の入力ノードへデータを印加するデータ印加回路と、
    　前記ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させるバックゲート電圧制御回路と
    　を含むことを特徴とする半導体集積回路。
  2. 　前記ラッチ回路は、
    　第１ノードに入力が接続され第２ノードに出力が接続された第１インバータと、
    　前記第２ノードに入力が接続され前記第１ノードに出力が接続された第２インバータと、
    　を含み、
    　前記ラッチ回路の前記入力ノードは前記第１ノードであり、
    　前記少なくとも１つのトランジスタは、前記第１ノードにゲート端が接続され且つ前記第２ノードにドレイン端が接続された、前記第１インバータに含まれる少なくとも１つのトランジスタである
    　ことを特徴とする請求項１記載の半導体集積回路。
  3. 　前記データ印加回路は、第１期間において前記データに対応する電圧を前記第１ノードに印加し、第２期間において前記第１ノードに電圧を印加せず、
    　前記バックゲート電圧制御回路は、前記第１期間の少なくとも一部において前記バックゲート電圧を第１電圧に保持し、前記第２期間の少なくとも一部において前記バックゲート電圧を逆バイアスである第２電圧に保持する
    　ことを特徴とする請求項１又は２記載の半導体集積回路。
  4. 　前記バックゲート電圧制御回路は、前記第１期間の少なくとも前半部において前記バックゲート電圧を前記第１電圧に保持し、前記第２期間の少なくとも前半部において前記バックゲート電圧を前記第２電圧に保持することを特徴とする請求項１乃至３何れか一項記載の半導体集積回路。
  5. 　前記バックゲート電圧制御回路は、前記第１期間の少なくとも前半部において前記バックゲート電圧を前記第１電圧に設定し、前記第１期間において前記バックゲート電圧を前記第１電圧から前記第２電圧に変化させ、前記第２期間の全期間に亘り前記バックゲート電圧を前記第２電圧に保持することを特徴とする請求項１乃至４何れか一項記載の半導体集積回路。
  6. 　前記第１電圧は前記トランジスタのソース電圧に対して順バイアス側の電圧であることを特徴とする請求項１乃至５何れか一項記載の半導体集積回路。
  7. 　前記バックゲート電圧制御回路は、前記第２ノードにゲート端が接続され且つ前記第１ノードにドレイン端が接続された、前記第２インバータに含まれる少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させることを特徴とする請求項１乃至６何れか一項記載の半導体集積回路。
  8. 　前記第１ノードは２つのノードであり、前記第２ノードは２つのノードであり、前記第１インバータ及び前記第２インバータは各々が２入力２出力のデュアルポートインバータであることを特徴とする請求項２乃至７何れか一項記載の半導体集積回路。
  9. 　前記第２インバータはクロックドインバータであることを特徴とする請求項２乃至７何れか一項記載の半導体集積回路。
  10. 　前記ラッチ回路は複数のラッチ回路であり、前記バックゲート電圧制御回路は、前記複数のラッチ回路の各々において、ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させることを特徴とする請求項１乃至９何れか一項記載の半導体集積回路。
  11. 　同期信号に応じたタイミングでラッチ回路の入力ノードへデータを印加し、
    　前記ラッチ回路に含まれるインバータ中の少なくとも１つのトランジスタのバックゲート電圧を、前記同期信号に応じたタイミングで変化させる
    　各段階を含むことを特徴とするラッチ回路の駆動方法。
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