JP5275367B2 - 比較器およびａ／ｄ変換器 - Google Patents

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Description

本明細書で開示される技術は、差動入力信号対を受け取り、クロック信号に同期して、前記差動入力信号対の差電圧に対して比較動作を行う比較器に関する。
近年、情報通信の高速化、光ディスクピックアップの高倍速化・高容量化にともない、高速・広入力帯域、さらに、コスト削減のため小面積・省電力のA/D変換器が必要とされている。
図6は、高速・低消費電力のA/D変換器を構成する比較器に用いられるダイナミック型比較器の構成の一例である。図6に示す比較器は、NMOSトランジスタm0a,m0bで構成される入力トランジスタ部10と、NMOSトランジスタm1a,m1bおよびPMOSトランジスタm3a,m3bを含む正帰還部(クロスカップルインバータラッチ部)20とを備える。
トランジスタm1a,m3aのゲート端子およびトランジスタm3bのドレイン端子に出力端子qが接続され、トランジスタm1b,m3bのゲート端子およびトランジスタm3aのドレイン端子に出力端子qbが接続されている。
NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にNMOSトランジスタm2aが接続され、NMOSトランジスタm2aはクロック信号CLKに同期してスイッチとして作用する。NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にNMOSトランジスタm2bが接続され、NMOSトランジスタm2bはクロック信号CLKに同期してスイッチとして作用する。
PMOSトランジスタm3a,m3bのソース端子は電源VDDに接続されている。PMOSトランジスタm3aのドレイン端子と電源VDDとの間にPMOSトランジスタm4aが接続され、PMOSトランジスタm4aはクロック信号CLKに同期してスイッチとして作用する。PMOSトランジスタm3bのドレイン端子と電源VDDとの間にPMOSトランジスタm4bが接続され、PMOSトランジスタm4bはクロック信号CLKに同期してスイッチとして作用する。
NMOSトランジスタm0aのゲート端子は差動入力信号対の正極iaに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタm1aのソース端子に接続されている。NMOSトランジスタm0bのゲート端子は差動入力信号対の負極ibに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタm1bのソース端子に接続されている。
NMOSトランジスタm2a,m2bのゲート端子およびPMOSトランジスタm4a,m4bのゲート端子はクロック信号CLKに接続されている。
入力トランジスタ部10は、差動入力信号対の正極iaと負極ibとを比較した比較結果を正帰還部20に出力する。
正帰還部20は、クロック信号CLKが所定のレベル以上(以後"High"とする)にある場合、PMOSトランジスタm4a,m4bが開放状態(OFF)になり、NMOSトランジスタm2a,m2bは導通状態(ON)になり、入力トランジスタ部10から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果を出力端子q,qbにディジタル信号として出力する。
クロック信号CLKが所定のレベル以下(以後"Low"とする)にある場合、PMOSトランジスタm4a,m4bが導通状態(ON)になり出力端子q,qbは電源電圧VDDつまり"High"にリセットされる。また、NMOSトランジスタm2a,m2bは開放状態(OFF)になり、電流経路が遮断され、電力消費は0(ゼロ)になる。
これにより、ダイナミック型比較器は省電力であるという長所を有する。
特開平4-43718号公報 特開2003-158456号公報
ここで、図6に示すダイナミック型比較器の動作を図7を用いて再度確認する。
クロック信号CLKは、ある一定周期,あるいは,不定周期で"Low"⇔"High"を繰り返す。クロック信号CLKが"High"のとき、入力トランジスタ部は、差動入力信号対の正極iaと負極ibとの差電圧を比較した比較結果を正帰還部に出力し正帰還部で増幅することで、ia＞ibの場合はq＝"High",qb＝"Low"を出力し、ia＜ibの場合はq＝"Low,qb＝"High"を出力する。クロック信号CLKが"Low"のときはq＝qb＝"High"を出力する。
ダイナミック型比較器の動作速度は、入力トランジスタ部の駆動能力，比較器を構成する各トランジスタのオン抵抗と電源電圧で決まる比較器動作電流，比較器の出力端子q,qbの出力負荷容量で決まる。つまり、入力トランジスタ部の駆動能力が高い・比較器動作電流が大きい・出力負荷容量が小さい時、動作速度を向上させることができる。しかしながら、トランジスタの駆動能力を高くするために入力トランジスタ部のサイズを大きくすると、自己容量が大きくなり動作速度が律速する・占有面積が増大する・入力容量が増大する。また、比較器動作電流を大きくするために各部のトランジスタサイズを大きくすると、自己容量および出力負荷容量が大きくなり動作速度が律速する・占有面積が増大する。
本発明の例示的実施形態による比較器は、入力される差動信号の一方の電圧(ia)と他方の電圧(ib)との比較結果を出力する比較部(10)と、第１のクロック信号(CLK)に同期して動作し、前記比較部(10)からの比較結果を増幅して出力ノード対(q,qb)に出力する第１の正帰還部(20)と、第２のクロック信号(CLKBST,CLKBST_B)に同期して動作し、前記出力ノード対(q,qb)に正帰還を掛ける第２の正帰還部(100,200)とを備える。
本発明の例示的実施形態による比較器では、出力ノード対(q,qb)間の微少な電位差を第１の正帰還部(20)による正帰還とは別の第２の正帰還部(100,200)による正帰還によっても増幅するため出力ノード対(q,qb)の電位が高速に変化する。これにより、消費電力の増加を抑制しつつ比較器の動作速度を向上させることができる。また、本発明の比較器を用いたA/D変換器では、クロック信号周波数を従来のA/D変換器より拡大することが可能である。
図１(a)は、第1の実施形態によるダイナミック型比較器の構成を示す図である。図１(b)は、クロック発生回路の構成の一例を示す図である。 図２(a)は、第2の実施形態によるダイナミック型比較器の構成を示す図である。図２(b)は、クロック発生回路の構成の一例を示す図である。 第1,第2の実施形態によるダイナミック型比較器の動作を説明するためのタイミングチャートである。 第3の実施形態によるダイナミック型比較器の構成を示す図である。 第4の実施形態によるA/D変換器の構成を示す図である。 従来のダイナミック型比較器の構成の一例を示す図である。 図6に示したダイナミック型比較器の動作を説明するためのタイミングチャートである。
以下、例示的実施形態について図面を参照しながら詳細に説明する。なお、図面においては実質的に同一の構成要素には同じ参照符号を付けている。
(第1の実施形態)
第1の実施形態によるダイナミック型比較器の構成を図1(a)に示す。このダイナミック型比較器は、NMOSトランジスタm0a,m0bで構成される入力トランジスタ部10と、NMOSトランジスタm1a,m1bおよびPMOSトランジスタm3a,m3bを含む正帰還部(クロスカップルインバータラッチ部)20と、高速反転回路100とを備えている。
トランジスタm1a,m3aのゲート端子およびトランジスタm3bのドレイン端子に出力端子qが接続され、トランジスタm1b,m3bのゲート端子およびトランジスタm3aのドレイン端子に出力端子qbが接続されている。
NMOSトランジスタm1aのドレイン端子とPMOSトランジスタm3aのドレイン端子との間にNMOSトランジスタm2aが接続され、NMOSトランジスタm2aはクロック信号CLKに同期してスイッチとして作用する。NMOSトランジスタm1bのドレイン端子とPMOSトランジスタm3bのドレイン端子との間にNMOSトランジスタm2bが接続され、NMOSトランジスタm2bはクロック信号CLKに同期してスイッチとして作用する。
PMOSトランジスタm3a,m3bのソース端子は電源VDDに接続されている。PMOSトランジスタm3aのドレイン端子と電源VDDとの間にPMOSトランジスタm4aが接続され、PMOSトランジスタm4aはクロック信号CLKに同期してスイッチとして作用する。PMOSトランジスタm3bのドレイン端子と電源VDDとの間にPMOSトランジスタm4bが接続され、PMOSトランジスタm4bはクロック信号CLKに同期してスイッチとして作用する。
NMOSトランジスタm0aのゲート端子は差動入力信号対の正極iaに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタm1aのソース端子に接続されている。NMOSトランジスタm0bのゲート端子は差動入力信号対の負極ibに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタm1bのソース端子に接続されている。
NMOSトランジスタm2a,m2bのゲート端子およびPMOSトランジスタm4a,m4bのゲート端子はクロック信号CLKに接続されている。
高速反転回路100はNMOSトランジスタmn1a,mn1b,mn2a,mn2bを備えている。NMOSトランジスタmn1aのゲート端子は出力端子qbに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタmn2aのソース端子に接続されている。NMOSトランジスタmn2aのゲート端子はクロック信号CLKBSTに接続され、ドレイン端子は出力端子qに接続されている。NMOSトランジスタmn1bのゲート端子は出力端子qに接続され、ソース端子は基準電位VSSに接続され、ドレイン端子はNMOSトランジスタmn2bのソース端子に接続されている。NMOSトランジスタmn2bのゲート端子はクロック信号CLKBSTに接続され、ドレイン端子は出力端子qbに接続されている。
図1(b)は、図1(a)のダイナミック型比較器のクロック信号を発生させるためのクロック発生回路の構成の一例を示す図である。クロック発生回路は、バッファ回路BUFの入力にクロック信号CLKを与え、クロック信号CLKBSTを得る。また、バッファ回路BUFは、インバータ回路INV1,INV2を縦続接続することで実現可能である。クロック信号CLKBSTはクロック信号CLKと同相で遅延(Δt)をもつ信号となる。
次に、図1(a)および図3を参照しながらダイナミック型比較器の一連の動作を説明する。図3は、クロック信号CLK,CLKBST、比較器の出力q,qb、差動入力信号対の正極ia,負極ibの電圧のタイミングチャートである。
クロック信号CLKが"Low"の時(t2〜t0)、PMOSトランジスタm4a,m4bはON、NMOSトランジスタm2a,m2bはOFFする。これにより、正帰還部20は動作しなくなり、出力端子q,qbは"High"にプルアップされリセットされる。このとき、NMOSトランジスタm2a,m2bがOFFになり、電流経路が遮断され、正帰還部２０および入力トランジスタ部１０には電流が流れない(Reset状態)。時刻t3〜t0の期間はクロック信号CLKBSTも"Low"となり、NMOSトランジスタmn2a,mn2bがOFFするため、高速反転回路100にも電流が流れない。
時刻t0において、クロック信号CLKが"Low"から"High"に切り替わり、PMOSトランジスタm4a,m4bはOFF、NMOSトランジスタm2a,m2bはONする。これにより正帰還部20は動作可能となる。クロック信号CLKが"Low"から"High"に切り替わると、入力トランジスタ部10のNMOSトランジスタm0a,m0bのゲート端子電圧(差動入力信号対の正極ia,負極ibの電圧)に応じてNMOSトランジスタm0a,m0bのドレイン電圧が発生する。つまり、入力トランジスタ部10のNMOSトランジスタm0a,m0bは差動入力信号対の正極iaの電圧と負極ibの電圧とを比較し比較結果を正帰還部20に出力する。正帰還部20は、NMOSトランジスタm0a,m0bのドレイン電圧の差電圧を正帰還し、出力端子q,qbをそれぞれ電源電圧VDDつまり"High"もしくは基準電圧VSSつまり"Low"まで増幅しようと動作する。
クロック信号CLKが"Low"から"High"に切り替わるタイミング(t0)より少し(Δt)遅れたタイミングである時刻t1(＝t0＋Δt)において、クロック信号CLKBSTが"Low"から"High"に切り替わる。なお、Δtは、図1(b)に示したクロック発生回路によって付加される遅延である。Δtは、図1(a)のダイナミック型比較器において高速反転回路100が設けられていない場合，すなわち，図6に示すような構成の場合において、正帰還部20が出力端子q,qbを"High"(VDD)もしくは"Low"(VSS)に増幅するのに要する時間(図7のΔT)よりも短く時間に設定することが好ましい。
クロック信号CLKBSTが"Low"から"High"に切り替わると、NMOSトランジスタmn2a,mn2bがONし、高速反転回路100が動作する。クロック信号CLKBSTはクロック信号CLKより遅れた信号であるため、時刻t1の時点で出力端子q,qb間には差動入力信号対の正極iaと負極ibの電位差に応じて既に微少な電位差が生じている。
NMOSトランジスタmn1aのゲート端子は出力端子qbに接続されているため、出力端子qbの電圧が下がればNMOSトランジスタmn1aのドレイン電圧が上がり結果として出力端子qの電圧が上がり、出力端子qbの電圧が上がればNMOSトランジスタmn1aのドレイン電圧が下がり結果として出力端子qの電圧が下がる。
また、NMOSトランジスタmn1bのゲート端子は出力端子qに接続されているため、出力端子qの電圧が下がればNMOSトランジスタmn1bのドレイン電圧が上がり結果として出力端子qbの電圧が上がり、出力端子qの電圧が上がればNMOSトランジスタmn1bのドレイン電圧が下がり結果として出力端子qbの電圧が下がる。
つまり出力端子q,qb間に正帰還が掛かることになる。このように、出力端子q,qb間の微少な電位差を正帰還部20による正帰還とは別の高速反転回路100による正帰還によっても増幅することで出力端子q,qbの電位が高速に変化する。
以上のように、第1の実施形態によるダイナミック型比較器は、高速反転回路100により、消費電力の増加を抑制しつつ比較器の比較動作を高速化することが可能となる。
なお、図1(a)に示したダイナミック型比較器において、高速反転回路100以外の部分、すなわち入力トランジスタ部10、正帰還部20はあくまでも一例であり、クロック信号に同期して動作する任意の適切なダイナミック型比較器であればよく、その構成は図1(a)に示された構成に限定されない。
また、図1(b)では、バッファ回路BUFの構成例として2つのインバータ回路INV1,INV2を縦続接続した構成を示したが、バッファ回路BUFの構成はこれには限られず、偶数(4,6,8,…)個のインバータ回路を縦続接続した構成等、クロック信号CLKBSTをクロック信号CLKより遅らせることのできる機能を実現する回路であればその構成は問わない。
(第2の実施形態)
第2の実施形態によるダイナミック型比較器の構成を図2(a)に示す。このダイナミック型比較器は、図1(a)の高速反転回路100に代えて高速反転回路200を備えている。その他の構成要素は図1(a)に示したダイナミック型比較器と同様である。
高速反転回路200はPMOSトランジスタmp1a,mp1b,mp2a,mp2bを備えている。PMOSトランジスタmp1aのゲート端子は出力端子qbに接続され、ソース端子は電源VDDに接続され、ドレイン端子はPMOSトランジスタmp2aのソース端子に接続されている。PMOSトランジスタmp2aのゲート端子はクロック信号CLKBST_Bに接続され、ドレイン端子は出力端子qに接続されている。PMOSトランジスタmp1bのゲート端子は出力端子qに接続され、ソース端子は電源VDDに接続され、ドレイン端子はPMOSトランジスタmp2bのソース端子に接続されている。PMOSトランジスタmp2bのゲート端子はクロック信号CLKBST_Bに接続され、ドレイン端子は出力端子qbに接続されている。
図2(b)は、図2(a)のダイナミック型比較器のクロック信号を発生させるためのクロック発生回路の構成の一例を示す図である。クロック発生回路は、バッファ回路BUFとインバータ回路INVが縦続接続されており、バッファ回路BUFの入力にクロック信号CLKを与え、クロック信号CLKと逆位相のクロック信号CLKBST_Bを得る。また、クロック発生回路はインバータ回路INV1,INV2,INV3を縦続接続することで実現可能である。これにより、クロック信号CLKBST_Bはクロック信号CLKと逆相で遅延(Δt)をもつ信号となる。
次に、図2(a)および図3を参照しながらダイナミック型比較器の一連の動作を説明する。図3は、クロック信号CLK,CLKBST_B、比較器の出力q,qb、差動入力信号対の正極ia,負極ibの電圧のタイミングチャートである。
クロック信号CLKが"Low"の時(t2〜t0)、PMOSトランジスタm4a,m4bはON、NMOSトランジスタm2a,m2bはOFFする。これにより、正帰還部20は動作しなくなり、出力端子q,qbは"High"にプルアップされリセットされる。このとき、NMOSトランジスタm2a,m2bがOFFになり、電流経路が遮断され、正帰還部２０および入力トランジスタ部１０には電流が流れない(Reset状態)。時刻t3〜t0の期間はクロック信号CLKBST_Bが"High"となり、PMOSトランジスタmp2a,mp2bがOFFするため、高速反転回路200にも電流が流れない。
時刻t0において、クロック信号CLKが"Low"から"High"に切り替わり、PMOSトランジスタm4a,m4bはOFF、NMOSトランジスタm2a,m2bはONする。これにより正帰還部20は動作可能となる。クロック信号CLKが"Low"から"High"に切り替わると、入力トランジスタ部10のNMOSトランジスタm0a,m0bのゲート端子電圧(差動入力信号対の正極ia,負極ibの電圧)に応じてNMOSトランジスタm0a,m0bのドレイン電圧が発生する。つまり、入力トランジスタ部10のNMOSトランジスタm0a,m0bは差動入力信号対の正極iaの電圧と負極ibの電圧とを比較し比較結果を正帰還部20に出力する。正帰還部20は、NMOSトランジスタm0a,m0bのドレイン電圧の差電圧を正帰還し、出力端子q,qbをそれぞれ電源電圧VDDつまり"High"もしくは基準電圧VSSつまり"Low"まで増幅しようと動作する。
クロック信号CLKが"Low"から"High"に切り替わるタイミング(t0)より少し(Δt)遅れたタイミングである時刻t1(＝t0＋Δt)において、クロック信号CLKBST_Bが"High"から"Low"に切り替わる。なお、Δtは、図2(b)に示したクロック発生回路によって付加される遅延である。Δtは、図2(a)のダイナミック型比較器において高速反転回路200が設けられていない場合，すなわち，図6に示すような構成の場合において、正帰還部20が出力端子q,qbを"High"(VDD)もしくは"Low"(VSS)に増幅するのに要する時間(図7のΔT)よりも短く時間に設定することが好ましい。
クロック信号CLKBST_Bが"High"から"Low"に切り替わると、PMOSトランジスタmp2a,mp2bがONし、高速反転回路200が動作する。クロック信号CLKBST_Bはクロック信号CLKより遅れた信号であるため、時刻t1の時点で出力端子q,qb間には差動入力信号対の正極iaと負極ibの電位差に応じて既に微少な電位差が生じている。
PMOSトランジスタmp1aのゲート端子は出力端子qbに接続されているため、出力端子qbの電圧が下がればPMOSトランジスタmp1aのドレイン電圧が上がり結果として出力端子qの電圧が上がり、出力端子qbの電圧が上がればPMOSトランジスタmp1aのドレイン電圧が下がり結果として出力端子qの電圧が下がる。
また、PMOSトランジスタmp1bのゲート端子は出力端子qに接続されているため、出力端子qの電圧が下がればPMOSトランジスタmp1bのドレイン電圧が上がり結果として出力端子qbの電圧が上がり、出力端子qの電圧が上がればPMOSトランジスタmp1bのドレイン電圧が下がり結果として出力端子qbの電圧が下がる。
つまり出力端子q,qb間に正帰還が掛かることになる。このように、出力端子q,qb間の微少な電位差を正帰還部20による正帰還とは別の高速反転回路200による正帰還によっても増幅することで出力端子q,qbの電位が高速に変化する。
以上のように、第2の実施形態によるダイナミック型比較器は、高速反転回路200により、消費電力の増加を抑制しつつ比較器の比較動作を高速化することが可能となる。
なお、図2(a)に示したダイナミック型比較器において、高速反転回路200以外の部分、すなわち入力トランジスタ部10、正帰還部20はあくまでも一例であり、クロック信号に同期して動作する任意の適切なダイナミック型比較器であればよく、その構成は図2(a)に示された構成に限定されない。
また、図2(b)では、クロック発生回路の構成例として3つのインバータ回路INV1,INV2,INV3を縦続接続した構成を示したが、クロック発生回路の構成はこれには限られず、奇数(5,7,…)個のインバータ回路を縦続接続した構成等、クロック信号CLKBST_Bをクロック信号CLKと逆相にし,かつ,位相をクロック信号CLKより遅らせることのできる機能を実現する回路であればその構成は問わない。
(第3の実施形態)
第3の実施形態によるダイナミック型比較器の構成を図4に示す。このダイナミック型比較器は、図1(a)に示したダイナミック型比較器の構成に加えてさらに図2(a)に示した高速反転回路200を備えている。
第1,第2の実施形態において説明したように高速反転回路100および高速反転回路200は同様の機能を実現する回路であり，また，図4に示すようにこれらは同時に存在することができる。したがって、高速反転回路100と高速反転回路200とを備えた本実施形態のダイナミック型比較器も図1(a),図2(a)に示したダイナミック型比較器と同様の機能を実現する。さらに本実施形態のダイナミック型比較器では、高速反転回路100のNMOSトランジスタmn1a,mn1b,mn2a,mn2bと高速反転回路200のPMOSトランジスタmp1a,mp1b,mp2a,mp2bとが相補的に動作するため、図1(a),図2(a)に示したダイナミック型比較器よりも比較器の比較動作を高速化することが可能となる。
(第4の実施形態)
第1〜第3の実施形態によるダイナミック型比較器は例えば並列型A/D変換器に適用することができる。その一例を図5に示す。図5は、例示的な並列型A/D変換器800に、第1の実施形態によるダイナミック型比較器(図1(a))を適用した例を示す。第1の実施形態によるダイナミック型比較器は、A/D変換器800の比較回路列803の比較回路Cr1〜Crn+1の各々に適用される。図5では、比較回路Cr1に適用した場合の構成を代表的に示している。このように第1の実施形態によるダイナミック型比較器をA/D変換器800に適用することで、A/D変換器800の動作速度を向上させることが可能となる。第2,第3の実施形態によるダイナミック型比較器を適用した場合も同様である。
本発明の多くの特徴および優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴および優位性の全てをカバーすることが意図される。さらに、多くの変更および改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成および動作に限定されるべきではない。したがって、全ての適切な改変物および等価物は本発明の範囲に入るものとされる。
本発明の例示的実施形態による比較器は、消費電力および回路面積の増加を抑制しつつ比較器の動作速度を向上させることができるため、A/D変換器に適用することで低消費電力・高速動作・小面積のA/D変換器を実現することが可能である。
10 入力トランジスタ部
20 正帰還部
100,200 高速反転回路

Claims (6)

  1. 入力される差動信号の一方の電圧と他方の電圧との比較結果を出力する比較部と、
    第１クロック信号に同期して動作し、前記比較部からの比較結果を増幅して出力ノード対に出力する第１正帰還部と、
    第２クロック信号に同期して動作し、前記出力ノード対に正帰還を掛ける第２正帰還部と、
    を備える比較器。
  2. 前記第２クロック信号の位相は前記第１クロック信号の位相よりも遅れている、
    請求項１に記載の比較器。
  3. 前記第２正帰還部は、
    第１、第２、第３及び第４NMOSトランジスタを含み、
    前記第１NMOSトランジスタのゲートは前記出力ノード対の一方に接続され、ソースは基準電位に接続され、ドレインは前記第２NMOSトランジスタのソースに接続されており、
    前記第２NMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の他方に接続されており、
    前記第３NMOSトランジスタのゲートは前記出力ノード対の他方に接続され、ソースは前記基準電位に接続され、ドレインは前記第４NMOSトランジスタのソースに接続されており、
    前記第４NMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の一方に接続されている、
    請求項１に記載の比較器。
  4. 前記第２正帰還部は、
    第１、第２、第３及び第４PMOSトランジスタを含み、
    前記第１PMOSトランジスタのゲートは前記出力ノード対の一方に接続され、ソースは電源電位に接続され、ドレインは前記第２PMOSトランジスタのソースに接続されており、
    前記第２PMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の他方に接続されており、
    前記第３PMOSトランジスタのゲートは前記出力ノード対の他方に接続され、ソースは前記電源電位に接続され、ドレインは前記第４PMOSトランジスタのソースに接続されており、
    前記第４PMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の一方に接続されている、
    請求項１に記載の比較器。
  5. 前記第２正帰還部は、
    第１、第２、第３及び第４NMOSトランジスタと、
    第１、第２、第３及び第４PMOSトランジスタと、
    を含み、
    前記第１NMOSトランジスタのゲートは前記出力ノード対の一方に接続され、ソースは基準電位に接続され、ドレインは前記第２NMOSトランジスタのソースに接続されており、
    前記第２NMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の他方に接続されており、
    前記第３NMOSトランジスタのゲートは前記出力ノード対の他方に接続され、ソースは前記基準電位に接続され、ドレインは前記第４NMOSトランジスタのソースに接続されており、
    前記第４NMOSトランジスタのゲートは前記第２クロック信号に接続され、ドレインは前記出力ノード対の一方に接続されており、
    前記第１PMOSトランジスタのゲートは前記出力ノード対の一方に接続され、ソースは電源電位に接続され、ドレインは前記第２PMOSトランジスタのソースに接続されており、
    前記第２PMOSトランジスタのゲートは前記第２クロック信号の反転信号である第３クロック信号に接続され、ドレインは前記出力ノード対の他方に接続されており、
    前記第３PMOSトランジスタのゲートは前記出力ノード対の他方に接続され、ソースは前記電源電位に接続され、ドレインは前記第４PMOSトランジスタのソースに接続されており、
    前記第４PMOSトランジスタのゲートは前記第３クロック信号に接続され、ドレインは前記出力ノード対の一方に接続されている、
    請求項１に記載の比較器。
  6. 請求項１に記載の比較器を備えるA/D変換器。
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