KR20120119780A - 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템 - Google Patents

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KR20120119780A
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Abstract

여기서는 클록 게이티드 회로 및 그것을 포함한 디지털 시스템이 제공된다. 클록 게이티드 회로는, 제 1 전원전압으로 구동되고, 클록을 입력받아 펄스 및 반전 펄스를 발생하는 펄스 발생기; 및 상기 제 1 전원전압보다 높게 설정된 제 2 전원전압으로 구동되고, 상기 펄스 및 상기 반전 펄스를 입력받고, 활성화 신호에 응답하여 상기 펄스의 레벨을 변환시키는 펄스 레벨 변환기를 포함한다. 본 발명에 따른 클록 게이티드 회로 및 그것을 포함한 디지털 시스템은, 플립플롭의 성능을 유지하면서 전력 소모를 크게 줄이고, 동시에 레이아웃의 면적도 줄일 수 있다.

Description

클록 게이티드 회로 및 그것을 포함하는 디지털 시스템{CLOCK GATED CIRCUIT AND DIGITAL SYSTEM HAVING THE SAME}
본 발명은 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템에 관한 것이다.
일반적으로 디지털 시스템은 조합 혹은 순차 회로로 분류할 수 있다. 조합 회로는 로직 게이트들로 구성되며, 로직 게이트들의 출력들은 현재의 입력 값들에 의하여 순차적으로 결정된다. 조합 회로는 일련의 불 표현들(Boolean expression)에 의하여 논리적으로 특징짖는 정보 처리 동작을 수행한다. 순차 회로들은 로직 게이트들의 추가로 플립플롭이라 불리는 저장 소자들을 사용한다. 저장 소자들의 출력은 입력들 및 저장 소자들의 상태의 함수이다. 저장 소자들의 상태는 이전 입력들의 함수이다. 결과적으로, 순차 회로의 출력들은 입력들의 현재 값들 뿐만 아니라 과거의 입력들에 따르며, 순차 회로의 동작은 내부 상태들 및 입력들의 시간 순서(time sequence)에 의해서 특징지어져야 한다.
모든 디지털 시스템이 조합 회로를 구비한 반면에, 실질적으로 접하는 대부분의 시스템들은 래치들과 같은 저장 소자들을 포함한다. 래치들을 이용한 디지털 시스템의 예로는 레지스터들, 카운터들, 스태틱 메모리 어레이들 등을 포함한다. 따라서 고속 저전력 디지털 시스템을 구현함에 있어, 디지털 시스템의 속도 및 전력과 상당히 밀접하게 관련된 플립플롭을 구현하는 것이 무엇보다 중요해지고 있다. 특히 저전력 플립플롭에 대한 요구를 충족시키기 위해서 클록 게이티드 회로(Clock Gated Circuit: CGC)가 제안되어 오고 있다.
본 발명의 목적은 전력 소모를 줄이는 클록 게이티드 회로를 제공하는데 있다.
또한, 본 발명의 목적은 레이아웃 면적을 줄이는 디지털 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 클록 게이티드 회로는, 제 1 전원전압으로 구동되고, 클록을 입력받아 펄스 및 반전 펄스를 발생하는 펄스 발생기; 및 상기 제 1 전원전압보다 높게 설정된 제 2 전원전압으로 구동되고, 상기 펄스 및 상기 반전 펄스를 입력받고, 활성화 신호에 응답하여 상기 펄스의 레벨을 변환시키는 펄스 레벨 변환기를 포함한다.
실시 예에 있어서, 상기 클록의 진폭은 상기 제 1 전원전압이다.
실시 예에 있어서, 상기 활성화 신호의 진폭은 상기 제 2 전원전압이다.
실시 예에 있어서, 상기 활성화 신호의 진폭은 상기 제 1 전원전압이다.
실시 예에 있어서, 상기 변환된 펄스의 진폭은 상기 제 2 전원전압이다.
실시 예에 있어서, 상기 펄스 발생기는, 상기 클록을 지연시킴으로써 지연 클록을 발생하는 직렬 연결된 복수의 인버터들; 상기 클록과 상기 지연 클록을 낸드 연산시킴으로써 상기 반전 펄스를 출력하는 논리 회로; 및 상기 반전 펄스를 반전시킴으로써 상기 펄스를 출력하는 인버터를 포함한다.
실시 예에 있어서, 상기 펄스 레벨 변환기는, 상기 펄스 및 상기 반전 펄스의 오버랩 구간에서 전류 패스를 차단시킨다.
실시 예에 있어서, 상기 펄스 발생기는, 상기 클록을 지연시킴으로써 지연 클록을 발생하는 직렬 연결된 복수의 인버터들; 상기 클록과 상기 지연 클록을 엑스노아 연산시킴으로써 상기 반전 펄스를 출력하는 논리 회로; 및 상기 반전 펄스를 반전시킴으로써 상기 펄스를 출력하는 인버터를 포함한다.
실시 예에 있어서, 상기 펄스 레벨 변환기는, 상기 제 2 전원전압과 전류 패스 노드 사이에 연결되고, 반전 변환 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터; 상기 제 2 전원전압과 반전 전류 패스 노드 사이에 연결되고, 변환 노드에 연결된 게이트를 갖는 제 2 피모스 트랜지스터; 상기 전류 패스 노드와 바이어스 노드 사이에 연결되고, 상기 펄스를 반전시켜 상기 변환 노드에 출력하는 제 1 인버터; 상기 반전 패스 노드와 접지단 사이에 연결되고, 상기 반전 펄스를 반전시켜 상기 반전 변환 노드에 출력하는 제 2 인버터; 및 상기 바이어스 노드와 상기 접지단 사이에 연결되고, 상기 활성화 신호를 입력받는 게이트를 갖는 엔모스 트랜지스터를 포함한다.
실시 예에 있어서, 상기 펄스의 하이레벨 구간은 상기 클록의 반 주기보다 짧다.
실시 예에 있어서, 상기 활성화 신호의 하이레벨 구간은 상기 클록의 주기보다 짧다.
실시 예에 있어서, 상기 펄스 레벨 변환기는, 상기 제 2 전원전압과 변환 노드 사이에 연결되고, 반전 변환 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터; 상기 제 2 전원전압과 상기 변환 노드 사이에 연결되고, 상기 변환 노드에 연결된 게이트를 갖는 제 2 피모스 트랜지스터; 상기 변환 노드와 바이어스 노드 사이에 연결되고, 상기 펄스를 입력받은 게이트를 갖는 제 1 엔모스 트랜지스터; 상기 반전 변환 노드와 접지단 사이에 연결되고, 상기 반전 펄스를 입력받는 게이트를 갖는 제 2 엔모스 트랜지스터; 및 상기 바이어스 노드와 상기 접지단 사이에 연결되고, 상기 활성화 신호를 입력받는 게이트를 갖는 제 3 엔모스 트랜지스터를 포함한다.
실시 예에 있어서, 상기 활성화 신호의 하이 레벨 구간은 상기 클록의 반주기보다 길다.
실시 예에 있어서, 상기 변환된 펄스에 대응하는 펄스 클록을 출력하는 출력기를 더 포함한다.
실시 예에 있어서, 상기 출력기는, 상기 변환 노드에 연결되고, 상기 변환된 펄스를 유지하는 리텐션 래치; 및 상기 변환된 펄스를 반전시킴으로써 펄스 클록을 출력하는 출력 인버터를 포함한다.
본 발명의 실시 예에 따른 디지털 시스템은, 제 1 전원전압의 진폭을 갖는 클록을 입력받아 제 2 전원전압의 진폭을 갖는 펄스 클록을 발생하고, 상기 제 1 전원전압은 상기 제 2 전원전압보다 낮게 설정되는 클록 게이티드 회로들; 및 상기 클록 게이티드 회로들 각각에 연결되고, 상기 펄스 클록을 입력받아 데이터를 래치하는 복수의 플립플롭들을 포함하고, 상기 클록 게이티드 회로들 각각은, 상기 클록을 입력받아 펄스 및 반전 펄스를 발생하고, 상기 발생된 펄스 및 반전 펄스를 입력받고 활성화 신호에 응답하여 상기 펄스의 레벨을 변환시킴으로써 상기 펄스 클록을 발생한다.
실시 예에 있어서, 루프 클록을 버퍼링함으로서 상기 클록 게이티드 회로들에 상기 클록을 제공하는 적어도 하나의 클록 버퍼 계층을 더 포함한다.
실시 예에 있어서, 상기 적어도 하나의 클록 버퍼 계층은 상기 제 1 전원전압에 의해 구동된다.
실시 예에 있어서, 상기 복수의 플립플롭들은 상기 제 2 전원전압에 의해 구동된다.
실시 예에 있어서, 상기 클록 게이티드 회로들 각각은, 상기 펄스 및 상기 반전 펄스가 오버랩되는 구간에서 단락 전류가 흐리지 않도록 인버터 구조의 전류 패스를 갖는다.
상술한 바와 같이 본 발명에 따른 클록 게이티드 회로 및 그것을 포함한 디지털 시스템은, 플립플롭의 성능을 유지하면서 전력 소모를 크게 줄이고, 동시에 레이아웃의 면적도 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 클록 게이티드 회로를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 클록 게이티드 회로에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 도 2에 도시된 클록 게이티드 회로의 펄스 클록 발생 방법을 예시적으로 보여주는 타이밍도이다.
도 4는 도 1에 도시된 클록 게이티드 회로에 대한 제 2 실시 예를 보여주는 도면이다.
도 5은 도 4에 도시된 클록 게이티드 회로의 펄스 클록 발생 방법을 예시적으로 보여주는 타이밍도이다.
도 6은 도 1에 도시된 클록 게이티드 회로에 대한 제 3 실시 예를 보여주는 도면이다.
도 7은 도 1에 도시된 클록 게이티드 회로에 대한 제 4 실시 예를 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 펄스 기반의 플립플롭을 예시적으로 보여주는 도면이다.
도 9은 본 발명의 실시 예에 따른 디지털 시스템의 클록 네트워크를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 클록 게이티드 회로의 펄스 클록 발생 방법을 예시적으로 보여주는 흐름도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 클록 게이티드 회로(100)를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 클록 게이티드 회로(100)는 클록(CLK)을 입력받고, 활성화 신호(EN)에 응답하여 펄스 클록(PCLK)을 발생한다. 클록 게이티드 회로(100)는 펄스를 발생하기 위하여 펄스 발생기(120)를 포함한다. 여기서 펄스 발생기(120)는 제 1 전원전압(VDDL)에 의해 구동되고, 발생된 펄스는 제 1 전원전압(VDDL)의 진폭을 갖는다.
실시 예에 있어서, 클록(CLK)은 제 1 전원전압(VDDL)의 진폭을 갖는다.
실시 예에 있어서, 활성화 신호(EN)의 진폭은 제 1 전원전압(VDDL)이거나 제 2 전원전압(VDDH)일 수 있다. 도 1에 도시된 활성화 신호(EN)의 활성화 구간(예를 들어, 하이 레벨을 갖는 구간)은 클록(CLK)의 반 주기보다 길고, 클록(CLK)의 한 주기보다는 짧다. 그러나 본 발명의 활성화 신호(EN)의 활성화 구간은 여기에 한정될 필요는 없다. 여기서, 제 1 전원전압(VDDL)은 제 2 전원전압(VDDH)보다 낮다. 예를들어, 제 1 전원전압(VDDL)은 0.9V이고, 제 2 전원전압(VDDH)은 1.045V일 수 있다.
한편, 클록 게이티드 회로(100) 내부의 펄스 발생기(120)를 제외한 다른 구성 요소들은 제 2 전원전압(VDDH)에 의해 구동된다. 클록 게이티드 회로(100)는 펄스 발생기(120)에서 발생된 펄스를 이용하여 펄스 클록(PCLK)을 출력한다. 여기서 출력된 펄스 클록(PCLK)은 제 2 전원전압(VDDH)의 진폭을 갖는다.
실시 예에 있어서, 펄스 클록(PCLK)의 활성화 구간(예를 들어, 제 2 전원전압(VDDH)의 레벨을 갖는 구간)은, 클록(CLK)의 반 주기보다 짧다.
도 1을 다시 참조하면, 클록 게이티드 회로(100)에서 발생된 펄스 클록(PCLK)은 적어도 하나의 플립플롭(FF)에 입력된다. 플립플롭(FF)은 펄스 클록(PCLK)에 응답하여 데이터(D)를 래치한다.
본 발명의 실시 예에 따른 클록 게이티드 회로(100)는 제 1 전원전압(VDDL)보다 높게 설정된 제 2 전원전압(VDDH)의 진폭을 갖는 펄스 클록(PCLK)을 플립플롭(FF)에 제공함으로써, 플립플롭(FF)의 성능 향상을 꾀할 수 있다.
또한, 발명의 실시 예에 따른 클록 게이티드 회로(100)는 제 1 전원전압(VDDH)으로 구동하기 때문에, 클록 게이티드 회로(100)를 구비한 시스템의 전력 소모를 줄일 수 있다.
종합하면, 본 발명의 실시 예에 따른 클록 게이티드 회로(100)는 제 1 전원전압(VDDL)의 진폭을 갖는 클록(CLK)을 제 2 전원전압(VDDH)의 진폭을 갖는 펄스 클록(PCLK)으로 레벨 변환 동작을 수행함으로써, 플립플롭(FF)의 성능 향상 및 전력 소모를 크게 줄일 수 있다.
일반적인 게이티드 회로는 클록(CLK)의 반 주기 혹은 그 이상 활성화 구간을 갖는 게이티트 클록을 발생한다. 반면에 본 발명의 실시 예에 따른 게이티드 회로(100)는 클록(CLK)의 반 주기보다 짧은 활성화 구간을 갖는 펄스 클록(PCLK)을 발생한다. 이에 본 발명의 실시 예에 따른 게이티드 회로(100)는 일반적인 그것과 비교하여 전력 소모를 크게 줄일 수 있다.
도 2는 도 1에 도시된 클록 게이티드 회로에 대한 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 클록 게이티드 회로(100)는 펄스 발생기(120), 펄스 레벨 변환기(140), 및 출력기(160)를 포함한다. 특히, 펄스 발생기(120)는 제 1 전원전압(VDDL) 도메인이고, 펄스 레벨 변환기(140) 및 출력기(160)은 제 2 전원전압(VDDH) 도메인이다. 여기서 제 1 전원전압(VDDL) 도메인은 제 1 전원전압(VDDL)으로 구동되는 영역이고, 제 2 전원전압(VDDH) 도메인은 제 2 전원전압(VDDH)으로 구동되는 영역이다.
펄스 발생기(110)는 클록(CLK)을 입력받아 펄스들(P, Pb)를 발생한다. 여기서 펄스들(P, Pb)은 서로 상보적인 신호이고, 펄스들(P, Pb)의 활성화 구간은 클록(CLK)의 반 주기보다 짧다.
실시 예에 있어서, 펄스 발생기(110)는 펄스(P)와 반전 펄스(Pb)의 오버랩 구간을 갖도록 구현될 수 있다. 다른 실시 예에 있어서, 펄스 발생기(110)는 펄스(P)와 반전 펄스(Pb)의 오버랩 구간을 갖지 않도록 구현될 수 있다.
펄스 발생기(120)는 클록(CLK)을 입력받아 지연 클록(DCLK)을 발생하기 위하여 직렬 연결된 홀수의 인버터들(121, 122, 123), 클록(CLK)과 지연 클록(DCLK)을 입력받아 낸드 논리 연산을 수행하는 논리 회로(124) 및 논리 회로(124)의 출력을 반전하는 인버터(125)를 포함한다. 도 2에 도시된 홀수의 인버터들(121, 122, 123)은 3개이지만, 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명은 클록(CLK)을 입력받아 지연 클록(DCLK)을 발생하기 위한 적어도 하나의 인버터를 포함할 수 있다.
도 2를 다시 참조하면, 논리 회로(124)의 출력은 반전 펄스(Pb)이고, 인버터(125)의 출력의 펄스(P)이다. 한편, 펄스 발생기(120)에 대한 자세한 것은, 삼성전자에서 출원되었으며 이 출원의 참고 문헌으로 결합된 미국 공개특허 US 2008-0238514에서 설명될 것이다.
펄스 레벨 변환기(140)는 펄스(P) 및 반전 펄스(Pb)를 입력받고, 활성화 신호(EN)에 응답하여 펄스(P)의 레벨을 차동으로 변환시킨다. 즉, 펄스 레벨 변환기(140)는 제 1 전원전압(VDDL)의 진폭을 갖는 펄스(P)를 제 2 전원전압(VDDH)의 진폭을 갖는 펄스로 변환한다.
펄스 레벨 변환기(140)는 제 1 전원전압(VDDH)과 전류 패스 노드들(CPN,CPNb)을 사이에 연결된 제 1 및 제 2 피모스 트랜지스터들(PM1, PM1b), 전류 패스 노드(CPN)와 바이어스 노드(BN) 사이에 연결된 제 1 인버터(141), 반전 전류 패스 노드(CPNb)와 접지단(GND) 사이에 연결된 제 2 인버터(142), 및 바이어스 노드(BN)와 접지단(GND) 사이에 연결된 엔모스 트랜지스터(NM2)를 포함한다. 여기서 제 1 및 제 2 피모스 트랜지스터들(PM1, PM1b)은 서로 크로스 커플드된 구조이다. 여기서, 제 1 인버터(141)는 펄스(P)를 입력받고, 제 2 인버터(142)는 반전 펄스(Pb)를 입력받는다. 제 1 인버터(141)의 출력은 피모스 트랜지스터(PM1b)의 게이트에 입력되고, 제 2 인버터(142)의 출력은 피모스 트랜지스터(PM1)의 게이트에 입력되고, 활성화 신호(EN)은 엔모스 트랜지스터(NM2)의 게이트에 입력된다.
제 1 인버터(141)는 전류 패스 노드(CPN)와 바이어스 노드(BN) 사이에 직렬 연결된 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)를 포함하고, 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM1)의 게이트들에는 펄스(P)가 입력된다. 제 1 인버터(141)의 변환 노드(CN)는 입력된 펄스(P)의 레벨이 변환된 펄스를 출력한다. 즉, 입력 펄스(P)는 제 1 전원전압(VDDL)의 진폭을 갖고, 제 1 인버터(141)로부터 출력되는 펄스는 제 2 전원전압(VDDH)의 진폭을 갖는다.
제 2 인버터(142)는 전류 패스 노드(CPNb)와 접지단(GND) 사이에 직렬 연결된 피모스 트랜지스터(PM2b)와 엔모스 트랜지스터(NM1b)을 포함하고, 피모스 트랜지스터(PM2b)를 포함하고, 피모스 트랜지스터(PM2b) 및 엔모스 트랜지스터(NM1b)의 게이트들에는 펄스(P)가 입력된다.
본 발명의 펄스 레벨 변환기(140)는 전체적으로 차동 레벨 쉬프터 구조이며, 인버터 구조(141,142)의 전류 패스들을 포함한다. 여기서 인버터 구조(141, 142)의 전류 패스들은 단락 전류(short current)를 줄인다. 여기서 단락 전류는 펄스(P)와 반전 펄스(Pb)가 동시에 하이 레벨을 가질 때 전류 패스에 흐르는 전류를 의미한다.
아래에서는 본 발명의 펄스 레벨 변환기(140)에서 단락 전류의 전류 패스가 방지되는 이유에 대하여 설명하도록 하겠다. 예를 들어, 활성화 신호(EN)가 하이 레벨이고, 펄스(P)가 하이레벨일 때 엔모스 트랜지스터(NM1)는 턴온되고, 이에 따라 변환 노드(CN)는 접지전압으로 떨어지고, 그 결과로써 피모스 트랜지스터(PM1b)가 턴온될 것이다. 하지만, 인버터 구조(142)의 엔모스 트랜지스터(NM1b)가 턴오프 상태이기 때문에 단락 전류가 차단될 것이다. 유사하게, 반전 펄스(Pb)가 하이레벨일 때 엔모스 트랜지스터(NM1b)는 턴온되고, 이에 따라 반전 변환 노드(CNb)는 접지전압으로 떨어지고, 그 결과로써 피모스 트랜지스터(PM1)가 턴온될 것이다. 하지만, 인버터 구조(141)의 엔모스 트랜지스터(NM1)가 턴오프 상태이기 때문에 단락 전류가 차단될 것이다.
정리하면, 본 발명의 실시 예에 따른 펄스 레벨 변환기(140)는 전류 패스에 단락 전류가 흐르는 것을 차단시킬 수 있다. 게다가 본 발명에서는 단락 전류가 발생하는 시간도 짧다. 도 2를 다시 참조하면, 본 발명의 펄스(P)와 반전 펄스(Pb) 사이의 오버랩 구간(다른 말로, 단락 전류가 발생되는 구간)이 짧다. 예를 들어, 오버랩 구간은 인버터(125)의 지연시간이다.
출력기(160)는 변환 노드(CN)에 연결되고, 변환된 펄스에 대응하는 펄스 클록(PCLK)을 출력한다. 예를 들어, 펄스 레벨 변환기(140)로부터 출력되는 펄스를 반전하여 펄스 클록(PCLK)을 발생한다. 출력기(160)는 변환 노드(CN)에 연결되고, 리텐션 래치(162) 및 출력 인버터(164)를 포함한다. 여기서 펄스 레벨 변환기(140)의 출력되는 펄스는 제 2 전원전압(VDDH)의 진폭을 갖는다.
리텐션 래치(162)는 서로 교차하여 연결된 인버터들(165, 167)을 포함하고, 변환 노드(CN)의 신호 상태를 유지하는 역할을 한다.
출력 인버터(164)는 변환 노드(CN)에 출력되는 펄스를 반전하여 펄스 클록(PCLK)을 출력한다. 여기서 펄스 클록(PCLK)은 제 2 전원전압(VDDH)의 진폭을 갖는다.
한편, 출력기(160)에 대한 자세한 것은, 삼성전자에서 출원되었으며 이 출원의 참고 문헌으로 결합된 미국 공개특허 US 2008-0238514에서 설명될 것이다.
본 발명의 실시 예에 따른 클록 게이티드 회로(100)는 펄스들(P, Pb)을 발생하고, 발생된 펄스들(P, Pb)을 입력받고 활성화 신호(EN)에 응답하여 차동으로 펄스(P)의 레벨을 변환시키는 펄스 레벨 변환기(140)를 구비함으로써, 펄스 클록(PCLK)을 발생하기 위한 전력 소모를 줄일 수 있다.
구체적으로, 펄스 레벨 변환기(140)는 레벨 쉬프터 구조로써, 펄스(P) 및 반전 펄스(Pb)를 입력받아 펄스(P)의 레벨을 변환함으로써, 최소의 구간(예를 들어, 펄스(P)와 반전 펄스(Pb)가 동시에 하이레벨 되는 구간)만 단락 전류를 흐르게 한다. 또한, 펄스 레벨 변환기(140)는 인버터 구조(141,142)로 전류 패스를 형성하기 때문에, 발생된 단락 전류가 전류 패스에 흐르는 것을 방지한다.
도 3은 도 2에 도시된 클록 게이티드 회로(100)의 펄스 클록 발생 방법을 예시적으로 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, 펄스 클록(PCLK) 발생 방법은 다음과 같다. 클록(CLK)이 펄스 발생기(120)에 입력된다. 클록(CLK)의 하이레벨은 제 1 전원전압(VDDL)이다. 펄스 발생기(120)의 직렬 연결된 홀수의 인버터들(131, 122, 123)에 의하여 지연 클록(DCLK)이 발생된다. 여기서 지연 클록(DCLK)은 클록(CLK)의 반전 신호가 지연된 형태이다. 지연 클록(DCLK)의 하이레벨은 제 1 전원전압(VDDL)을 갖는다.
펄스 발생기(120)의 논리 회로(124)에 의하여 클록(CLK)과 지연 클록(DCLK)을 낸드 연산됨으로써 반전 펄스(Pb)가 발생된다. 그리고 반전 펄스(Pb)가 인버터(125)를 통하여 반전되어 펄스(P)가 발생된다. 여기서 펄스(P)는 반전 펄스(Pb)가 반전되어 소정의 시간(Ts)만큼 지연된 신호이다. 여기서 소정의 시간(Ts)은 다른 말로 단락 전류 시간이다. 즉, 소정의 시간(Ts)에서는 펄스(P) 및 반전 펄스(Pb)가 모두 하이레벨을 갖는다. 여기서, 펄스(P)의 하이레벨은 제 1 전원전압(VDDL)을 갖고, 반전 펄스(Pb)의 하이레벨은 제 1 전원전압(VDDL)을 갖는다.
한편, 펄스(P) 및 반전 펄스(Pb)의 주기는 클록(CLK)의 주기와 동일하다.
활성화 신호(EN)에 응답하여 펄스 레벨 변환기(140)는 입력된 펄스(P)의 레벨을 제 2 전원전압(VDDH)으로 변환한다. 여기서, 활성화 신호(EN)의 하이레벨은, 제 1 전원전압(VDDL) 혹은 제 2 전원전압(VDDH)을 갖는다. 변환된 펄스에 대응하는 펄스 클록(PCLK)은 출력기(160)를 통하여 출력된다. 여기서, 펄스 클록(PCLK)의 하이레벨은 제 2 전원전압(VDDH)을 갖는다.
도 3에 도시된 바와 같이, 펄스 클록(PCLK)의 활성화 구간(하이레벨 구간)은 클록(CLK)의 반주기보다 길다. 그러나, 본 발명의 펄스 클록(PCLK)의 활성화 구간이 반드시 클록(CLK)의 반주기보다 길 필요는 없다.
본 발명의 실시 예에 따른 펄스 클록(PCLK)은 클록(CLK)을 입력받아 펄스(P)을 발생하고, 발생된 펄스(P)의 레벨을 변환시킨 펄스 클록(PCLK)을 발생한다.
도 2에 도시된 펄스 발생기(120)는 클록(CLK)의 한 주기 동안에 하나의 펄스(P)를 발생한다. 그러나 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명의 펄스 발생기는 클록(CLK)의 한 주기 동안에 두 개 이상의 펄스(P)를 발생하도록 구현될 수 있다.
도 4는 도 1에 도시된 클록 게이티드 회로에 대한 제 2 실시 예를 보여주는 도면이다. 도 4를 참조하면, 클록 게이티드 회로(200)는 펄스 발생기(220), 펄스 레벨 변환기(240) 및 출력기(260)를 포함한다.
펄스 발생기(220)는 클록(CLK)의 한 주기 동안에 두 개의 펄스(P)를 발생하도록 구현된다. 펄스 발생기(220)는, 도 2에 도시된 펄스 발생기(120)과 비교하여 논리 회로(224)의 구성이 다르다. 도 4에 도시된 펄스 발생기(220)는 클록(CLK)와 지연 클록(DCLK)을 엑스노아(XNOR) 연산하는 논리 회로(224)를 포함한다.
펄스 레벨 변환기(240) 및 출력기(260)는 도 2에 도시된 펄스 레벨 변환기(140) 및 출력기(160)와 동일하게 구현될 것이다.
본 발명의 실시 예에 따른 클록 게이티드 회로(200)는 클록(CLK)과 지연 클록(DCLK)을 엑스노아 연산함으로써 펄스를 발생함으로써, 도 2에 도시된 클록 게이티드 회로(100)보다 두 배의 펄스를 출력할 수 있다. 즉, 동일한 주기의 클록(CLK)이 입력될 때, 클록 게이티드 회로(200)의 펄스 클록(PCLK)의 주파수는 도 1에 도시된 클록 게이티드 회로(100)의 펄스 클록(PCLK)의 주파수의 절반이다. 본 발명의 실시 예에 따른 클록 게이트 회로(200)는 주파수 스케일링(frequency scaling)을 할 수 있다.
도 5은 도 4에 도시된 클록 게이티드 회로(100)의 펄스 클록 발생 방법을 예시적으로 보여주는 타이밍도이다. 도 4 및 도 5를 참조하면, 펄스 클록(PCLK) 발생 방법은 다음과 같다. 클록(CLK)이 펄스 발생기(220)에 입력된다. 펄스 발생기(220)의 직렬 연결된 홀수의 인버터들(221, 222, 223)에 의하여 지연 클록(DCLK)이 발생된다.
펄스 발생기(220)의 논리 회로(224)에 의하여 클록(CLK)과 지연 클록(DCLK)을 엑스노아 연산됨으로써 반전 펄스(Pb)가 발생된다. 그리고 반전 펄스(Pb)가 인버터(225)를 통하여 반전되어 펄스(P)가 발생된다. 여기서 펄스(P) 및 반전 펄스(Pb)의 주기는 클록(CLK)의 주기의 절반이다.
활성화 신호(EN)에 응답하여 펄스 레벨 변환기(240)는 입력된 펄스(P)의 레벨을 제 2 전원전압(VDDH)으로 변환한다. 변환된 펄스에 대응하는 펄스 클록(PCLK)은 출력기(260)를 통하여 출력된다. 도 5에 도시된 바와 같이, 펄스 클록(PCLK)의 활성화 구간(하이레벨 구간)은 클록(CLK)의 반 주기보다 길다.
본 발명의 실시 예에 따른 펄스 클록(PCLK)은 클록(CLK)을 입력받아 클록(CLK)의 두 배 주파수를 갖는 펄스(P)를 발생하고, 발생된 펄스(P)의 레벨을 변환시킨 펄스 클록(PCLK)을 발생한다.
도 2 내지 도 5에서 펄스 레벨 변환기들(140, 240)은 인버터 구조의 전류 패스를 형성하도록 구현된다. 그러나, 본 발명의 전류 패스가 반드시 인버터 구조를 포함할 필요는 없다.
도 6은 도 1에 도시된 클록 게이티드 회로에 대한 제 3 실시 예를 보여주는 도면이다. 도 6을 참조하면, 클록 게이티드 회로(300)는 펄스 발생기(320), 펄스 레벨 변환기(340), 및 출력기(360)를 포함한다. 펄스 발생기(320)는 도 2에 도시된 펄스 발생기(120)와 동일하게 구현되고, 출력기(360)는 도 2에 도시된 출력기(160)와 동일하게 구현될 것이다.
펄스 레벨 변환기(340)는 기본적인 레벨 쉬프터 구조로 구현된다. 펄스 레벨 변환기(340)는 제 1 및 제 2 피모스 트랜지스터들(PM1, PM1b) 및 엔모스 트랜지스터들(NM1, NM1b, NM2)를 포함한다. 제 1 및 제 2 피모스 트랜지스터들(PM1, PM1b) 각각은 전원전압(VDDH)와 변환 노드들(CN, CNb) 사이에 연결되고, 제 1 엔모스 트랜지스터(NM1)는 변환 노드(CN)와 바이어스 노드(BN) 사이에 연결되고, 제 2 엔모스 트랜지스터(NMb)는 반전 변환 노드(CNb)와 접지단(GND) 사이에 연결되고, 제 3 엔모스 트랜지스터(NM2)는 바이어스 노드(BN)와 접지단(GND) 사이에 연결된다.
제 1 피모스 트랜지스터(PM1)의 게이트에는 반전 변환 노드(CNb)가 연결되고, 제 2 피모스 트랜지스터(PM1b)의 게이트에는 변환 노드(CN)가 연결되고, 제 1 엔모스 트랜지스터(NM1)의 게이트에는 펄스(P)가 입력되고, 제 2 엔모스 트랜지스터(NM1b)의 게이트에는 반전 펄스(Pb)가 입력되고, 제 3 엔모스 트랜지스터(NM2)의 게이트에는 활성화 신호(EN)가 입력된다.
본 발명의 실시 예에 따른 클록 게이티드 회로(300)는 클록(CLK)에 응답하여 생성된 펄스(P) 및 반전 펄스(Pb)를 이용하여 펄스(P)의 레벨 변환을 수행함으로써 펄스 클록(PCLK)을 출력한다. 이에 본 발명이 클록 게이티드 회로(300)는 일반적인 그것과 비교하여 단락 전류가 흐르는 구간을 최소화시킨다.
도 7은 도 1에 도시된 클록 게이티드 회로에 대한 제 4 실시 예를 보여주는 도면이다. 도 7을 참조하면, 클록 게이티드 회로(400)는 펄스 발생기(420), 펄스 레벨 변환기(440), 및 출력기(460)를 포함한다. 펄스 발생기(420)는 도 4에 도시된 펄스 발생기(220)와 동일하게 구현되고, 펄스 레벨 변환기(440)는 도 6에 도시된 펄스 레벨 변환기(340)와 동일하게 구현되고, 출력기(460)는 도 2에 도시된 출력기(160)와 동일하게 구현될 것이다.
본 발명의 실시 예에 따른 클록 게이티드 회로(400)는 클록(CLK)에 응답하여 생성된 펄스(P) 및 반전 펄스(Pb)를 이용하여 펄스(P)의 레벨 변환을 수행함으로써 펄스 클록(PCLK)을 출력한다. 이에 본 발명이 클록 게이티드 회로(400)는 일반적인 그것과 비교하여 단락 전류가 흐르는 구간을 최소화시킨다.
또한, 본 발명의 실시 예에 따른 클록 게이티드 회로(400)는 클록(CLK)의 주파수의 두 배의 주파수를 갖는 펄스들(P, Pb)을 발생하고, 발생된 펄스(P)를 레벨 변환시킴으로써 펄스 클록(PCLK)을 출력한다. 이로써, 본 발명의 클록 게이트 회로(400)는 주파수 스케일링(frequency scaling)을 할 수 있다.
일반적인 펄스 기반의 플립플롭은 펄스 클록을 입력받기 위한 펄스 클록 발생기를 구비한다. 본 발명의 클록 게이티드 회로는 펄스 기반의 플립 플롭에 적용가능하다. 즉, 본 발명에 따른 펄스 기반의 플립 플롭은 별도의 펄스 클록 발생기를 필요치 않고, 클록 게이티드 회로에서 출력되는 펄스 클록을 이용하여 래치 동작을 수행하도록 구현될 수 있다.
도 8은 본 발명의 실시 예에 따른 펄스 기반의 플립플롭들을 예시적으로 보여주는 도면이다. 도 8를 참조하면, 플립플롭들(500)은 복수의 래치 회로들(520) 및 하나의 클록 게이티드 회로(540)를 포함한다.
복수의 래치 회로들(520) 각각은 펄스 클록(PCLK)에 응답하여 입력 신호(D)를 샘플링하고, 출력 신호(Q)를 발생한다.
클록 게이티드 회로(540)는 클록(CLK)을 입력받아 활성화 신호(EN)에 응답하여 펄스 클록(PCLK)을 발생한다. 클록 게이티드 회로(540)는 도 1에 도시된 클록 게이티드 회로(100)와 동일하게 구현될 것이다. 클록 게이티드 회로(540)는 클록(CLK)을 입력받아 펄스(P)를 발생하는 펄스 발생기(542)를 포함한다.
한편, 플립플롭에 대한 자세한 것은, 삼성전자에서 출원되었으며, 이 출원의 참고문헌으로 결합된 미국 공개 특허 US 2010-0201344에서 자세하게 설명될 것이다.
일반적인 펄스 기반의 플립플롭은 래치 회로마다 별도의 펄스 클록 발생기를 구비한다. 본 발명의 실시 예에 따른 플립플롭들(500)은 복수의 래치 회로들(520)이 펄스 클록(PCLK)을 출력하는 하나의 클록 게이티드 회로(540)를 구비함으로, 전력 소모를 줄이고, 면적(area) 부담을 줄일 수 있다.
도 9은 본 발명의 실시 예에 따른 디지털 시스템(1000)의 클록 네트워크를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 디지털 시스템(1000)은 루트 클록(Root CLK)을 분주하는 제 1 클록 버퍼 계층(1001), 제 2 클록 버퍼 계층(1002), 및 제 3 클록 버퍼 계층(1003)으로 구성된다. 도 9에 도시된 클록 버퍼 계층들(1001, 1002, 1003)은 3 단계이지만, 본 발명의 클록 버퍼 계층이 반드시 여기에 한정될 필요는 없다. 본 발명은 루트 클록을 버퍼링함으로써 클록 게이티드 회로들(1010)에 클록(CLK)을 제공하기 위한 적어도 하나의 클록 버퍼 계층을 포함할 것이다.
마지막 클록 버퍼 계층(1003)에는 복수의 클록 게이티드 회로들(1010))이 연결된다. 또한 클록 게이티드 회로들(1010)의 각각에는 복수의 플립플롭들(1020)이 연결된다.
본 발명의 실시 예에 따른 디지털 시스템(1000)은 하나의 펄스 클록(PCLK)을 복수의 플립플롭들이 이용함으로써, 일반적인 디지털 시스템의 그것과 비교하여 전력 소모를 크게 줄일 수 있다.
또한 본 발명의 실시 예에 따른 디지털 시스템(1000)은 버퍼 계층들(1001, 1002, 1003) 및 클록 게이티드 회로들(1010)의 일부에서 제 1 전원전압(VDDL)로 구동됨으로써, 전력 소모를 크게 줄일 수 있다. 동시에, 본 발명의 실시 예에 따른 디지털 시스템(1000)은 복수의 플립플롭들(1020)이 제 2 전원전압(VDDH)으로 구동됨으로써, 래치 동작의 성능을 향상시킨다.
도 10은 본 발명의 실시 예에 따른 클록 게이티드 회로의 펄스 클록 발생 방법을 예시적으로 보여주는 흐름도이다. 도 1 및 도 10을 참조하면, 펄스 클록 발생 방법은 다음과 같다.
입력된 클록(CLK)을 이용하여 펄스(P) 및 반전 펄스(Pb)가 발생된다. 여기서 발생된 펄스(P)의 주기는 클록(CLK)의 주기와 동일하거나, 혹은 클록(CLK)의 반주기일 수 있다(S110). 발생된 펄스(P) 및 반전 펄스(Pb)를 입력받고 활성화 신호(EN)에 응답하여 펄스(P)의 레벨 변환이 수행된다(S120). 여기서 레벨 변환 동작시, 펄스(P) 및 반전 펄스(Pb)에 의하여 발생되는 단락 전류가 전류 패스에 흐르지 않도록 한다. 여기서 변환된 펄스의 레벨은 펄스(P)의 레벨보다 높다. 레벨 변환된 펄스에 대응하는 펄스 클록(PCLK)이 출력된다(S130).
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300, 400, 540: 클록 게이티드 회로
120, 220, 320, 420, 542: 펄스 발생기
140, 240, 340, 440: 펄스 레벨 변환기
160, 260, 360, 460: 출력기
141, 142: 인버터
1000: 디지털 시스템
FF: 플립플롭
EN: 활성화 신호
CLK: 클록
P: 펄스
Pb: 반전 펄스
PCLK: 펄스 클록
162: 리텐션 래치

Claims (10)

  1. 제 1 전원전압으로 구동되고, 클록을 입력받아 펄스 및 반전 펄스를 발생하는 펄스 발생기; 및
    상기 제 1 전원전압보다 높게 설정된 제 2 전원전압으로 구동되고, 상기 펄스 및 상기 반전 펄스를 입력받고, 활성화 신호에 응답하여 상기 펄스의 레벨을 변환시키는 펄스 레벨 변환기를 포함하는 클록 게이티드 회로.
  2. 제 1 항에 있어서,
    상기 클록의 진폭은 상기 제 1 전원전압이고,
    상기 활성화 신호의 진폭은 상기 제 2 전원전압인 클록 게이티드 회로.
  3. 제 2 항에 있어서,
    상기 변환된 펄스의 진폭은 상기 제 2 전원전압인 클록 게이티드 회로.
  4. 제 1 항에 있어서,
    상기 펄스 발생기는,
    상기 클록을 지연시킴으로써 지연 클록을 발생하는 직렬 연결된 복수의 인버터들;
    상기 클록과 상기 지연 클록을 낸드 연산시킴으로써 상기 반전 펄스를 출력하는 논리 회로; 및
    상기 반전 펄스를 반전시킴으로써 상기 펄스를 출력하는 인버터를 포함하는 클록 게이티드 회로.
  5. 제 1 항에 있어서,
    상기 펄스 발생기는,
    상기 클록을 지연시킴으로써 지연 클록을 발생하는 직렬 연결된 복수의 인버터들;
    상기 클록과 상기 지연 클록을 엑스노아 연산시킴으로써 상기 반전 펄스를 출력하는 논리 회로; 및
    상기 반전 펄스를 반전시킴으로써 상기 펄스를 출력하는 인버터를 포함하는 클록 게이티드 회로.
  6. 제 1 항에 있어서,
    상기 펄스 레벨 변환기는,
    상기 제 2 전원전압과 전류 패스 노드 사이에 연결되고, 반전 변환 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터;
    상기 제 2 전원전압과 반전 전류 패스 노드 사이에 연결되고, 변환 노드에 연결된 게이트를 갖는 제 2 피모스 트랜지스터;
    상기 전류 패스 노드와 바이어스 노드 사이에 연결되고, 상기 펄스를 반전시켜 상기 변환 노드에 출력하는 제 1 인버터;
    상기 반전 패스 노드와 접지단 사이에 연결되고, 상기 반전 펄스를 반전시켜 상기 반전 변환 노드에 출력하는 제 2 인버터; 및
    상기 바이어스 노드와 상기 접지단 사이에 연결되고, 상기 활성화 신호를 입력받는 게이트를 갖는 엔모스 트랜지스터를 포함하는 클록 게이티드 회로.
  7. 제 1 항에 있어서,
    상기 펄스 레벨 변환기는,
    상기 제 2 전원전압과 변환 노드 사이에 연결되고, 반전 변환 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터;
    상기 제 2 전원전압과 상기 변환 노드 사이에 연결되고, 상기 변환 노드에 연결된 게이트를 갖는 제 2 피모스 트랜지스터;
    상기 변환 노드와 바이어스 노드 사이에 연결되고, 상기 펄스를 입력받은 게이트를 갖는 제 1 엔모스 트랜지스터;
    상기 반전 변환 노드와 접지단 사이에 연결되고, 상기 반전 펄스를 입력받는 게이트를 갖는 제 2 엔모스 트랜지스터; 및
    상기 바이어스 노드와 상기 접지단 사이에 연결되고, 상기 활성화 신호를 입력받는 게이트를 갖는 제 3 엔모스 트랜지스터를 포함하는 클록 게이티드 회로.
  8. 제 1 전원전압의 진폭을 갖는 클록을 입력받아 제 2 전원전압의 진폭을 갖는 펄스 클록을 발생하고, 상기 제 1 전원전압은 상기 제 2 전원전압보다 낮게 설정되는 클록 게이티드 회로들; 및
    상기 클록 게이티드 회로들 각각에 연결되고, 상기 펄스 클록을 입력받아 데이터를 래치하는 복수의 플립플롭들을 포함하고,
    상기 클록 게이티드 회로들 각각은,
    상기 클록을 입력받아 펄스 및 반전 펄스를 발생하고,
    상기 발생된 펄스 및 반전 펄스를 입력받고 활성화 신호에 응답하여 상기 펄스의 레벨을 변환시킴으로써 상기 펄스 클록을 발생하는 디지털 시스템.
  9. 제 8 항에 있어서,
    루프 클록을 버퍼링함으로서 상기 클록 게이티드 회로들에 상기 클록을 제공하는 적어도 하나의 클록 버퍼 계층을 더 포함하는 디지털 시스템.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 클록 버퍼 계층은 상기 제 1 전원전압에 의해 구동되고,
    상기 복수의 플립플롭들은 상기 제 2 전원전압에 의해 구동되는 디지털 시스템.
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