CN107592099A - D触发器 - Google Patents

Abstract

一种D触发器，其输入端接收第一时钟信号和第一数据信号，其输出端输出第二数据信号，D触发器包括：脉冲生成电路，接收第一时钟信号，对第一时钟信号进行延时以生成多级延时信号；传输电路，在第一时钟信号和多级延时信号的控制下，响应于第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与第一数据信号相反的第三数据信号和第一数据信号；锁存电路，具有同相锁存点和反相锁存点，同相锁存点适于锁存经传输电路传输的第一数据信号，反相锁存点适于锁存经传输电路传输的第三数据信号；其中，第二数据信号基于同相锁存点或反相锁存点的信号得到。本发明的D触发器结构简单，具有较小的面积和较低的功耗。

Description

D触发器

技术领域

本发明涉及电子技术领域，特别涉及一种D触发器。

背景技术

在数字系统中，触发器是一个极其重要的组成部分，它影响着系统的各项性能，如面积、功耗、速度等。现代超大规模集成电路(Very Large Scale Integration，VLSI)电路设计中，如何提高芯片的工作速度、降低芯片的功耗以及节省硅片的面积越来越重要，由于触发器影响着整个系统的性能，如面积、功耗、速度等，那么，如何改进触发器的设计方案、设计低功耗和高速度的触发器是增强整个系统性能设计中最主要的任务。传统的主从触发器具有复杂的电路结构和正的建立时间等特点，很难实现较高的速度。D触发器是最常用的触发器之一，其中，双边沿型D触发器由于其抗干扰性较强而应用广泛，还可以有效提高时钟信号的利用率。

现有技术的双边沿D触发器，其主流结构是由单边沿主从型触发器并联构成，该D触发器有两部分构成，分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。此结构的双边沿D触发器的电路结构较为复杂。

因此，现有技术的双边沿D触发器面临着电路结构复杂的问题。

发明内容

本发明解决的技术问题是如何简化现有技术的双边沿D触发器的电路结构。

为解决上述技术问题，本发明实施例提供一种D触发器，其输入端接收第一时钟信号和第一数据信号，其输出端输出第二数据信号，包括：脉冲生成电路，接收所述第一时钟信号，对所述第一时钟信号进行延时以生成多级延时信号；传输电路，在所述多级延时信号的控制下，响应于所述第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与所述第一数据信号相反的第三数据信号和所述第一数据信号；锁存电路，具有同相锁存点和反相锁存点，所述同相锁存点适于锁存经所述传输电路传输的所述第一数据信号，所述反相锁存点适于锁存经所述传输电路传输的第三数据信号；其中，所述第二数据信号基于所述同相锁存点或反相锁存点的信号得到。

可选地，所述D触发器还包括：第一反相器，所述反相锁存点的信号经由所述第一反相器得到所述第二数据信号。

可选地，所述多级延时信号包括第二时钟信号、第三时钟信号和第四时钟信号，所述第二时钟信号与所述第一时钟信号反相且相对于所述第一时钟信号具有第一延时，所述第三时钟信号与所述第二时钟信号同相且相对于所述第二时钟信号具有第二延时，所述第四时钟信号与所述第三时钟信号反相且相对于所述第三时钟信号具有第三延时。

可选地，所述脉冲生成电路包括第二反相器、第三反相器、第四反相器和第五反相器；其中，所述第一时钟信号经由所述第二反相器生成所述第二时钟信号；所述第二时钟信号经由级联的所述第三反相器和第四反相器生成所述第三时钟信号；所述第三时钟信号经由所述第五反相器生成所述第四时钟信号。

可选地，所述传输电路包括：第一传输子电路，在所述第一时钟信号和第三时钟信号的控制下，响应于所述第一时钟信号的上升沿，以脉冲方式传输所述第三数据信号和第一数据信号；第二传输子电路，在所述第二时钟信号和第四时钟信号的控制下，响应于所述第一时钟信号的下降沿，以脉冲方式传输所述第三数据信号和第一数据信号。

可选地，所述第一传输子电路包括：第一传输单元，接收所述第一时钟信号，所述第一传输单元的第一输出端耦接所述同相锁存点，所述第一传输单元的第二输出端耦接所述反相锁存点；第二传输单元，接收所述第三时钟信号，所述第二传输单元的第一输出端耦接所述第一传输单元的第一输入端，所述第二传输单元的第二输出端耦接所述第一传输单元的第二输入端，所述第二传输单元的第一输入端接收所述第一数据信号，所述第二传输单元的第二输入端接收所述第三数据信号；所述第二传输子电路包括：第三传输单元，接收所述第二时钟信号，所述第三传输单元的第一输出端耦接所述同相锁存点，所述第三传输单元的第二输出端耦接所述反相锁存点；第四传输单元，接收所述第四时钟信号，所述第四传输单元的第一输出端耦接所述第三传输单元的第一输入端，所述第四传输单元的第二输出端耦接所述第三传输单元的第二输入端，所述第四传输单元的第一输入端接收所述第一数据信号，所述第四传输单元的第二输入端接收所述第三数据信号。

可选地，所述第一传输单元包括第一NMOS管和第二NMOS管，其中，所述第一NMOS管的栅极耦接所述第二NMOS管的栅极并接收所述第一时钟信号，所述第一NMOS管的漏极耦接所述第一传输单元的第一输出端，所述第二NMOS管的漏极耦接所述第一传输单元的第二输出端，所述第一NMOS管的源极耦接所述第一传输单元的第一输入端，所述第二NMOS管的源极耦接所述第一传输单元的第二输入端。

可选地，所述第二传输单元包括第三NMOS管和第四NMOS管，其中，所述第三NMOS管的栅极耦接所述第四NMOS管的栅极并接收所述第三时钟信号，所述第三NMOS管的漏极耦接所述第二传输单元的第一输出端，所述第四NMOS管的漏极耦接所述第二传输单元的第二输出端，所述第三NMOS管的源极耦接所述第二传输单元的第一输入端，所述第四NMOS管的源极耦接所述第二传输单元的第二输入端。

可选地，所述第三传输单元包括第五NMOS管和第六NMOS管，其中，所述第五NMOS管的栅极耦接所述第六NMOS管的栅极并接收所述第二时钟信号，所述第五NMOS管的漏极耦接所述第三传输单元的第一输出端，所述第六NMOS管的漏极耦接所述第三传输单元的第二输出端，所述第五NMOS管的源极耦接所述第三传输单元的第一输入端，所述第六NMOS管的源极耦接所述第二传输单元的第三输入端。

可选地，所述第四传输单元包括第七NMOS管和第八NMOS管，其中，所述第七NMOS管的栅极耦接所述第八NMOS管的栅极并接收所述第四时钟信号，所述第七NMOS管的漏极耦接所述第四传输单元的第一输出端，所述第八NMOS管的漏极耦接所述第四传输单元的第二输出端，所述第七NMOS管的源极耦接所述第四传输单元的第一输入端，所述第八NMOS管的源极耦接所述第四传输单元的第三输入端。

可选地，所述D触发器还包括第六反相器，所述第一数据信号经由所述第六反相器生成所述第三数据信号。

可选地，所述锁存电路包括：第七反相器，所述第七反相器的输入端耦接所述反相锁存点，所述第七反相器的输出端耦接所述同相锁存点；第八反相器，所述第八反相器的输入端耦接所述同相锁存点，所述第八反相器的输出端耦接所述反相锁存点。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种D触发器，所述D触发器可以包括：脉冲生成电路，接收所述第一时钟信号，对所述第一时钟信号进行延时以生成多级延时信号；传输电路，在所述第一时钟信号和多级延时信号的控制下，响应于所述第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与所述第一数据信号相反的第三数据信号和所述第一数据信号；锁存电路，适于锁存经所述传输电路传输的所述第一数据信号和第三数据信号。所述D触发器分别利用时钟信号上升沿和下降沿经过脉冲生成电路产生的多级延时信号和所述第一时钟信号，以脉冲方式实现数据信号的建立和传输，并通过锁存电路来存储数据信号，从而实现双边沿触发，电路结构简单，易于实施。

进一步而言，在具体实施中，本发明实施例中的D触发器可以由8个传输管和8个反相器组成，即可以由24个MOS管组成，相比于现有技术数量较少，进而在集成电路中占用更小的面积和节约功耗。

进一步而言，所述多级延时信号包括第二时钟信号、第三时钟信号和第四时钟信号，所述第二时钟信号与所述第一时钟信号反相且相对于所述第一时钟信号具有第一延时，所述第三时钟信号与所述第二时钟信号同相且相对于所述第二时钟信号具有第二延时，所述第四时钟信号与所述第三时钟信号反相且相对于所述第三时钟信号具有第三延时；并且所述第一、第二和第三延时均取决于延时器件(例如反相器)本身的特性，由于器件本身的延时时间一般而言远小于时钟信号的有效时间，相比于现有技术，本发明实施例D触发器中以脉冲的方式对第一数据信号和第三数据信号的传输时间较短，也即用于传输数据的MOS管的导通时间更短，因而，本实施例中的D触发器具有较低的功耗。

进一步而言，在本触发器中的第一至第四传输单元均采用NMOS管传输所述第一数据信号和第三数据信号，而NMOS管在传输高电压时会存在阈值损失的问题，而本发明实施例的双稳态锁存电路可以弥补所述阈值损失的问题。

附图说明

图1是现有的一种双边沿D触发器的电路图。

图2是本发明实施例一种D触发器的示意性电路框图。

图3是本发明实施例另一种D触发器的示意性电路框图。

图4是本发明实施例一种D触发器的电路图。

图5是本发明实施例D触发器在第一时钟信号作用下的工作时序仿真图。

具体实施方式

如背景技术部分所述，现有技术的双边沿D触发器面临着电路结构复杂的问题。

本申请发明人对现有技术进行了分析。现有技术的双边沿D触发器，其主流结构是由单边沿主从型触发器并联构成，该D触发器由两部分构成，分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。此结构的D触发器功耗和面积较大，建立时间为正值，电路结构较为复杂。

具体地，请参照图1，图1是现有的一种双边沿D触发器的电路图。现有技术中存在一种由单边沿主从型触发器并联构成的双边沿D触发器，包括传输门T1至T10、反相器I1至I9。该触发器可以分为两部分：分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。当时钟信号CLK为低电平时，上升沿触发的D触发器的主锁存器对输入数据信号进行响应，从锁存器处于锁存状态；下降沿触发的D触发器的主锁存器处于锁存状态，从锁存器接受来自主锁存器的中间信号DB，完成输入数据信号D到输出数据信号Q的传输；当时钟信号CLK为高电平时，上升沿触发的D触发器的主锁存器处于锁存状态，从锁存器接受来自主锁存器的中间信号DB，完成输入数据信号D到输出数据信号Q的传输；下降沿触发的D触发器的主锁存器对输入数据信号进行响应，从锁存器处于锁存状态。

这种简单的并联电路结构复杂，由10个传输门和9个反相器组成，所用晶体管的数目达到38个，对应的电路面积很大，同时功耗损失也会相应增加许多。

因此，针对以上所述的技术问题，本发明实施例提供一种包括脉冲生成电路、传输电路和锁存电路的D触发器，其中，所述脉冲生成电路适于对接收的第一时钟信号进行延时以生成多级延时信号，所述传输电路在所述第一时钟信号和多级延时信号的控制下，响应于所述第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与所述第一数据信号相反的第三数据信号和所述第一数据信号，所述锁存电路适于锁存经所述传输电路传输的第一数据信号和第三数据信号。本发明实施例的D触发器可以实现双边沿触发，并且电路结构简单，易于实施。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例一种D触发器的示意性电路框图。

如图2所示，本发明实施例D触发器100的输入端接收第一时钟信号CLK1和第一数据信号D1，其输出端输出第二数据信号D2。所述D触发器100可以包括：脉冲生成电路10、传输电路20和锁存电路30。

所述脉冲生成电路10接收所述第一时钟信号CLK1，对所述第一时钟信号CLK1进行延时以生成多级延时信号CLK2～CLKN，N为大于等于2的正整数；其中，所述多级延时信号CLK2～CLKN可以包括与所述第一时钟信号CLK1频率相同的多个时钟信号。

所述传输电路20在所述第一时钟信号CLK1和多级延时信号CLK2～CLKN的控制下，响应于所述第一时钟信号CLK1的上升沿和下降沿，分别以脉冲方式传输与所述第一数据信号D1相反的第三数据信号D3和所述第一数据信号D1。

所述锁存电路30具有同相锁存点P1和反相锁存点P2，所述同相锁存点P1适于锁存经所述传输电路20传输的所述第一数据信号D1，所述反相锁存点P2适于锁存经所述传输电路20传输的第三数据信号D3。具体而言，所述同相锁存点P1上锁存的数据的逻辑电平可以与所述锁存电路30的输入端输入的数据的逻辑电平相同，所述反相锁存点P2上锁存的逻辑电平可以与所述锁存电路30的输入端输入的数据的逻辑电平相反。

其中，所述第二数据信号D2可以基于所述同相锁存点P1或反相锁存点P2的信号得到。

现有技术的D触发器100在传输数据信号时，响应于时钟信号的上升沿和下降沿，其内部的传输电路20在所述时钟信号的上升沿和/或下降沿的有效沿周期内时钟导通；区别于现有技术，本实施例D触发器100以所述脉冲方式传输数据信号，受所述第一时钟信号CLK1和多级延时信号CLK2～CLKN的控制，本实施例中的传输电路20仅在一个窄脉冲的有效沿周期内导通，并且所述窄脉冲的有效沿周期远小于时钟信号的有效沿周期。其中，上述窄脉冲的有效沿周期是通过第一时钟信号CLK1和多级延时信号CLK2～CLKN的时序关系而控制得到的。

因此，D触发器100分别利用时钟信号上升沿和下降沿经过脉冲生成电路10产生的多级延时信号CLK2～CLKN和所述第一时钟信号CLK1，以脉冲方式实现数据信号的建立和传输，并通过锁存电路30来存储数据信号，从而实现双边沿触发，电路结构简单，易于实施。

请参照图3和图4，图3是本发明实施例另一种D触发器的示意性电路框图，图4是本发明实施例一种D触发器的电路图。

本发明实施例可以将所述传输电路20的输出端输出的所述第一数据信号D1和/或第三数据信号D3作为所述第二数据信号D2，本实施例不进行特殊限制。

优选地，本发明实施例D触发器100还可以包括第一反相器I1，所述反相锁存点P2存储的信号经由所述第一反相器I1得到所述第二数据信号D2。

在具体实施中，所述多级延时信号CLK2～CLKN可以包括第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，所述第二时钟信号CLK2与所述第一时钟信号CLK1反相且相对于所述第一时钟信号CLK1具有第一延时，所述第三时钟信号CLK3与所述第二时钟信号CLK2同相且相对于所述第二时钟信号CLK2具有第二延时，所述第四时钟信号CLK4与所述第三时钟信号CLK3反相且相对于所述第三时钟信号CLK3具有第三延时。

在具体实施中，所述脉冲生成电路10可以包括第二反相器I2、第三反相器I3、第四反相器I4和第五反相器I5。

其中，所述第一时钟信号CLK1经由所述第二反相器I2生成所述第二时钟信号CLK2；所述第二时钟信号CLK2经由级联的所述第三反相器I3和第四反相器I4生成所述第三时钟信号CLK3；所述第三时钟信号CLK3经由所述第五反相器I5生成所述第四时钟信号CLK4。

需要指出的是，所述第一、第二和第三延时均取决于延时器件(例如反相器)本身的特性，因此，所述第一、第二和第三延时可能相等也可能不等。此外，本实施例以反相器为例形成所述第一、第二和第三延时，但并不限于此，本实施例还可以采用其他任何可以提供延时的电路或者电路的组合形成所述第一、第二和第三延时，并使得所述第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间具有同相或者反相的逻辑关系，此处不再赘述。

进一步而言，由于器件本身的延时时间一般而言远小于时钟信号的有效时间，相比于现有技术，本发明实施例D触发器100中以脉冲的方式对第一数据信号D1和第三数据信号D3的传输时间较短，也即用于传输数据的MOS管的导通时间更短，因而，本实施例D触发器100具有较低的功耗。

在具体实施中，所述传输电路20可以包括第一传输子电路201和第二传输子电路202。

所述第一传输子电路201在所述第一时钟信号CLK1和第三时钟信号CLK3的控制下，响应于所述第一时钟信号CLK1的上升沿，以脉冲方式传输所述第三数据信号D3和第一数据信号D1。

所述第二传输子电路202在所述第二时钟信号CLK2和第四时钟信号CLK4的控制下，响应于所述第一时钟信号CLK1的下降沿，以脉冲方式传输所述第三数据信号D3和第一数据信号D1。

其中，所述第一传输子电路201可以包括第一传输单元211和第二传输单元212。

所述第一传输单元211接收所述第一时钟信号CLK1，所述第一传输单元211的第一输出端耦接所述同相锁存点P1，所述第一传输单元211的第二输出端耦接所述反相锁存点P2。

所述第二传输单元212接收所述第三时钟信号CLK3，所述第二传输单元212的第一输出端耦接所述第一传输单元211的第一输入端，所述第二传输单元212的第二输出端耦接所述第一传输单元211的第二输入端，所述第二传输单元212的第一输入端接收所述第一数据信号D1，所述第二传输单元212的第二输入端接收所述第三数据信号D3。

具体而言，所述第一传输单元211可以包括第一NMOS管和第二NMOS管M2。

其中，所述第一NMOS管M1的栅极耦接所述第二NMOS管M2的栅极并接收所述第一时钟信号CLK1，所述第一NMOS管M1的漏极耦接所述第一传输单元211的第一输出端，所述第二NMOS管M2的漏极耦接所述第一传输单元211的第二输出端，所述第一NMOS管M1的源极耦接所述第一传输单元211的第一输入端，所述第二NMOS管M2的源极耦接所述第一传输单元211的第二输入端。

具体而言，所述第二传输单元212可以包括第三NMOS管M3和第四NMOS管M4。

其中，所述第三NMOS管M3的栅极耦接所述第四NMOS管M4的栅极并接收所述第三时钟信号CLK3，所述第三NMOS管M3的漏极耦接所述第二传输单元212的第一输出端，所述第四NMOS管M4的漏极耦接所述第二传输单元212的第二输出端，所述第三NMOS管M3的源极耦接所述第二传输单元212的第一输入端，所述第四NMOS管M4的源极耦接所述第二传输单元212的第二输入端。

其中，所述第二传输子电路202可以包括第三传输单元221和第四传输单元。

所述第三传输单元221接收所述第二时钟信号CLK2，所述第三传输单元221的第一输出端耦接所述同相锁存点P1，所述第三传输单元221的第二输出端耦接所述反相锁存点P2。

所述第四传输单元222接收所述第四时钟信号CLK4，所述第四传输单元222的第一输出端耦接所述第三传输单元221的第一输入端，所述第四传输单元222的第二输出端耦接所述第三传输单元221的第二输入端，所述第四传输单元222的第一输入端接收所述第一数据信号D1，所述第四传输单元222的第二输入端接收所述第三数据信号D3。

具体而言，所述第三传输单元221包括第五NMOS管M5和第六NMOS管M6。

其中，所述第五NMOS管M5的栅极耦接所述第六NMOS管M6的栅极并接收所述第二时钟信号CLK2，所述第五NMOS管M5的漏极耦接所述第三传输单元221的第一输出端，所述第六NMOS管M6的漏极耦接所述第三传输单元221的第二输出端，所述第五NMOS管M5的源极耦接所述第三传输单元221的第一输入端，所述第六NMOS管M6的源极耦接所述第二传输单元212的第三输入端。

具体而言，所述第四传输单元222包括第七NMOS管M7和第八NMOS管M8。

其中，所述第七NMOS管M7的栅极耦接所述第八NMOS管M8的栅极并接收所述第四时钟信号CLK4，所述第七NMOS管M7的漏极耦接所述第四传输单元222的第一输出端，所述第八NMOS管M8的漏极耦接所述第四传输单元222的第二输出端，所述第七NMOS管M7的源极耦接所述第四传输单元222的第一输入端，所述第八NMOS管M8的源极耦接所述第四传输单元222的第三输入端。

需要说明的是，由于NOMS管具有较快的传输时间，因此，本实施例中的第一至第四传输单元222均以NMOS管作为传输管作为举例，但不限于此，本实施例还可以采用PMOS管、传输门电路等实现所述传输单元，此处不再一一赘述。

本发明实施例D触发器100还可以包括第六反相器I6，所述第一数据信号D1可以经由所述第六反相器I6生成所述第三数据信号D3。

在具体实施中，所述锁存电路30可以包括第七反相器I7和第八反相器I8。

第七反相器I7，所述第七反相器I7的输入端耦接所述反相锁存点P2，所述第七反相器I7的输出端耦接所述同相锁存点P1；第八反相器I8，所述第八反相器I8的输入端耦接所述同相锁存点P1，所述第八反相器I8的输出端耦接所述反相锁存点P2。

如本领域技术人员所熟知的，本实施例D触发器100中的锁存电路30的电路结构是一种常规的锁存器结构，但不限于此，本实施例还可以采用其他的常规锁存电路30实现对数据信号的锁存。

进一步而言，在本触发器中的第一至第四传输单元222均采用NMOS管传输所述第一数据信号D1和第三数据信号D3，而NMOS管在传输高电压时会存在阈值损失的问题，而本发明实施例的双稳态锁存电路30可以弥补所述阈值损失的问题。

进一步而言，在具体实施中，本发明实施例D触发器100可以由8个传输管和8个反相器组成，即可以由24个MOS管组成，相比于现有技术数量较少，进而在集成电路中占用更小的面积和节约功耗。

下面结合图3和图4，对本发明实施例D触发器100的工作机理进行详细阐述。

第一时钟信号CLK1分别经过第二反相器I2、第三反相器I3、第四反相器I4和第五反相器I5产生第二时钟信号CLK2、第三时钟信号CLK3、和第四时钟信号CLK4。其中，第一时钟信号CLK1传输至第一NMOS管M1和第二NMOS管M2的栅极，第三时钟信号CLK3传输至第三NMOS管M3和第四NMOS管M4的栅极，第二时钟信号CLK2传输至第五NMOS管M5和第六NMOS管M6的栅极，第四时钟信号CLK4传输至第七NMOS管M7和第八NMOS管M8的栅极。第五反相器I5和第六反相器I6构成锁存电路30。

当第一时钟信号CLK1为低电平时，第一NMOS管M1和第二NMOS管M2关断，第三NMOS管M3和第四NMOS管M4导通；第五NMOS管M5和第六NMOS管M6导通，第七NMOS管M7和第八NMOS管M8关断。当第一时钟信号CLK1翻转为高电平时，第一NMOS管M1和第二NMOS管M2立即导通，而由于反相器I2、I3、I4的传输延时，第三时钟信号CLK3暂时没有翻转为低电平，使得第三NMOS管M3和第四NMOS管M4仍然有一段导通时间tdelay1＝t1+t2+t3，其中t1、t2、t3分别对应反相器I2、I3、I4的传输延时，从而形成了脉冲式开关，可以控制第一数据信号D1和第三数据信号D3分别通过第一NMOS管M1、第三NMOS管M3和第二NMOS管M2、第四NMOS管M4传输到锁存电路30的同相锁存点P1和反相锁存点P2。

当第一时钟信号CLK1为高电平时，第一NMOS管M1和第二NMOS管M2导通，第三NMOS管M3和第四NMOS管M4关断；第五NMOS管M5和第六NMOS管M6关断，第七NMOS管M7和第八NMOS管M8导通。当第一时钟信号CLK1翻转为低电平时，经过反相器I2后的第二时钟信号CLK2翻转为高电平，第五NMOS管M5和第六NMOS管M6导通，而由于反相器I3、I4、I5的传输延时，所述第四时钟信号CLK4暂时没有翻转为低电平，使得第七NMOS管M7和第八NMOS管M8仍然有一段导通时间tdelay2＝t2+t3+t4，其中t2、t3、4分别对应反相器I3，I4，I5的传输延时，从而形成了脉冲式开关，控制第一数据信号D1和第三数据信号D3分别通过第五NMOS管M5、第七NMOS管M7和第六NMOS管M6、第八NMOS管M8传输到锁存电路30的同相锁存点P1和反相锁存点P2。

图5是本发明实施例D触发器在第一时钟信号CLK1作用下的工作时序仿真图。

如图5所示，本发明实施例的D触发器100可以响应于所述第一时钟信号CLK1的上升沿和下降沿，都可以将第一数据信号D1传输至D触发器100的输出端，并作为第二数据信号D2输出，因此，所述D触发器100可以实现双边沿触发。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种D触发器，其输入端接收第一时钟信号和第一数据信号，其输出端输出第二数据信号，其特征在于，包括：

脉冲生成电路，接收所述第一时钟信号，对所述第一时钟信号进行延时以生成多级延时信号；

传输电路，在所述第一时钟信号和多级延时信号的控制下，响应于所述第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与所述第一数据信号相反的第三数据信号和所述第一数据信号；

锁存电路，具有同相锁存点和反相锁存点，所述同相锁存点适于锁存经所述传输电路传输的所述第一数据信号，所述反相锁存点适于锁存经所述传输电路传输的第三数据信号；

其中，所述第二数据信号基于所述同相锁存点或反相锁存点的信号得到。

2.根据权利要求1所述的D触发器，其特征在于，还包括：

第一反相器，所述反相锁存点的信号经由所述第一反相器得到所述第二数据信号。

3.根据权利要求1所述的D触发器，其特征在于，所述多级延时信号包括第二时钟信号、第三时钟信号和第四时钟信号，所述第二时钟信号与所述第一时钟信号反相且相对于所述第一时钟信号具有第一延时，所述第三时钟信号与所述第二时钟信号同相且相对于所述第二时钟信号具有第二延时，所述第四时钟信号与所述第三时钟信号反相且相对于所述第三时钟信号具有第三延时。

4.根据权利要求3所述的D触发器，其特征在于，所述脉冲生成电路包括第二反相器、第三反相器、第四反相器和第五反相器；其中，

所述第一时钟信号经由所述第二反相器生成所述第二时钟信号；

所述第二时钟信号经由级联的所述第三反相器和第四反相器生成所述第三时钟信号；

所述第三时钟信号经由所述第五反相器生成所述第四时钟信号。

5.根据权利要求3所述的D触发器，其特征在于，所述传输电路包括：

第一传输子电路，在所述第一时钟信号和第三时钟信号的控制下，响应于所述第一时钟信号的上升沿，以脉冲方式传输所述第三数据信号和第一数据信号；

第二传输子电路，在所述第二时钟信号和第四时钟信号的控制下，响应于所述第一时钟信号的下降沿，以脉冲方式传输所述第三数据信号和第一数据信号。

6.根据权利要求5所述的D触发器，其特征在于，所述第一传输子电路包括：

第一传输单元，接收所述第一时钟信号，所述第一传输单元的第一输出端耦接所述同相锁存点，所述第一传输单元的第二输出端耦接所述反相锁存点；

第二传输单元，接收所述第三时钟信号，所述第二传输单元的第一输出端耦接所述第一传输单元的第一输入端，所述第二传输单元的第二输出端耦接所述第一传输单元的第二输入端，所述第二传输单元的第一输入端接收所述第一数据信号，所述第二传输单元的第二输入端接收所述第三数据信号；

所述第二传输子电路包括：

第三传输单元，接收所述第二时钟信号，所述第三传输单元的第一输出端耦接所述同相锁存点，所述第三传输单元的第二输出端耦接所述反相锁存点；

第四传输单元，接收所述第四时钟信号，所述第四传输单元的第一输出端耦接所述第三传输单元的第一输入端，所述第四传输单元的第二输出端耦接所述第三传输单元的第二输入端，所述第四传输单元的第一输入端接收所述第一数据信号，所述第四传输单元的第二输入端接收所述第三数据信号。

7.根据权利要求6所述的D触发器，其特征在于，所述第一传输单元包括第一NMOS管和第二NMOS管，其中，

所述第一NMOS管的栅极耦接所述第二NMOS管的栅极并接收所述第一时钟信号，所述第一NMOS管的漏极耦接所述第一传输单元的第一输出端，所述第二NMOS管的漏极耦接所述第一传输单元的第二输出端，所述第一NMOS管的源极耦接所述第一传输单元的第一输入端，所述第二NMOS管的源极耦接所述第一传输单元的第二输入端。

8.根据权利要求6所述的D触发器，其特征在于，所述第二传输单元包括第三NMOS管和第四NMOS管，其中，

所述第三NMOS管的栅极耦接所述第四NMOS管的栅极并接收所述第三时钟信号，所述第三NMOS管的漏极耦接所述第二传输单元的第一输出端，所述第四NMOS管的漏极耦接所述第二传输单元的第二输出端，所述第三NMOS管的源极耦接所述第二传输单元的第一输入端，所述第四NMOS管的源极耦接所述第二传输单元的第二输入端。

9.根据权利要求6所述的D触发器，其特征在于，所述第三传输单元包括第五NMOS管和第六NMOS管，其中，

所述第五NMOS管的栅极耦接所述第六NMOS管的栅极并接收所述第二时钟信号，所述第五NMOS管的漏极耦接所述第三传输单元的第一输出端，所述第六NMOS管的漏极耦接所述第三传输单元的第二输出端，所述第五NMOS管的源极耦接所述第三传输单元的第一输入端，所述第六NMOS管的源极耦接所述第二传输单元的第三输入端。

10.根据权利要求6所述的D触发器，其特征在于，所述第四传输单元包括第七NMOS管和第八NMOS管，其中，

所述第七NMOS管的栅极耦接所述第八NMOS管的栅极并接收所述第四时钟信号，所述第七NMOS管的漏极耦接所述第四传输单元的第一输出端，所述第八NMOS管的漏极耦接所述第四传输单元的第二输出端，所述第七NMOS管的源极耦接所述第四传输单元的第一输入端，所述第八NMOS管的源极耦接所述第四传输单元的第三输入端。

11.根据权利要求1所述的D触发器，其特征在于，还包括第六反相器，所述第一数据信号经由所述第六反相器生成所述第三数据信号。

12.根据权利要求1所述的D触发器，其特征在于，所述锁存电路包括：

第七反相器，所述第七反相器的输入端耦接所述反相锁存点，所述第七反相器的输出端耦接所述同相锁存点；

第八反相器，所述第八反相器的输入端耦接所述同相锁存点，所述第八反相器的输出端耦接所述反相锁存点。