CN104821805A - 一种d触发器 - Google Patents

Abstract

一种D触发器，包括时钟模块、延时滤波模块、主从级DICE锁存器模块、输出模块，其中主从级DICE锁存器模块根据从所述时钟模块输出的时钟信号，和通过所述延时滤波模块接收的外部数据信号，向数据输出模块输出相应的数据信号。主从级DICE锁存器模块由主级模块和从级模块组成。延时滤波模块用于阻止单粒子效应引起的瞬态脉冲进入到寄存器内部。主从级DICE锁存器模块用于修正单粒子效应引起的内部节点发生翻转；延时滤波模块起到抗单粒子瞬态脉冲的作用，主从级DICE锁存器模块避免内部存储节点发生翻转，起到抗单粒子翻转的作用，在版图设计时加入保护带结构，该结构有效地抑制了单粒子闭锁，也有助于降低电路中的单粒子瞬态脉冲宽度。

Description

一种D触发器

技术领域

本发明涉及半导体器件领域，特别涉及一种D触发器。

背景技术

半导体器件在辐射环境中，周围的能量粒子会渗透到芯片内部，并发生电离辐射，在能量粒子的运动轨迹上产生一定数目的电子和空穴对。这些由于单个能量粒子电离辐射而产生的电子和空穴有可能在电场的作用下被电路的内部节点吸收，导致半导体器件功能异常。上述效应称为单粒子效应。

单粒子效应是一种随机效应。人们在1975年发现了Binder、通信卫星、JK触发器发生的异常翻转现象，经过不断的研究发现引发该异常翻转现象的因素包括宇宙射线中的高能质子、重离子、中子、电子和γ射线，以及陶瓷管壳所含的放射性同位素的α粒子等。单粒子翻转(SEU)主要发生于存储器件和逻辑电路中。1979年发现单个高能粒子能引起CMOS器件发生闭锁。1986年又发现单个高能粒子还能引起功率MOS器件发生单粒子烧毁。1987年又发现单粒子栅穿。进一步的模拟实验和在轨卫星的测试证实，几乎所有的集成电路都能发生单粒子效应。

随着半导体技术的迅猛发展，航天器用半导体器件的集成度不断提高，器件的特征尺寸越来越小，工作电压越来越小，相应地，临界电荷越来越小，导致集成电路越来越容易发生单粒子效应。D触发器是集成电路中使用最多的时序器件，这种器件在发生单粒子翻转和单粒子瞬态脉冲后，将会把错误信息保留下来，影响后续操作，从而导致整个系统错误或崩溃，造成严重的后果。

发明内容

本发明的目的在于提供一种D触发器，用于实现D触发器的抗单粒子 效应，保证D触发器输出信息的准确性。

一种D触发器，包括时钟模块、延时滤波模块、主从级DICE锁存器模块、输出模块，其中主从级DICE锁存器模块根据从所述时钟模块输出的时钟信号，和通过所述延时滤波模块接收的外部数据信号，向数据输出模块输出相应的数据信号。延时滤波模块接收外部数据信号，并将接收的外部数据信号分成第一路信号和第二路信号；延时滤波模块对第一路信号进行滤波处理，对第二路信号不做处理；当经滤波处理的第一路信号与第二路信号相同时，延时滤波模块输出数据；当经延时滤波处理的第一路信号与第二路信号不同时，延时滤波模块不输出数据。

延时滤波模块包括第一反相器、延时滤波通路、直通通路、第一三态反相器；第一反相器将外部数据分成第一路信号和第二路信号，第一路信号经延时滤波通路后进入第一三态反相器，第二路信号直接进入第一三态反相器。

主从级DICE锁存器模块包括主级模块和从级模块，从级模块包括第一至第四从节点，从节点为单粒子敏感节点，从节点依次逻辑相邻。主级模块包括第一至第四主节点，主节点为单粒子敏感节点，主节点依次逻辑相邻。主节点和从节点物理上间隔排列；当从级模块中的单粒子敏感点中一个敏感点发生单粒子翻转时，相邻敏感点可以把错误纠正回来，只要避免相邻敏感点被单粒子轰击，即可确保节点的信息正确，主级亦如此。因此在版图布局时要把逻辑上的相邻敏感点分开，布局时把主从级敏感点交错摆放。

本发明的D触发器，还可以包括保护带，保护带包括PMOS管保护带、NMOS管保护带。PMOS管保护带由P+有源构成，NMOS管保护带由N+有源构成，单粒子敏感节点之间都设置有保护带。保护带的宽度采用设计规则中的有源最小宽度。

D触发器电路为CMOS电路，CMOS器件固有的pnpn四层结构形成了一个寄生可控硅。在单粒子效应下，p阱电阻或衬底电阻上的电压降可能会使得寄生的纵向NPN或横向PNP三极管导通，产生电流正反馈，最终导致两个寄生三极管达到饱和，并维持饱和状态，形成从电源到地的大电流通路，导致电路发生闩锁。

加入保护带可以降低寄生晶体管的增益，并控制加到内阱和衬底的电压，使寄生晶体管无法达到饱和，即无法产生电路通路，起到抗闩锁的作用。

延时滤波通路可包括反相器单元和滤波单元，反相器单元由偶数个反相器构成。

反相器单元的个数可根据实际应用中延时长短的需要增加或者减少。

时钟模块用于输出一对反相信号。

根据上述的D触发器，在瞬态脉冲到来时，通过延时滤波模块阻止该脉冲进入到电路内部，起到抗SET(单粒子瞬态脉冲)的作用；当内部存储节点发生翻转时，通过DICE结构迅速去掉翻转脉冲，保证电路输出结果正常，起到抗SEU的作用。在版图设计时加入保护带结构，该结构有效地抑制了SEL(单粒子闭锁)，也有助于降低电路中的SET脉冲宽度。从而整体电路结构具有抗单粒子效应的功能。

附图说明

图1为本发明一实施方式的D触发器的原理图；

图2为本发明一实施方式的延时滤波模块原理图；

图3为本发明一实施方式的DICE单元原理图；

图4为本发明一实施方式的D触发器的时钟模块电路图；

图5为本发明一实施方式的D触发器的延时滤波模块原理图；

图6为本发明一实施方式的D触发器的延时滤波模块电路图；

图7为本发明一实施方式D触发器的主从级DICE锁存器模块电路图；

图8为本发明一实施方式的D触发器的输出模块电路图；

图9为本发明一实施方式的D触发器一个节点受单粒子轰击的响应波形图。

具体实施方式

下面结合附图对发明作进一步详细的说明。

如图1所示，本发明一实施例中的D触发器，包括时钟模块1、延时滤波模块2、主从级DICE锁存器模块3、输出模块4。主从级DICE锁存 器模块3包括主级模块31和从级模块32，主从两级都进行了DICE加固，并在数据端加入了延时滤波模块2。

时钟模块1的时钟信号输出端与主从级DICE锁存器模块3的时钟信号输入端连接，延时滤波模块2的数据输入端与数据源连接，数据输出端与主从级DICE锁存器模块3的数据输入端连接，主从级DICE锁存器模块3的数据输出端连接输出模块4的信号输入端。

图2给出了本发明一实施方式中的延时滤波模块原理图。图中包括两个PMOS管P00和P01、两个NMOS管N00和N01以及两个反相器I65和I66。数据从D端口进入。只有a0点和b0点数据相同时，该数据才能从OUT端传出。当一个瞬态脉冲出现时，a0点为这个脉冲信号。由于有两个反相器的存在，瞬态脉冲被滤掉，b0点维持原数据不变。由于a0、b0点数据不同，瞬态脉冲无法传到OUT端，避免了错误数据的产生。

图3给出了本发明一实施方式中的DICE单元的电路原理图。该电路包括六个PMOS管P0～P5、六个NMOS管N0～N5、两个三态反相器SR1、SR2和一个反相器I67，CK、CKN是一对反相的时钟信号。单元中有四个逻辑状态分别存储在四个节点a,b,c,d中，其中每个节点的状态都由相邻的节点控制，而相隔节点并不相互联系。

当一个负的翻转脉冲出现在当前状态为“1”的节点a时，会通过PMOS管P2在节点b上产生一个正的脉冲扰动，但不会影响到存储在节点c与d的存储状态。因为负的翻转脉冲不会通过反馈NMOS管N5传递，而传递到节点b的正的脉冲扰动不会通过PMOS管P3进一步传递到节点c。因此，节点a、b与节点c、d被隔离开，并且节点c、d形成了节点a、b的冗余节点(共同构成了冗余结构，节点a、d互为冗余，节点b、c互为冗余)，当节点a、b受到干扰时，节点c、d保持着它们的逻辑状态不受影响。由此可见，单粒子对节点的轰击仅仅是在节点a和b上引起暂时的扰动。这种扰动在单粒子事件之后很快就会消除，因为其他两个节点c和d的状态将通过NMOS管N2和PMOS管P0的反馈作用强迫翻转节点恢复到之前的状态。具体的节点c的状态信号通过NMOS管N2将翻转的节点b恢复到之前的状态，节点d的状态信号通过PMOS管P0将翻转的节点a恢复到之前的状态(同样，当节点c、d收到干扰时，节点a、b保持他们的逻辑状 态不受影响，并且节点a、b通过反馈作用强迫节点c、d恢复之前的状态)。对于正瞬态扰动脉冲，该DICE单元电路抗扰动的原理类似。

如图4所示，时钟模块包括时钟输入端CK、反相器I74、反相器I75、反相器I76、反相器I77，其中时钟输入端CK连接反相器I75、反相器I77的输入端，反相器I75的输出端连接反相器I74的输入端，反相器I77的输出端连接反相器I76的输入端。该时钟电路输出四种时钟信号CKN、CKNN、CK2N、CK2NN。

把时钟分成两路主要是为了增强时钟的驱动能力。反相器I75、反相器I77主要作用是输出时钟反相信号，反相器I74、反相器I76主要作用是产生驱动能力更强的时钟信号。其中CKN、CK2N为同相信号，CKNN、CK2NN为同相信号，同时CKN、CKNN互为反相信号。

如图5所示，延时滤波模块包括第一反相器21、延时滤波通路22、直通通路23、第一三态反相器24。第一反相器21的输入端(即延时滤波模块的数据输入端)接数据源，第一反相器21的输出端连接延时滤波通路22和直通通路23的输入端。延时滤波通路22和直通通路23的输出端连接第一三态反相器24的输入端。延时滤波通路22包括反相器单元221和滤波单元222。延时滤波通路22滤除瞬态脉冲，直通通路23允许瞬态脉冲通过。

图6是本发明一实施方式的D触发器的延时滤波模块电路图。

具体的，第一反相器由PMOS管P56、NMOS管N55构成。

反相器单元222由偶数个反相器构成，用于延时反相。此处的反相器单元222由两个PMOS管、两个NMOS管串联而成(如PMOS管P55的源极接电源，PMOS管P55的漏极接PMOS管P54的源极，PMOS管P54的漏极接NMOS管N52的源极，NMOS管N52的漏极接NMOS管N53的源极，NMOS管N53的漏极接地)。滤波单元用于滤除脉冲信号。滤波单元由一个PMOS管和一个NMOS管构成(如PMOS管P51的源极、漏极分别接电源，NMOS管N50的源极、栅极分别接地，PMOS管P51、NMOS管N50的栅极相互连接)。

反相器单元的个数可根据实际应用中延时长短的需要增加或者减少。

延时滤波模块有脉冲信号输入时，通过直通通路的脉冲信号传输到第一三态反相器，通过延时滤波通路的脉冲信号被滤除，第一三态反相器接 收不到来自延时滤波通路的脉冲信号，即此时第一三态反相器收到的两路信号不通，此时第一三态反相器无输出，即整个延时滤波模块没有输出，从而保证整个D触发器不受单粒子脉冲信号影响，避免错误数据的产生。

此外，第一三态反相器的输出端还连接有反相器I78、反相器I79，用于锁存第一三态反相器的输出。

更具体的，延时滤波模块包括NMOS管N43、N44、N45、N46、N47、N48、N49、N50、N51、N52、N53、N54、N55，PMOS管P44、P45、P46、P47、P48、P49、P50、P51、P52、P53、P54、P55、P56。其中N49、N50、P50、P51起到电容的作用。反相器I78、反相器I79，用于数据锁存。D为数据输入，DOWN3为滤波数据输出端。

数据输入端D接PMOS管P56、NMOS管N55的栅极，PMOS管P56的漏极连接NMOS管N55的源极，PMOS管P56的源极接电源，NMOS管P55的漏极接地，NMOS管N55的源极接NMOS管N52、N53、N43、PMOS管P54、P55、P44的栅极。

PMOS管P55的源极接电源，PMOS管P55的漏极接PMOS管P54的源极，PMOS管P54的漏极接NMOS管N52的源极，NMOS管N52的漏极接NMOS管N53的源极，NMOS管N53的漏极接地。

PMOS管P51的源极、漏极分别接电源，NMOS管N50的源极、栅极分别接地，PMOS管P51、NMOS管N50的栅极分别接NMOS管N52的源极、NMOS管N51的栅极。

PMOS管P52的源极接电源，PMOS管P52的漏极接PMOS管P53的源极，PMOS管P53的漏极接NMOS管N54的源极，NMOS管N54的漏极接NMOS管N51的源极，NMOS管N51的漏极接地。

PMOS管P50的源极、漏极分别接电源，NMOS管N49的源极、栅极分别接地，PMOS管P50、NMOS管N49的栅极分别接NMOS管N54的源极、NMOS管N47的栅极。

PMOS管P49的源极接电源，PMOS管P49的漏极接PMOS管P48的源极，PMOS管P48的漏极接NMOS管N47的源极，NMOS管N47的漏极接NMOS管N48的源极，NMOS管N48的漏极接地。

PMOS管P46的源极接电源，PMOS管P46的漏极接PMOS管P47的 源极，PMOS管P47的漏极接NMOS管N46的源极，NMOS管N46的漏极接NMOS管N45的源极，NMOS管N45的漏极接地。

PMOS管P44的源极接电源，PMOS管P44的漏极接PMOS管P45的源极，PMOS管P45的漏极接NMOS管N44的源极，NMOS管N44的漏极接NMOS管N43的源极，NMOS管N43的漏极接地。

反相器I78的输入端分别连接NMOS管N44的源极、反相器I79的输出端，反相器I78的输出端、反相器I79的输入端为延时滤波模块输出端DOMN3。

如图7所示，主从级DICE锁存器模块包括主级模块和从级模块：

主级模块包括：

第二三态反相器：PMOS管P18的源极接电源，PMOS管P18的漏极接PMOS管P17的源极，PMOS管P17的漏极接NMOS管N17的源极，NMOS管N17的漏极接NMOS管N18的源极，NMOS管N18的漏极接地。

第三三态反相器：NMOS管N28的源极接电源，NMOS管N28的漏极接PMOS管P29的源极，PMOS管P29的漏极接NMOS管N29的源极，NMOS管N29的漏极接NMOS管N28的源极，NMOS管N28的漏极接地。

主级DICE单元：PMOS管P19的源极接电源，PMOS管P19的漏极接PMOS管P20的源极，PMOS管P20的漏极接NMOS管N20的源极，NMOS管N20的漏极接NMOS管N19的源极，NMOS管N19的漏极接地。

PMOS管P36的源极接电源，PMOS管P36的漏极接NMOS管N36的源极，NMOS管N36的漏极接地。

PMOS管P38的源极接电源，PMOS管P38的漏极接PMOS管P39的源极，PMOS管P39的漏极接NMOS管N37的源极，NMOS管N37的漏极接NMOS管N38的源极，NMOS管N38的漏极接地。

PMOS管P25的源极接电源，PMOS管P25的漏极接NMOS管N25的源极，NMOS管N25的漏极接地。

PMOS管P19的栅极接PMOS管P25的漏极、NMOS管N38的栅极；

NMOS管N17的源极接PMOS管P36的栅极、NMOS管N25的栅极、NMOS管N20的源极。

NMOS管N19的栅极接PMOS管P38的栅极、NMOS管N36的源极； NMOS管N29的源极接NMOS管N36的栅极、NMOS管N37的源极、PMOS管P25的栅极。

主级模块包括第一主节点DOWN4、第二主节点DOWN2、第三主节点DOWNM1、第四主节点UP3，四个主节点为单粒子敏感节点，四个主节点依次逻辑相邻(即电路的物理连接上相邻，从图7中可以看出第一至第四主节点是顺序连接在电路中的)，依次相当于图2中的节点a、b、c、d。

从级模块包括：

第四三态反相器：PMOS管P21的源极接电源，PMOS管P21的漏极接PMOS管P22的源极，PMOS管P22的漏极接NMOS管N22的源极，NMOS管N22的漏极接NMOS管N21的源极，NMOS管N21的漏极接地。

第五三态反相器：PMOS管P34的源极接电源，PMOS管P34的漏极接PMOS管P32的源极，PMOS管P32的漏极接NMOS管N32的源极，NMOS管N32的漏极接NMOS管N34的源极，NMOS管N34的漏极接地。

从级DICE单元：PMOS管P24的源极接电源，PMOS管P24的漏极接PMOS管P23的源极，PMOS管P23的漏极接NMOS管N23的源极，NMOS管N23的漏极接NMOS管N24的源极，NMOS管N24的漏极接地。

PMOS管P40的源极接电源，PMOS管P40的漏极接NMOS管N39的源极，NMOS管N39的漏极接地。

PMOS管P41的源极接电源，PMOS管P41的漏极接PMOS管P42的源极，PMOS管P42的漏极接NMOS管N41的源极，NMOS管N41的漏极接NMOS管N40的源极，NMOS管N40的漏极接地。

PMOS管P43的源极接电源，PMOS管P43的漏极接NMOS管N42的源极，NMOS管N42的漏极接地。

NMOS管N22的源极接NMOS管N42的栅极、NMOS管N23的源极、PMOS管P40的栅极；NMOS管N32的源极接NMOS管N39的栅极、NMOS管N41的源极、PMOS管P43的栅极。

PMOS管P40的漏极接PMOS管P41的的栅极、NMOS管N24的栅极。

从级模块中设置了第一从节点Q1NN、第二从节点DOWN1、第三从节点UP1、第四从节点UP2，四个从节点为单粒子敏感节点，四个从节点依次逻辑相邻(即电路的物理连接上相邻，从图7中可以看出第一至第四主 节点是顺序连接在电路中的)，依次相当于图2中的节点a、b、c、d。

第三主节点DOWNM1接PMOS管P34的栅极、NMOS管N34的栅极，即第四三态反相器的输入端。

第一主节点DOWNM4接PMOS管P21的栅极、NMOS管N21的栅极，即第五三态反相器的输入端。

如图8所示，输出模块：反相器I68、I69的输入端接NMOS管N24的栅极(即从级信号输出端Q1NN)，反相器I72、I73的输入端接PMOS管P24的栅极(即从级信号输出端UP1)，反相器I69、I73的输出端为输出模块输出端QN，反相器I68的数据输出端连接反相器I70的输入端，反相器I72的输出端连接反相器I71的输入端，反相器I71、反相器I70的输出端为输出模块输出端Q，反相器用于增强输出信号的驱动能力。

本发明一实施例的D触发器采用0.13um的CMOS工艺。延时滤波模块抗SET的基本原理在于输入端由两路信号组成，假如外界给输入端传来一个瞬态脉冲信号，由于两路信号不同，该脉冲无法传到下一级电路中，使得电路的输出仍然保持正确。主从级DICE锁存器模块抗SEU的基本原理在于其内部存在4个相互耦合的存储节点。假如由于某种原因其中一个存储节点发生了翻转,其余存储节点便会将此错误翻转的数据纠正过来,使得电路的输出仍然保持正确。

上述任一实施例中的D触发器，第一主节点DOWN4、第三主节点DOWNM1相同(即两个节点存储的信息相同)，第二主节点DOWN2、第四主节点UP3相同。第一从节点Q1NN、第二从节点DOWN1、第三从节点UP1、第四从节点UP2，四个从节点依次顺序逻辑相邻。第二从节点DOWN1和第四从节点UP2相同，第一从节点Q1NN和第三从节点UP1相同。输出端Q的存储状态受输入端D和时钟CK的控制。输入端D有数据传输时，若有瞬态脉冲产生，由于节点A和B的数据不同，瞬态脉冲无法传到延时滤波模块输出端DOWN3，避免了瞬态脉冲进入触发器内。

在主级模块里，若第一主节点DOWN4信号发生单粒子翻转，负脉冲时，第四主节点UP3可以将错误数据纠正并反馈到第一主节点DOWN4；正脉冲时，第二主节点DOWN2可以将错误数据纠正并反馈到第一主节点DOWN4，保持电路输出结果正确,其他节点也是同样的原理。

上述任一实施方式的D触发器的版图中包括保护带，保护带包括PMOS管保护带、NMOS管保护带。PMOS管保护带由P+有源构成，NMOS管保护带由N+有源构成。敏感点间都有保护带隔离。保护带宽度为版图设计规则中的有源最小宽度0.28um。版图设计规则是各工艺加工厂家根据自己工艺线的具体情况制定的，只要采用的是同一工艺，其版图设计规则是一样的，采用最小宽度主要是考虑到面积问题，即起到了抗闩锁的作用又使版图的面积不至于增加过大，符合集成电路微型化的要求，降低成本。

D触发器的电路为CMOS电路，CMOS器件固有的pnpn四层结构形成了一个寄生可控硅。在单粒子效应下，p阱电阻或衬底电阻上的电压降可能会使得寄生的纵向NPN或横向PNP三极管导通，产生电流正反馈，最终导致两个寄生三极管达到饱和，并维持饱和状态，产生从电源到地的大电流通路，导致电路发生闩锁。加入保护带可以降低寄生晶体管的增益，并控制通到内阱和衬底的电压，使寄生晶体管无法达到饱和，即无法产生电路通路，起到了抗闩锁的作用，也有助于降低电路中的SET脉冲宽度。此外，在进行器件摆放时，错开相同电位的内部存储节点，避免被同一个入射粒子影响到。

在电路仿真中，通过将双指数函数电流源接入敏感节点，可以模拟单粒子入射造成的瞬态效应。敏感点处的电压将被降到0V以下，或者推高至电源电压以上，这是一种较坏情况的单粒子翻转收集电荷模型。触发器在单个数据存储节点加入脉冲电流源模拟单粒子入射(单粒子翻转阈值LET＝100MeV·cm²/mg)的仿真波形如图9所示。

图9所示为本发明一实施方式的D触发器一个节点受单粒子轰击的响应波形图，横坐标为时间轴，单位为ns，纵坐标为电压轴单位为V，图中给出了D触发器在两种输入情况下。从图中能够明显看到，某个敏感节点在受到单粒子轰击后发生了翻转，但干扰脉冲在经过大约1.1ns后即被冗余结构的反馈消除，原来的存储状态能及时恢复而不发生改变。可认为电路的单个节点具有抗SEU的能力。

以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于发明的保护范围。

Claims (9)

1.一种D触发器，包括时钟模块、延时滤波模块、主从级DICE锁存器模块、输出模块，其中

所述主从级DICE锁存器模块根据从所述时钟模块输出的时钟信号，和通过所述延时滤波模块接收的外部数据信号，向数据输出模块输出相应的数据信号。

2.根据权利要求1所述的D触发器，其中，所述延时滤波模块将接收的外部数据信号分成第一路信号和第二路信号；所述延时滤波模块对第一路信号进行延时滤波处理，对第二路信号不做处理；当经延时滤波处理的第一路信号与未经处理的第二路信号相同时，延时滤波模块输出数据；不同时，延时滤波模块不输出数据。

3.根据权利要求2所述的D触发器，其中，所述延时滤波模块包括第一反相器、延时滤波通路、直通通路、第一三态反相器；所述第一反相器的信号输入端为延时滤波模块的信号输入端，所述第一路信号经延时滤波通路后进入所述第一三态反相器，所述第二路信号直接进入所述第一三态反相器。

4.根据权利要求3所述的D触发器，其中，所述主从级DICE锁存器模块包括主级模块和从级模块，其中

所述从级模块包括第一至第四从节点，所述从节点为单粒子敏感节点，所述从节点依次逻辑相邻；

所述主级模块包括第一至第四主节点，所述主节点为单粒子敏感节点，所述主节点依次逻辑相邻；

所述主节点和从节点物理上间隔排列。

5.根据权利要求4所述的D触发器，其中，还包括保护带，所述保护带包括PMOS管保护带和NMOS管保护带，所述PMOS管保护带由P+有源构成，所述NMOS管保护带由N+有源构成，相邻的单粒子敏感节点之间都设置有保护带。

6.根据权利要求1～5任一项所述的D触发器，其中，所述延时滤波通路包括反相器单元和滤波单元，所述反相器单元由偶数个反相器构成。

7.根据权利要求6所述的D触发器，其中，所述反相器单元的个数可变。

8.根据权利要求7所述的D触发器，其中，所述保护带的宽度采用版图设计规则中的有源最小宽度。

9.根据权利要求8所述的D触发器，其中，所述时钟模块输出一对反相信号。