CN103633990A - 一种抗单粒子翻转与瞬态效应延时可调锁存器 - Google Patents
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Abstract
本发明公开了一种抗单粒子翻转与瞬态效应延时可调锁存器，该锁存器包括第一延时单元、第二延时单元、第一锁存单元、第二锁存单元和第三锁存单元。本发明通过调节延时单元偏置电压可分别改变第一延时单元与第二延时单元的延时，从而改变锁存器数据信号的建立时间，有效降低、甚至避免因发生在输入数据信号通路中的单粒子瞬态效应而引起的错误数据锁存；本发明通过引入冗余存储节点，在一个节点翻转时可以通过反馈从另外两个锁存单元恢复该节点电压。综上，本发明可在普通商用工艺条件下实现抗单粒子翻转，并通过可调延时单元改变锁存器建立时间，使数据路径上的瞬态效应得到有效抑制。
Description
技术领域
本发明属于集成电路设计加固领域，尤其涉及一种可有效防止单粒子翻转及瞬态效应的高性能锁存器。
背景技术
随着空间技术、核技术和战略武器的发展，各种电子设备已经广泛应用于人造卫星、宇宙飞船、运载火箭、远程导弹和核武器控制系统中。构成电子设备的电子元器件不可避免的要处于辐射环境中，由于半导体技术的迅猛发展，航天器用半导体器件的集成度不断提高，特征尺寸越来越小，工作电压越来越低，相应地，临界电荷也越来越小，单粒子效应越来越容易发生。锁存器作为这些电子控制系统的基本指令存储器件，其抗辐照性能尤为重要，因为该器件中保存的数据一旦出错，将直接导致系统失效。单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时，沉积能量，产生足够数量的电荷，这些电荷被器件电极收集后，造成器件逻辑状态的非正常改变或器件损坏，它是一种随机效应。除了空间高能粒子以外，各种核辐射、电磁辐射环境也是产生单粒子效应的主要原因。
单粒子翻转与瞬态效应是辐照环境下集成电路最常见的两种单粒子效应，它会导致存储单元中数据错误，因此加固存储单元成为空间电子器件应用需要解决的至关重要的问题，图1是现有技术中未进行加固的普通锁存器，当电路工作在锁存状态，节点n1，n2和n3中任意一个节点遭受重离子轰击发生翻转并通过另外两个节点形成反馈通路，则错误数据将会得到保存，即发生单粒子翻转。目前常见的加固手段主要有以下两种：
工艺加固：工艺加固是指使用特殊的工艺流程和不同的工艺参数从而使器件具有良好的抗辐射特性，例如通过采用SOI(Silicon on Insulator)工艺，SOI工艺采用全介质隔离技术，可以有效减小重离子轨迹上的电荷收集，从而达到提高抗单粒子翻转性能的目的，但SOI工艺成本高，可选择的工艺线少，集成度通常落后商用工艺。
设计加固：相对于工艺加固，设计加固技术具有两个最大的优点。一是不需要新的工艺或新的掩模；二是在提高抗单粒子翻转能力的同时不会明显增加单元的写入时间。抗单粒子翻转采用设计加固是最合适的选择，设计加固可以使用较先进商用工艺生产线，相对特殊工艺成本大大降低，集成度更高，电子器件的速度更快，功耗更低。随着半导体技术发展，目前常用的加固结构能在不同层次抵抗单粒子翻转：电阻加固的方法是通过引入反馈电阻增加了反馈时间，从而提高单元的抗单粒子翻转能力，这一方法在早期大量使用，其最大的缺点是降低了写速度，尤其是在低温条件下。针对电阻加固的缺点1991年Whit等人、1992年Liu等人、2005年Haddad等人分别提出了各种抗单粒子翻转加固结构(可参见文献：[1]S.E.Kerns，and B.D.Shafer，“The Design of Radiation-Hardened Its for Space”，A Compendium of Approaches Proceedings of the IEEE，Vol76(11)，November1988，pp.1470-1508.[2]S.W1litaker，J.Canaris，and K.Liu，“SEU Hardened Memory Cells for a CCSDS Reed Solonm Encoder”，IEEETrans.Nucl.Sci.，Vol38(6)，1991，pp.1471-1477.[3]M.N.Liu，andS.W11itaker，“Low Power SEU Immune CMOS Memory Circuits”，IEEETrans.Nucl.Sci.，Vol39(6)，1992，pp.1679-1684.[4]N.Haddad，et a1，“Design Considerations for Next Generation Radiation Hardened SRAMs forSpace Applications”，IEEE Conference on Aerospace，2005，pp.1-6)。在相同条件下，Whit的结构静态电流大；Liu结构管子数较多，连接关系复杂，面积代价大；Haddad的结构敏感节点多，容易翻转，不容易修复。
目前的抗辐照加固常用方案中，工艺加固可以有效减小单粒子轨迹上的电荷收集，但造价昂贵，可选择的工艺线少，集成度通常比商用工艺落后三代；各种设计加固方案中，有的翻转不容易恢复或翻转恢复时间长，有的面积开销大，有的静态电流大，而且上述各种加固结构均不具备抗单粒子瞬态效应的能力。
发明内容
本发明所要解决的技术问题在于克服现有技术不足，提供一种综合考虑面积、速度、功耗与抗单粒子翻转及瞬态效应的高性能锁存器，能够满足抗单粒子翻转指标的同时保持较快的读写速度，较快的翻转恢复时间，较低的功耗，可以使用普通的商用工艺线。
本发明提供的一种抗单粒子翻转与瞬态效应延时可调锁存器包括：第一延时单元、第二延时单元、第一锁存单元、第二锁存单元和第三锁存单元，其中：
所述第一延时单元连接锁存器数据信号输入端D，其输出作为所述第一锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第二延时单元也连接锁存器数据信号输入端D，其输出作为所述第二锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第一锁存单元连接所述第一延时单元的输出端D1，第一锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第二锁存单元的输出n2提供的偏置得到保持；
所述第二锁存单元连接所述第二延时单元的输出端D2，第二锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第一锁存单元的输出n1提供的偏置得到保持；
所述第三锁存单元连接锁存器数据信号输入端D，第三锁存单元的数据由第一锁存单元的输出n1及第二锁存单元的输出n2提供的偏置得到保持；
当所述第一锁存单元敏感点的存储值发生翻转时，由所述第二锁存单元和第三锁存单元通过反馈将第一锁存单元敏感点的存储值恢复，当所述第二锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第三锁存单元通过反馈将第二锁存单元敏感点的存储值恢复，当所述第三锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第二锁存单元通过反馈将第三锁存单元敏感点的存储值恢复。
本发明通过调节第一延时单元与第二延时单元的偏置电压可以改变锁存器输入数据信号的建立时间，因此通过调整延时的大小可有效降低、甚至避免因发生在输入数据信号通路中的单粒子瞬态效应而引起的错误数据锁存。当所述第一锁存单元敏感点的存储值发生翻转时，由所述第二锁存单元和第三锁存单元通过反馈将所述第一锁存单元敏感点的存储值恢复，当所述第二锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第三锁存单元通过反馈将第二锁存单元敏感点的存储值恢复，当所述第三锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第二锁存单元通过反馈将第三锁存单元敏感点的存储值恢复。
本发明所提供的抗单粒子翻转与瞬态效应高性能锁存器，通过可调延时单元的延时改变锁存器数据建立时间，当单粒子瞬态脉宽小于建立时间时，数据路径上的瞬态效应将得到抑制。引入冗余存储节点，一个节点发生翻转后可通过其它节点反馈恢复翻转节点电平，采用商用工艺，降低制造成本，同时锁存器的静态电流小且有较快翻转恢复时间。
附图说明
图1是现有技术中的锁存器的电路原理图；
图2是根据本发明一实施例的采用设计加固的锁存器的电路原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明实施例中，在普通工艺条件下，在锁存器中引入冗余存储节点，当锁存器中一个锁存单元中节点翻转时可以通过另外两个锁存单元反馈从其他节点恢复该节点电压。
图2给出了根据本发明一实施例的采用设计加固的锁存器的电路原理图。请参照图2，所述锁存器包括：第一延时单元、第二延时单元、第一锁存单元、第二锁存单元和第三锁存单元，其中：
所述第一延时单元连接锁存器数据信号输入端D，其输出作为所述第一锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第二延时单元也连接锁存器数据信号输入端D，其输出作为所述第二锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第一锁存单元连接所述第一延时单元的输出端D1，第一锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第二锁存单元的输出n2提供的偏置得到保持；
所述第二锁存单元连接所述第二延时单元的输出端D2，第二锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第一锁存单元的输出n1提供的偏置得到保持；
所述第三锁存单元连接锁存器数据信号输入端D，第三锁存单元的数据由第一锁存单元的输出n1及第二锁存单元的输出n2提供的偏置得到保持；
所述锁存器工作时，第一时钟信号与第二时钟信号互为反相。通过调节延时单元偏置电压可以分别改变第一延时单元与第二延时单元的延时，从而改变锁存器数据信号的建立时间，因此通过调整延时的大小可有效降低，甚至避免因发生在输入数据信号通路中的单粒子瞬态效应而引起的错误数据锁存。当第一锁存单元敏感点的存储值发生翻转时，由第二锁存单元和第三锁存单元通过反馈将第一锁存单元敏感点的存储值恢复；当第二锁存单元敏感点的存储值发生翻转时，由第一锁存单元和第三锁存单元通过反馈将第二锁存单元敏感点的存储值恢复；当第三锁存单元敏感点的存储值发生翻转时，由第一锁存单元和第二锁存单元通过反馈将第三锁存单元敏感点的存储值恢复。
进一步地，所述第一延时单元包括：PMOS管P1、PMOS管P2、PMOS管P16、NMOS管N1、NMOS管N2、NMOS管N16，其中：
PMOS管P1与PMOS管P2的源极均连接PMOS管P16的漏极，PMOS管P16的源极连接至电源，PMOS管P16的栅极连接第一偏置电压输入端Vp1；
PMOS管P1的栅极连接NMOS管N1的栅极和锁存器数据信号输入端D，PMOS管P1的漏极连接PMOS管P2的栅极、NMOS管N1的漏极和NMOS管N2的栅极；
PMOS管P2的漏极连接NMOS管N2的漏极并作为第一锁存单元的数据信号输入端D1；
NMOS管N1与NMOS管N2的源极均连接NMOS管N16的漏极，NMOS管N16的源极连接至地，NMOS管N16的栅极连接至第二偏置电压输入端Vn1。
所述第一锁存单元包括：PMOS管P3、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、PMOS管P10、NMOS管N8，其中：
PMOS管P3的源极连接第一延时单元数据输出端D1，PMOS管P3的栅极连接第一时钟信号输入端CK，PMOS管P3的漏极连接PMOS管P6的栅极、PMOS管P8的源极、PMOS管P9的漏极、第二锁存单元NMOS管N7的栅极、第二锁存单元NMOS管N13的栅极和第三锁存单元PMOS管P11的栅极；
PMOS管P6的源极连接电源，PMOS管P6的漏极连接PMOS管P7的源极，PMOS管P7的栅极连接第二锁存单元NMOS管N6的栅极，PMOS管P7的漏极连接NMOS管N8的栅极、PMOS管P8的栅极和第二锁存单元NMOS管N7的源极；
PMOS管P8的漏极连接PMOS管P10的源极，PMOS管P10的漏极连接至电源；
NMOS管N8的漏极连接至地，NMOS管N8的漏极连接PMOS管P9的源极；
PMOS管P10的栅极连接锁存器数据输出端Q；
PMOS管P9的栅极连接第三锁存单元NMOS管N3的栅极。
所述第三锁存单元包括：PMOS管P4、PMOS管P5、PMOS管P11、NMOS管N4、NMOS管N5、NMOS管N3，其中：
PMOS管P4的源极连接至电源，PMOS管P4的栅极连接NMOS管N5的栅极和锁存器数据信号输入端D，PMOS管P4的漏极连接PMOS管P5的源极；
PMOS管P5的栅极连接第一时钟信号输入端CK，PMOS管P5的漏极连接NMOS管N4的漏极和锁存器数据输出端Q；
NMOS管N4的栅极连接第二时钟信号输入端CKB，NMOS管N4的源极连接NMOS管N5的漏极；
NMOS管N5的源极连接地，NMOS管N5的栅极连接锁存器数据输入端D；
PMOS管P11的源极连接至电源，PMOS管P11的漏极连接NMOS管N3的漏极和锁存器数据输出端Q，NMOS管N3的源极连接至地。
所述第二延时单元包括：PMOS管P12、PMOS管P13、PMOS管P17、NMOS管N9、NMOS管N10、NMOS管N17，其中：
PMOS管P12的源极和PMOS管P13的源极均连接PMOS管P17的漏极，PMOS管P17的源极连接至电源，PMOS管P17的栅极连接至第三偏置电压输入端Vp2；
PMOS管P12的栅极连接NMOS管N9的栅极和锁存器数据信号输入端D，PMOS管P12的漏极连接NMOS管N9的漏极、PMOS管P13的栅极和NMOS管N10的栅极；
NMOS管N9的源极和NMOS管N10的源极均连接NMOS管N17的漏极；
NMOS管N17的源极连接至地，NMOS管N17的栅极连接第四偏置电压输入端Vn2；
PMOS管P13的漏极连接NMOS管N10的漏极和第二锁存单元数据信号输入端D2。
所述第二锁存单元包括：PMOS管P14、NMOS管N6、NMOS管N7、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14，其中：
NMOS管N11的漏极连接第二延时单元数据输出端D2，NMOS管N11的源极连接NMOS管N6的栅极、NMOS管N12的源极、NMOS管N13的漏极和第三锁存单元的NMOS管N3的栅极；
NMOS管N6的源极连接地，NMOS管N6的漏极连接NMOS管N7的漏极；
NMOS管N7的栅极连接第一锁存单元PMOS管P6的栅极，NMOS管N7的源极连接PMOS P14的栅极和NMOS管N12的栅极；
PMOS管P14的源极连接至电源，PMOS管P14的漏极连接NMOS管N13的漏极，NMOS管N13的栅极连接第三锁存单元PMOS管P11的栅极；
NMOS管N12的漏极连接NMOS管N14的漏极，NMOS管N14的栅极连接第一锁存单元PMOS管P10的栅极，NMOS管N14的源极连接至地。
PMOS管P5、P11与NMOS管N3、N4的漏极均连接至锁存器数据输出端Q。
其中，第一时钟信号输入端CK和所述第二时钟信号输入端CKB接收的时钟信号互为反相。
所述PMOS管P1、PMOS管P2、PMOS管P12、PMOS管P13、NMOS管N1、NMOS管N2、NMOS管N9、NMOS管N10均为延时倒比管。
正常情况下，当时钟信号CLK＝0，CKB＝1时锁存器处于透明状态，假设数据输入端信号D＝1，则第一锁存单元数据输入端D1与第二锁存单元数据端D2为1，PMOS管P3导通，NMOS管N1导通，第一锁存单元节点n1和第二锁存单元节点n2的电平为1，此时第三锁存单元节点Q的电平为0，第一锁存单元节点n4的电平为0，故PMOS管P8和PMOS管P10导通，节点n1的电平保持为高。第二锁存单元的PMOS管P14与NMOS管N13导通，故节点n2电平保持为高，NMOS管N3导通，故第三锁存单元节点Q电平保持为低，数据信号1成功锁存。当CLK＝1，CKB＝0时，第一锁存单元的PMOS管P3截止，第二锁存单元的NMOS管N11截止，第三锁存单元的PMOS管P5和NMOS管N4截止，数据信号在锁存器内通过上述反馈过程得到保持。当时钟信号CLK＝0，CKB＝1，数据输入端信号D＝0时的锁存原理与D＝1相同。
当CLK＝1，CKB＝0，存储数据为1时，第一锁存单元节点n1，n9为1，第二锁存单元节点n2，n8为1，第三锁存单元节点Q为0，第一锁存单元节点n4为0。此时，第一锁存单元PMOS管P8，P10和第二锁存单元PMOS管P14导通，第二锁存单元NMOS管N6，N7，N13导通，当被重离子辐照时，敏感节点为处于关闭状态的NMOS管N11，N12的漏极，PMOS管P11，P7的漏极：当NMOS管N11或N12的漏极遭受重离子轰击时，第二锁存单元节点n2由高电平变低，NMOS管N3由导通变为截止，第三锁存单元节点Q变为高阻态，由于此时PMOS管P14和NMOS管N13保持导通，因此第二锁存单元节点n2电平将会被恢复到高电平，NMOS管N3由截止恢复导通，第三锁存单元节点Q电平恢复拉低；当PMOS管P11的漏极遭受到重离子轰击时，节点Q由低电平变为高电平，此时由于NMOS管N3处于导通状态，故节点Q电平始终会被拉低并在重离子扰动结束后得到恢复；当PMOS管P7的漏极遭受到重离子轰击时，第一锁存单元节点n4的电平由低变为高，处于导通态的PMOS管P8，P14变为截止，由于此时第一锁存单元节点n1和第二锁存单元节点n2仍然保持高电平，故节点n4电平在在重离子扰动结束后恢复为低电平。因此，锁存器内部各节点电平都通过另两个锁存单元的反馈作用得到保持，从而起到了对单粒子效应免疫的作用。当CLK＝1，CKB＝0，存储数据为0时，单粒子免疫原理相同。
本发明通过调节第一偏置电压和第二偏置电压可调节第一延时单元延时大小，通过调节第三偏置电压和第四偏置电压可调节第二延时单元延时大小。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种抗单粒子翻转与瞬态效应延时可调锁存器，其特征在于，该锁存器包括：第一延时单元、第二延时单元、第一锁存单元、第二锁存单元和第三锁存单元，其中：
所述第一延时单元连接锁存器数据信号输入端D，其输出作为所述第一锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第二延时单元也连接锁存器数据信号输入端D，其输出作为所述第二锁存单元的数据输入，用于调节锁存器输入数据信号的建立时间以降低单粒子瞬态效应影响；
所述第一锁存单元连接所述第一延时单元的输出端D1，第一锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第二锁存单元的输出n2提供的偏置得到保持；
所述第二锁存单元连接所述第二延时单元的输出端D2，第二锁存单元的数据由第一锁存单元与第二锁存单元的共同输出n4，第三锁存单元的输出Q及第一锁存单元的输出n1提供的偏置得到保持；
所述第三锁存单元连接锁存器数据信号输入端D，第三锁存单元的数据由第一锁存单元的输出n1及第二锁存单元的输出n2提供的偏置得到保持；
当所述第一锁存单元敏感点的存储值发生翻转时，由所述第二锁存单元和第三锁存单元通过反馈将第一锁存单元敏感点的存储值恢复，当所述第二锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第三锁存单元通过反馈将第二锁存单元敏感点的存储值恢复，当所述第三锁存单元敏感点的存储值发生翻转时，由所述第一锁存单元和第二锁存单元通过反馈将第三锁存单元敏感点的存储值恢复。
2.根据权利要求1所述的锁存器，其特征在于，所述第一延时单元包括：PMOS管P1、PMOS管P2、PMOS管P16、NMOS管N1、NMOS管N2、NMOS管N16，其中：
PMOS管P1与PMOS管P2的源极均连接PMOS管P16的漏极，PMOS管P16的源极连接至电源，PMOS管P16的栅极连接第一偏置电压输入端Vp1；
PMOS管P1的栅极连接NMOS管N1的栅极和锁存器数据信号输入端D，PMOS管P1的漏极连接PMOS管P2的栅极、NMOS管N1的漏极和NMOS管N2的栅极；
PMOS管P2的漏极连接NMOS管N2的漏极并作为第一锁存单元的数据信号输入端D1；
NMOS管N1与NMOS管N2的源极均连接NMOS管N16的漏极，NMOS管N16的源极连接至地，NMOS管N16的栅极连接至第二偏置电压输入端Vn1。
3.根据权利要求1所述的锁存器，其特征在于，所述第一锁存单元包括：PMOS管P3、PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9、PMOS管P10、NMOS管N8，其中：
PMOS管P3的源极连接第一延时单元数据输出端D1，PMOS管P3的栅极连接第一时钟信号输入端CK，PMOS管P3的漏极连接PMOS管P6的栅极、PMOS管P8的源极、PMOS管P9的漏极、第二锁存单元NMOS管N7的栅极、第二锁存单元NMOS管N13的栅极和第三锁存单元PMOS管P11的栅极；
PMOS管P6的源极连接电源，PMOS管P6的漏极连接PMOS管P7的源极，PMOS管P7的栅极连接第二锁存单元NMOS管N6的栅极，PMOS管P7的漏极连接NMOS管N8的栅极、PMOS管P8的栅极和第二锁存单元NMOS管N7的源极；
PMOS管P8的漏极连接PMOS管P10的源极，PMOS管P10的漏极连接至电源；
NMOS管N8的漏极连接至地，NMOS管N8的漏极连接PMOS管P9的源极；
PMOS管P10的栅极连接锁存器数据输出端Q；
PMOS管P9的栅极连接第三锁存单元NMOS管N3的栅极。
4.根据权利要求1所述的锁存器，其特征在于，所述第三锁存单元包括：PMOS管P4、PMOS管P5、PMOS管P11、NMOS管N4、NMOS管N5、NMOS管N3，其中：
PMOS管P4的源极连接至电源，PMOS管P4的栅极连接NMOS管N5的栅极和锁存器数据信号输入端D，PMOS管P4的漏极连接PMOS管P5的源极；
PMOS管P5的栅极连接第一时钟信号输入端CK，PMOS管P5的漏极连接NMOS管N4的漏极和锁存器数据输出端Q；
NMOS管N4的栅极连接第二时钟信号输入端CKB，NMOS管N4的源极连接NMOS管N5的漏极；
NMOS管N5的源极连接地，NMOS管N5的栅极连接锁存器数据输入端D；
PMOS管P11的源极连接至电源，PMOS管P11的漏极连接NMOS管N3的漏极和锁存器数据输出端Q，NMOS管N3的源极连接至地；
PMOS管P5、P11与NMOS管N3、N4的漏极均连接至锁存器数据输出端Q。
5.根据权利要求4所述的锁存器，其特征在于，第一时钟信号输入端CK和第二时钟信号输入端CKB接收的时钟信号互为反相。
6.根据权利要求1所述的锁存器，其特征在于，所述第二延时单元包括：PMOS管P12、PMOS管P13、PMOS管P17、NMOS管N9、NMOS管N10、NMOS管N17，其中：
PMOS管P12的源极和PMOS管P13的源极均连接PMOS管P17的漏极，PMOS管P17的源极连接至电源，PMOS管P17的栅极连接至第三偏置电压输入端Vp2；
PMOS管P12的栅极连接NMOS管N9的栅极和锁存器数据信号输入端D，PMOS管P12的漏极连接NMOS管N9的漏极、PMOS管P13的栅极和NMOS管N10的栅极；
NMOS管N9的源极和NMOS管N10的源极均连接NMOS管N17的漏极；
NMOS管N17的源极连接至地，NMOS管N17的栅极连接第四偏置电压输入端Vn2；
PMOS管P13的漏极连接NMOS管N10的漏极和第二锁存单元数据信号输入端D2。
7.根据权利要求1所述的锁存器，其特征在于，所述第二锁存单元包括：PMOS管P14、NMOS管N6、NMOS管N7、NMOS管N11、NMOS管N12、NMOS管N13、NMOS管N14，其中：
NMOS管N11的漏极连接第二延时单元数据输出端D2，NMOS管N11的源极连接NMOS管N6的栅极、NMOS管N12的源极、NMOS管N13的漏极和第三锁存单元的NMOS管N3的栅极；
NMOS管N6的源极连接地，NMOS管N6的漏极连接NMOS管N7的漏极；
NMOS管N7的栅极连接第一锁存单元PMOS管P6的栅极，NMOS管N7的源极连接PMOS P14的栅极和NMOS管N12的栅极；
PMOS管P14的源极连接至电源，PMOS管P14的漏极连接NMOS管N13的漏极，NMOS管N13的栅极连接第三锁存单元PMOS管P11的栅极；
NMOS管N12的漏极连接NMOS管N14的漏极，NMOS管N14的栅极连接第一锁存单元PMOS管P10的栅极，NMOS管N14的源极连接至地。
8.根据权利要求2或6所述的锁存器，其特征在于，PMOS管P1、PMOS管P2、PMOS管P12、PMOS管P13、NMOS管N1、NMOS管N2、NMOS管N9、NMOS管N10均为延时倒比管。
9.根据权利要求2或6所述的锁存器，其特征在于，通过调节第一偏置电压和第二偏置电压可调节第一延时单元延时大小，通过调节第三偏置电压和第四偏置电压可调节第二延时单元延时大小。
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| CN201310188754.XA CN103633990B (zh) | 2013-05-21 | 2013-05-21 | 一种抗单粒子翻转与瞬态效应延时可调锁存器 |
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