CN110943716A

CN110943716A - 一种振荡器电路及非易失存储器

Info

Publication number: CN110943716A
Application number: CN201811109473.XA
Authority: CN
Inventors: 魏胜涛; 方海彬; 陈晓璐
Original assignee: GigaDevice Semiconductor Beijing Inc; Hefei Geyi Integrated Circuit Co Ltd
Current assignee: GigaDevice Semiconductor Beijing Inc; Hefei Geyi Integrated Circuit Co Ltd
Priority date: 2018-09-21
Filing date: 2018-09-21
Publication date: 2020-03-31
Anticipated expiration: 2038-09-21
Also published as: CN110943716B

Abstract

本发明实施例提供了一种振荡器电路及非易失存储器，电路包括了延时反相单元、选择锁存单元、与非门单元、非门单元、P型场效应管：P10。本发明实施例中，通过选择锁存单元将与非门单元的第三输出端的信号和非门单元的输出端的信号，经过选择和锁存处理后，使得当EN出现下降沿时，选择锁存单元可以将第二输出端的输出信号锁存在下降沿出现前的状态，因此能有效避免时钟电路中的毛刺，输出完整无毛刺的时钟信号。

Description

一种振荡器电路及非易失存储器

技术领域

本发明涉及电路领域，特别是涉及一种振荡器电路及非易失存储器。

背景技术

振荡器(oscillator)是可以将直流电能转换为具有一定频率的交流电能。构成其的电路可以叫振荡器电路，通过振荡器电路可以输出时钟信号，为电路提供时钟。

现有技术中，振荡器电路如图1所示，EN为使能信号，通常的EN为1时，振荡器电路工作，输出时钟信号CKX，EN为0时，振荡器电路关闭。

然而，发明人在研究上述技术方案的过程中发现，上述技术方案存在如下缺陷：当现有技术的振荡器电路关断时，在EN的下降沿时经常会出现毛刺，使得对时钟毛刺比较敏感的设备无法正常工作。

发明内容

鉴于上述问题，提出了本发明实施例的一种振荡器电路，以消除振荡器电路中的毛刺。

根据本发明的第一方面，提供了一种振荡器电路，包括：

延时反相单元、选择锁存单元、与非门单元、非门单元、P型场效应管：P10；

所述延时反相单元包括第一输入端和第一输出端；

所述选择锁存单元包括第二输入端、第三输入端和第二输出端；

所述与非门单元包括第四输入端、第五输入端和第三输出端；

所述第一输入端与所述第四输入端连接，用于将所述延时反相单元产生的震荡信号输入所述与非门单元；

所述第五输入端作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；

所述第三输出端与所述非门单元的输入端、及所述第三输入端连接；

所述非门单元的输出端与所述第二输入端连接；

所述P10的源端连接电源VDD；

所述P10的栅端作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；

所述P10的漏端连接所述第一输出端；

所述选择锁存单元，用于将所述与非门单元的第三输出端的信号和所述非门单元的输出端的信号，经过选择和锁存处理后，在所述第二输出端输出无毛刺的时钟信号。

根据本发明的第二方面，提供了一种非易失存储器，包括上述任一振荡器电路。

本发明实施例中的振荡器电路，包括了延时反相单元、选择锁存单元、与非门单元、非门单元、P型场效应管：P10；延时反相单元包括第一输入端和第一输出端；选择锁存单元包括第二输入端、第三输入端和第二输出端；与非门单元包括第四输入端、第五输入端和第三输出端；第一输入端与第四输入端连接，用于将延时反相单元产生的震荡信号输入与非门单元；第五输入端作为使能信号EN接入端，用于在振荡器电路工作时，接入使能信号EN；第三输出端与非门单元的输入端、及第三输入端连接；非门单元的输出端与第二输入端连接；P10的源端连接电源VDD；P10的栅端作为使能信号EN接入端，用于在振荡器电路工作时，接入使能信号EN；P10的漏端连接第一输出端；选择锁存单元，用于将与非门单元的第三输出端的信号和非门单元的输出端的信号，经过选择和锁存处理后，在第二输出端输出无毛刺的时钟信号。本发明实施例中，通过选择锁存单元将与非门单元的第三输出端的信号和非门单元的输出端的信号，经过选择和锁存处理后，使得当EN出现下降沿时，选择锁存单元可以将第二输出端的输出信号锁存在下降沿出现前的状态，因此能有效避免时钟电路中的毛刺，输出完整无毛刺的时钟信号。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是现有技术提供的一种振荡器电路；

图2是本发明实施例提供的一种振荡器电路；

图3是本发明实施例提供的一种振荡器电路中非门单元输出信号时序；

图4是本发明实施例提供的一种振荡器电路中EN上升沿时一种输出时钟信号信号时序；

图5是本发明实施例提供的一种振荡器电路中EN上升沿时另一种输出时钟信号信号时序；

图6是本发明实施例提供的一种振荡器电路中EN下降沿时第一种输出时钟信号时序；

图7是本发明实施例提供的一种振荡器电路中EN下降沿时第二种输出时钟信号时序；

图8是本发明实施例提供的一种振荡器电路中EN下降沿时第三种输出时钟信号时序；

图9是本发明实施例提供的一种振荡器电路中EN下降沿时第四种输出时钟信号时序。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。

实施例一

参照图2，示出了一种振荡器电路，具体包括：

延时反相单元10、选择锁存单元20、与非门单元30、非门单元40、P型场效应管：P10；所述延时反相单元10包括第一输入端101和第一输出端102；所述选择锁存单元20包括第二输入端201、第三输入端202和第二输出端203；所述与非门单元30包括第四输入端301、第五输入端302和第三输出端303；所述第一输入端102与所述第四输入端301连接，用于将所述延时反相单元10产生的震荡信号输入所述与非门单元30；所述第五输入端302作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；所述第三输出端303与所述非门单元40的输入端、及所述第三输入端202连接；所述非门单元40的输出端与所述第二输入端201连接；所述P10的源端连接电源VDD；所述P10的栅端作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；所述P10的漏端连接所述第一输出端102；所述选择锁存单元20，用于将所述与非门单元30的第三输出端303的信号和所述非门单元40的输出端的信号，经过选择和锁存处理后，在所述第二输出端203输出无毛刺的时钟信号。

本发明实施例中，当EN为1时，振荡器电路开始工作，输出时钟信号，在图3中，示出了EN由1变化为0时，即EN下降沿时，非门单元输出端输出的信号CKB的时序。可以看出，在EN下降沿到来后，由于EN为0作为与非门单元30的一个输入，与非门30输出端的信号必然为1，经由非门单元40后，非门单元40输出端的信号反相为0，若非门单元40输出端输出的信号为1，则会出现如图3所述的较短的一个时钟沿，称为毛刺。若将非门单元40的输出端信号直接作为震荡电路的时钟信号输出，则在一些对毛刺敏感的系统中，比如电荷泵系统中，可能会出现过冲等问题。

因此，本发明实施例中，在与非门单元30和非门单元40之后，设置了选择锁存单元20，具体应用中，选择锁存单元20可以包括选择器和锁存器，通过选择器可以选择锁存器的输入信号为非门单元30的输出信号或非门单元40的输出信号，通过锁存器，可以将信号锁存，在锁存器输入端的信号翻转后，能保持之前的输出信号不发生突变，因此，经过选择锁存单元20的选择和锁存处理后，使得当EN出现下降沿时，选择锁存单元20可以将第二输出端203的输出信号锁存在下降沿出现前的状态，因此能有效避免时钟电路中的毛刺，输出完整无毛刺的时钟信号。

作为本发明实施例的一种优选方案，如图2所示，所述选择锁存单元20包括：信号选择器21、第一锁存器22、第二锁存器23。

其中，所述信号选择器21包括第一输入接口、第二输入接口、第三输入接口211、第一输出接口212；其中，所述第一输入接口为所述第二输入端201；所述第二输入接口为所述第三输入端202；所述第三输入接口211与所述第二锁存器23的输出端连接，用于根据所述第二锁存器23的输出端的信号，选择所述第一输出接口212的输出信号为所述第一输入接口201的信号，或，选择所述第一输出接口212的输出信号为所述第二输入接口202的信号；所述第一输出接口212与所述第一锁存器22的输入端连接；所述第一锁存器22的输出端与第二锁存器23的输入端连接，且所述第一锁存器22的输出端与第二锁存器23的输入端连接后，作为所述第二输出端203；所述第一锁存器22还包括第一使能端221，用于作为所述使能信号EN的接入端，使得当所述EN为高电平信号时，所述第一锁存器22的输入端的信号可以传输到所述第一锁存器22的输出端；当所述EN为低电平信号时，所述第一锁存器22处于锁存状态；所述第二锁存器23还包括第二使能端231，用于作为所述使能信号EN的反相信号接入端，使得当所述EN为低电平信号时，所述第二锁存器23的输入端的信号可以传输到所述第二锁存器23的输出端；当所述EN为高电平信号时，所述第二锁存器23处于锁存状态。

本发明实施例中，如图2所示，第一锁存器22可以记为Latch1，第二锁存器23可以记为Latch2，MUX为信号选择器，选择器21的第一输入接口(第二输入端201)的输入信号可以记为CKB，选择器21的第二输入接口(第三输入端202)的输入信号可以记为CKA，选择器21的第一输出接口212的输出信号可以记为CKY，选择器21的第三输入接口211的输入信号可以记为SA。实际应用中，Latch1为高通低锁，Latch2为低通高锁。当SA＝1时CKY＝CKA，SA＝0时CKY＝CKB。第二输出端203输出的信号为振荡器电路的输出时钟信号CKOUT。

具体应用中，在本发明实施例的振荡器电路中：

EN＝0时，P10导通，与非门单元30的第二输入端的信号CK4＝1，CKA＝1，CKB＝0，且，Latch1处于锁存状态，Latch2输入端的信号可以传送到输出端，即，SA＝CKOUT。

EN＝1时，Latch1输入端的信号可以传送到输出端，CKY传送给CKOUT，Latch2处于锁存状态，SA的信号处于锁存状态。如果SA＝1，CKY＝CKA。如果SA＝0，则CKY＝CKB。

EN上升沿时，即振荡器电路刚启动时，将SA当前时刻值锁住。CKY值传送给CKOUT。保持EN＝0时SA不变(选择CKY＝CKA或CKB)，保证CKY和CKOUT值相同，然后下一时刻CKB/CKA发生反转，传送到CKOUT。

如图4和图5分别示出了EN上升沿可能出现的两种情况，分别为EN＝0时CKOUT锁0和锁1的情况。图4为在EN＝0时，SA＝CKOUT＝0的情况，CKOUT＝CKB；图5为在EN＝1时，SA＝CKOUT＝1的情况，CKOUT＝CKA。可以看出，在EN上升沿时，CKOUT不会出现毛刺。

具体应用中，在EN的下降沿同样不会出现毛刺，如图6所示，示出了SA＝0时，EN下降沿时CKOUT＝1的波形；如图7所示，SA＝0时，EN下降沿时CKOUT＝0的波形；如图8所示，SA＝1时，EN下降沿时CKOUT＝1的波形；如图9所示，SA＝1时，EN下降沿时CKOUT＝0的波形。

可以看出，本发明实施例的振荡器电路，在EN上升沿(振荡器电路启动)和EN下降沿(振荡器电路关闭)时，都完全消除了毛刺，使得本发明实施例的振荡器电路能适用于对毛刺非常敏感的系统。

作为本发明实施例的一种优选方案，所述延时反相单元包括：P型场效应管：P0、P1、P2、P3、P4、P5、P6、P7、P8、P9；N型场效应管：N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12；所述P0的源端、所述P1的源端、所述P3的源端、所述P5的源端、所述P7的源端连接电源VDD；所述P0的栅端、所述P1的栅端、所述P3的栅端、所述P5的栅端、所述P7的栅端连接；所述P0的栅端与所述P0的漏端连接；所述P1的漏端与所述P2的源端连接；所述P3的漏端与所述P4的源端连接；所述P5的漏端与所述P6的源端连接；所述P7的漏端与所述P8的源端连接；所述P2的栅端与所述N1的栅端，所述第三输出端连接；所述P2的漏端、所述N1的漏端、所述P4的栅端、所述N3的栅端、与所述N10的漏端连接；所述P4的漏端、所述N3的漏端、所述P6的栅端、所述N5的栅端、与所述P9的漏端连接；所述P6的漏端、所述N5的漏端、所述P8的栅端、所述N7的栅端、与所述N9的漏端连接；所述P8的漏端、所述N7的漏端、与所述第一输出端连接；所述N2的漏端与所述N1的源端连接；所述N4的漏端与所述N3的源端连接；所述N6的漏端与所述N5的源端连接；所述N8的漏端与所述N7的源端连接；所述N2的源端、所述N4的源端、所述N6的源端、所述N8的源端、所述N11的源端、所述N12的源端连接接地端GND；所述N2的栅端、所述N4的栅端、所述N6的栅端、所述N8的栅端、所述N11的栅端、所述N12的栅端连接；所述N11的栅端与所述N11的漏端连接；所述N12的漏端与所述P0的漏端连接；所述N11的漏端与所述N0的源端连接；所述N0的漏端作为偏置电流接入端，用于接收偏置电流；所述P9的源端连接电源端VDD；所述N9的源端、所述N10的源端连接接地端GND；所述P9的栅端和所述NO的栅端作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；所述N9的栅端、所述N10的栅端作为所述使能信号EN的反相信号的接入端，用于在所述振荡器电路工作时，接入所述使能信号EN的反相信号。

具体应用中，本发明实施例的场效应管单元(包括P型场效应管单元和N型场效应管单元)，均可以是单个的MOS晶体管，使得电路的搭建简单，成本低廉；本发明实施例的场效应管单元，也可以是多个MOS晶体管搭建而成，具有源端、栅端和漏端，例如，使用多个MOS管并联的结构，多个MOS管并联的情况下，每个MOS管的源端、栅端、漏端分别连接，以通过并联的方式，为电路提供更大的电流。本发明实施例对此不做具体限定。

本发明实施例中，通过延时反相单元10的上述电路结构，可以在EN为1时，在第一输出端102输出震荡信号；当EN为0时，振荡器电路整个关闭，实现了零静态功耗，通过上述时序图可以看出，在振荡器电路开启时(EN上升沿)第一个时钟沿会很快到来，不会有太多的延迟，且，因为使用了锁存器，锁存器具有很好的信号相应速度，使得振荡器电路的响应非常快。

本发明实施例的振荡器电路可以应用于非易失存储器，使得非易失存储器中可以有没有毛刺的时钟信号。

需要说明的是，对于各实施例，为了简单描述，故将其都表述为一系列的电路组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的限制。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的电路连接并不一定是本发明实施例所必须的。

上文通过附图和优选实施例对本发明进行了详细展示和说明，然而本发明不限于这些已揭示的实施例，本领域技术人员从中推导出来的其他方案也在本发明的保护范围之内。

应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种振荡器电路和一种振荡器电路装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种振荡器电路，其特征在于，所述电路包括：

所述延时反相单元包括第一输入端和第一输出端；

所述非门单元的输出端与所述第二输入端连接；

所述P10的源端连接电源VDD；

所述P10的漏端连接所述第一输出端；

2.根据权利要求1所述的电路，其特征在于，所述选择锁存单元包括：信号选择器、第一锁存器、第二锁存器；

所述信号选择器包括第一输入接口、第二输入接口、第三输入接口、第一输出接口；其中，所述第一输入接口为所述第二输入端；所述第二输入接口为所述第三输入端；

所述第三输入接口与所述第二锁存器的输出端连接，用于根据所述第二锁存器的输出端的信号，选择所述第一输出接口的输出信号为所述第一输入接口的信号，或，选择所述第一输出接口的输出信号为所述第二输入接口的信号；

所述第一输出接口与所述第一锁存器的输入端连接；

所述第一锁存器的输出端与第二锁存器的输入端连接，且所述第一锁存器的输出端与第二锁存器的输入端连接后，作为所述第二输出端；

所述第一锁存器还包括第一使能端，用于作为所述使能信号EN的接入端，使得当所述EN为高电平信号时，所述第一锁存器的输入端的信号可以传输到所述第一锁存器的输出端；当所述EN为低电平信号时，所述第一锁存器处于锁存状态；

所述第二锁存器还包括第二使能端，用于作为所述使能信号EN的反相信号接入端，使得当所述EN为低电平信号时，所述第二锁存器的输入端的信号可以传输到所述第二锁存器的输出端；当所述EN为高电平信号时，所述第二锁存器处于锁存状态。

3.根据权利要求1所述的电路，其特征在于，所述延时反相单元包括：

P型场效应管：P0、P1、P2、P3、P4、P5、P6、P7、P8、P9；

N型场效应管：N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12；

所述P0的源端、所述P1的源端、所述P3的源端、所述P5的源端、所述P7的源端连接电源VDD；

所述P0的栅端、所述P1的栅端、所述P3的栅端、所述P5的栅端、所述P7的栅端连接；所述P0的栅端与所述P0的漏端连接；

所述P1的漏端与所述P2的源端连接；

所述P3的漏端与所述P4的源端连接；

所述P5的漏端与所述P6的源端连接；

所述P7的漏端与所述P8的源端连接；

所述P2的栅端与所述N1的栅端，所述第三输出端连接；

所述P2的漏端、所述N1的漏端、所述P4的栅端、所述N3的栅端、与所述N10的漏端连接；

所述P4的漏端、所述N3的漏端、所述P6的栅端、所述N5的栅端、与所述P9的漏端连接；

所述P6的漏端、所述N5的漏端、所述P8的栅端、所述N7的栅端、与所述N9的漏端连接；

所述P8的漏端、所述N7的漏端、与所述第一输出端连接；

所述N2的漏端与所述N1的源端连接；

所述N4的漏端与所述N3的源端连接；

所述N6的漏端与所述N5的源端连接；

所述N8的漏端与所述N7的源端连接；

所述N2的源端、所述N4的源端、所述N6的源端、所述N8的源端、所述N11的源端、所述N12的源端连接接地端GND；

所述N2的栅端、所述N4的栅端、所述N6的栅端、所述N8的栅端、所述N11的栅端、所述N12的栅端连接；所述N11的栅端与所述N11的漏端连接；

所述N12的漏端与所述P0的漏端连接；

所述N11的漏端与所述N0的源端连接；

所述N0的漏端作为偏置电流接入端，用于接收偏置电流；

所述P9的源端连接电源端VDD；

所述N9的源端、所述N10的源端连接接地端GND；

所述P9的栅端和所述NO的栅端作为使能信号EN接入端，用于在所述振荡器电路工作时，接入使能信号EN；

所述N9的栅端、所述N10的栅端作为所述使能信号EN的反相信号的接入端，用于在所述振荡器电路工作时，接入所述使能信号EN的反相信号。

4.一种非易失存储器，其特征在于，包括权利要求1-3任一所述的振荡器电路。