CN106158010A - 具有抗单粒子翻转功能的sram存储单元及存储器 - Google Patents

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Abstract

本发明提供了一种具有抗单粒子翻转功能的SRAM存储单元。该SRAM存储单元包括：存储单元本体和加固电路。其中，存储单元本体包括：第一反相器，其具有第二存储节点；第二反相器，其具有第一存储节点。加固电路包括：偏置电压控制单元；第一延时单元，连接于第一反相器和第一存储节点之间；第二延时单元，连接于第二反相器和第二存储节点之间；其中，所述偏置电压控制单元为第一延时单元和第二延时电压提供偏置电压，令两者的延时大于单粒子瞬态的脉冲宽度。本发明中，延时单元延时越大，修改加固存储单元所需的电平扰动时间越大，越不容易因单粒子效应引起存储数据错误，实现高抗单粒子翻转能力。

Description

具有抗单粒子翻转功能的SRAM存储单元及存储器
技术领域
本发明属于集成电路抗辐照设计加固领域，尤其涉及一种具有抗单粒子翻转功能的SRAM存储单元及SRAM存储器。
背景技术
单粒子效应是指高能带电粒子在穿过微电子器件的灵敏区时，沉积能量，产生足够数量的电荷，这些电荷被器件电极收集后，造成器件逻辑状态的非正常改变或器件损坏，它是一种随机效应。除了空间高能粒子以外，各种核辐射、电磁辐射环境也是产生单粒子效应的主要原因。单粒子翻转是辐照环境下集成电路最常见的一种单粒子效应，它会导致存储单元中数据错误。
半导体存储器分为动态随机存储器(DRAM)、非挥发性存储器和静态随机存储器(SRAM)。SRAM型存储器由于具有读写速度快，功耗低和不需要周期性刷新等优点得到了广泛应用。但是在空间及宇航应用领域中，大量高能粒子和宇宙射线等产生的辐照效应，如单粒子翻转，会造成存储单元数据的丢失。对应用于空间辐照环境下的SRAM型存储器，最重要的就是其基本存储单元的抗单粒子翻转能力，由于在存储器中保存了数据或指令，如果基本存储单元发生单粒子翻转，会导致数据丢失或指令错误，有可能导致系统电路功能错误，甚至导致系统出现灾难后果。
随着半导体技术的迅猛发展，航天器用SRAM型存储器集成度不断提高，特征尺寸越来越小，工作电压越来越低，临界电荷也越来越小，单粒子效应的影响越来越严重，这使普通结构的基本存储单元已不能满足存储器空间应用的可靠性需求。
图1是现有技术中未进行加固的SRAM存储单元的结构示意图。如图1所示，该SRAM存储单元通过两个反相器的互锁使数据得到保持。当n1和n2中任意一个节点遭受重离子轰击发生翻转并通过反相器使另一个节点翻转，形成反馈通路，则存储数据会发生错误，即发生单粒子翻转。目前常见的加固手段主要有以下两种：
工艺加固技术：工艺加固是指使用特殊的工艺流程和不同的工艺参数从而使器件具有良好的抗辐射特性，例如通过采用SOI(Silicon on Insulator)工艺，使用全介质隔离技术，可以有效减小重离子轨迹上的电荷收集量，从而达到提高抗单粒子翻转性能的目的。但抗辐照加固工艺成本高，可选择的工艺线少，集成度通常落后于商用工艺。
设计加固技术：相对于工艺加固，设计加固可以使用较先进的商用工艺生产线，从而使电子器件的成本更低、集成度更高、速度更快、功耗更低。目前三模冗余是最常用的抗单粒子翻转加固方法，但由于SRAM型存储器的基本存储单元数量上百万，如果采用该方法，会引入巨大的面积开销，因此，三模冗余方法不适用于存储器基本单元的加固。电阻加固的方法是通过引入反馈电阻增加反馈时间，从而提高单元的抗单粒子翻转能力，这一方法在早期大量使用，其最大的缺点是降低了写速度，且易受工艺波动和温度变化的影响。针对电阻加固的缺点，Whit、Liu等提出了不同的抗单粒子翻转加固结构(可参见文献：1、2、3)。在相同条件下，Whit结构的静态电流大；Liu结构的管子数较多，连接关系复杂，面积代价大。
在实现本发明的过程中，申请人发现目前抗单粒子翻转存储器单元加固常用方案中，工艺加固可以有效减小单粒子轨迹上的电荷收集，但造价昂贵，可选择的工艺线少，集成度通常比商用工艺落后三代左右；而各种设计加固方案中，有的翻转不容易恢复或翻转恢复时间长，有的面积开销大，有的静态电流大。
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发明内容
(一)要解决的技术问题
鉴于上述技术问题，本发明提供了一种具有抗单粒子翻转功能的SRAM存储单元及SRAM存储器。
(二)技术方案
本发明提供了一种具有抗单粒子翻转功能的SRAM存储单元，该SRAM存储单元包括：存储单元本体和加固电路。其中，存储单元本体包括：第一反相器，其具有第二存储节点；第二反相器，其具有第一存储节点。加固电路包括：偏置电压控制单元；第一延时单元，连接于第一反相器和第一存储节点之间；第二延时单元，连接于第二反相器和第二存储节点之间；其中，所述偏置电压控制单元为第一延时单元和第二延时电压提供偏置电压，令两者的延时大于单粒子瞬态的脉冲宽度。
根据本发明的另一个方面，还提供了一种SRAM存储器，该SRAM存储器包括若干个上述的SRAM存储单元。
(三)有益效果
从上述技术方案可以看出，本发明具有抗单粒子翻转功能的SRAM存储单元及SRAM存储器具有以下有益效果：
(1)通过在普通存储单元中加入可调延时单元，即第一延时单元和第二延时单元，利用MOS管不同栅压具有不同导通电阻的特性，存储单元为写入或读出模式时，由于字线WL为高电平，此时有偏置电压控制单元提供的输出电压Vp和Vn分别为GND和VDD，此时延时单元中的PMOS和NMOS管处于强导通状态，此时加固存储单元等价于普通结构，实现较快的读写速度。当加固存储单元为数据保持模式时，此时延时单元中的PMOS和NMOS管处于弱导通状态，使延时单元随着偏置电压Vp的升高，Vn的降低而不断增大，实现延时调节。延时单元延时越大，修改加固存储单元所需的电平扰动时间越大，越不容易因单粒子效应引起存储数据错误，实现高抗单粒子翻转能力；
(2)在一种电路实现中通过加入四个MOS管，实现了第一，第二延时单元，四个MOS管尺寸为制造工艺允许的最小尺寸，由于SRAM型存储单元为阵列分布，故偏置电压控制单元可以供多行或多列的存储单元共用。因此，该结构面积开销远小于传统的电阻加固结构，Whit结构和Liu结构，而且功耗与普通存储单元相当，且远小于Whit结构和Liu结构；
(3)因为偏置电压控制单元提供的电压可调，所以即使芯片制造工艺出现波动，也可以通过调节偏置电压实现MOS管阻值调节，实现制造工艺波动的免疫。
附图说明
图1是现有技术中未进行加固的SRAM存储单元的结构示意图；
图2为根据本发明实施例具有抗单粒子翻转功能的SRAM存储单元的结构示意图；
图3为图2所示SRAM存储单元的详细电路图；
图4为根据本发明另一实施例SRAM存储单元的偏置电压控制单元中偏置电压源的示意图。
具体实施方式
本发明利用调节MOS管栅极电压可改变其电阻大小的特性，用其构成延时单元，将其嵌入到传统的存储单元中，再添加偏置电压控制单元，为延时单元提供偏置电压，在使用的时候通过对偏置电压控制单元的配置，可实现存储单元的抗单粒子翻转加固。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在本发明的一个示例性实施例中，本发明提供了一种具有抗单粒子翻转功能的SRAM存储单元。图2为根据本发明实施例具有抗单粒子翻转功能的SRAM存储单元的结构示意图。如图1所示，该SRAM存储单元包括：存储单元本体及加固电路。该加固电路包括：第一延时单元、第二延时单元和偏置电压控制单元。
本实施例中，该存储单元本体包括：第一反相器，其具有第二存储节点n2，第二反相器，其具有第一存储节点n1。其中，第一延时单元连接于第一反相器和第一存储节点n1之间，第二延时单元连接于第二反相器和第二存储节点n2之间。在数据保持状态，偏置电压控制单元为第一延时单元和第二延时电压提供偏置电压，令两者的延时大于单粒子瞬态的脉冲宽度，从而单粒子瞬态产生的错误电平不会被存储，实现了存储单元的抗单粒子翻转功能。
以下对本实施例具有抗单粒子翻转功能的SRAM存储单元的各个部分进行详细说明。
请参照图1，该第一反相器包括：第一PMOS管MP1和第一NMOS管MN1。其中，第一PMOS管MP1的源极连接至电源电压。第一NMOS管的源极接地，其漏极连接至第一PMOS管MP1的漏极，第二存储节点n2位于第一PMOS管MP1的漏极和第一NMOS管MN1的漏极之间。
同样，请参照图1，第二反相器包括：第二PMOS管MP2和第二NMOS管MN2。其中，第二PMOS管MP2的源极连接至电源电压，第二NMOS管MN2的源极接地，其漏极连接至第二PMOS管MP2的漏极，第一存储节点n1位于第二PMOS管MP2的漏极和第二NMOS管MN2的漏极之间。
第三NMOS管MN3和第四NMOS管MN4为读写管。第三NMOS管MN3的栅极连接至字线WL，其源极连接至位线BL，其漏极连接至第一存储节点n1。第四NMOS管MN4的栅极连接至字线WL，其源极连接至位线NBL，其漏极连接至第二存储节点n2。
图3为图2所示SRAM存储单元的详细电路图。以下结合图2和图3，对本实施例SRAM存储单元的详细构造进行说明。
第一延时单元连接至第一反相器和第一存储节点n1之间，即其第一端连接至第一PMOS管MP1和第一NMOS管MN1的栅极，第二端连接至第一存储节点n1。其中，第一延时单元包括：第四PMOS管MP4和第六NMOS管MN6。其中，第四PMOS管MP4的源极连接至第一PMOS管MP1的栅极，其栅极连接至偏置电压控制单元的第一偏置调节单元输出端Vp。第六NMOS管MN6的源极连接至第一NMOS管MN1的栅极，其栅极连接至偏置电压控制单元的第二偏置调节单元输出端Vn。第四PMOS管MP4的漏极和第六NMOS管MN6的漏极共同连接至第一存储节点n1。
第二延时单元连接至第二反相器和第二存储节点n2之间，即其第一端连接至第二PMOS管MP2和第二NMOS管MN2的栅极，第二端连接至第二存储节点n2。其中，第二延时单元包括：第三PMOS管MP3和第五NMOS管MN5。其中，第三PMOS管MP3的源极连接至第二PMOS管MP2的栅极，其栅极连接至偏置电压控制单元的第一偏置调节单元输出端端Vp。第五NMOS管MN5的源极连接至第二NMOS管MN2的栅极，其栅极连接至偏置电压控制单元的第二偏置调节单元输出端Vn。第三PMOS管MP3的漏极和第五NMOS管MN5的漏极共同连接至第二存储节点n2。
其中，PMOS管MP3和MP4的栅极电压由偏置电压控制单元中的第一偏置调节单元输出模拟电压Vp提供，NMOS管MN5和MN6的栅极电压由偏置电压控制单元中的第二偏置调节单元输出模拟电压Vn提供。
偏置电压控制单元可提供地(GND)到电源(VDD)范围内的多级电压供延时单元使用，在对SRAM存储单元进行写入或读出操作时，偏置电压控制单元对延时单元内的PMOS管提供的电压为GND，对延时单元内的NMOS管提供的电压为VDD，使SRAM存储单元具有较快的写入和读出时间。SRAM存储单元进入保持状态时，可根据辐照环境调节偏置电压控制单元对延时单元的偏置电压，实现减小或增大延时单元的延时大小，当延时大于单粒子瞬态的脉冲宽度后，单粒子瞬态的脉冲引起的错误电平扰动不会被存储，从而实现抗单粒子翻转。
请参照图3，本实施例SRAM存储单元中偏压控制单元包括：偏置电压源，用于提供地(GND)到电源电压(VDD)范围内的N级电压；第一偏置调节单元，其依据第一控制信号SELp<1：0>，从所述N级电压中选择一级电压作为Vp提供至第一延时单元和第二延时单元；第二偏置调节单元，其依据第二控制信号SELn<1：0>，从所述N级电压中选择一级电压作为Vn提供至第一延时单元和第二延时单元。
请参照图3，偏置电压源由五个栅极连接漏极的NMOS管串联构成，提供GND到VDD之间的四级偏置电压-0，Vb0，Vb1，Vb2，Vb3。
第一偏置调节单元由两级模拟信号多路选通器(MUX)构成。其中，第一级MUX为四选一MUX，第二级MUX为二选一MUX。第一级MUX的输出由控制位SELp<0：1>选择偏置电压源的某一路输出，第二级MUX由存储单元的字线信号WL控制选择GND或第一级MUX的输出进行输出。
第二偏置调节单元由两级多路选通器(MUX)构成，其中，第一级为四选一MUX，第二级为二选一MUX，第一级MUX的输出由控制位SELn<0：1>选择某一路偏置电压源，第二级MUX的输出由存储单元的字线信号WL控制选择VDD或第一级MUX输出。其中，为了实现电平信号传递，两级MUX电路由传输门构成。
本实施例中，在普通工艺条件下，在未加固的存储单元中加入延时单元，由偏置电压控制模块提供多级偏置电压，通过调节延时单元的偏置电压，使数据保持模式下延时单元的延时大于由重离子入射引起的电平扰动宽度，使错误数据不能被存储，实现单粒子翻转加固，具体来讲：
(1)当对存储单元进行写操作时，字线WL为1，通过第二级MUX的偏置电压Vp，Vn分别为GND，VDD，假设此时写入数据BL为1，NBL为0，因为第三PMOS管MP3和第四PMOS管MP4，第五NMOS管MN5，第六NMOS管MN6处于强导通状态，所以节点n1变为1，n2变为0。
当存储单元进行读出操作时，由于字线WL为高电平，此时有偏置电压控制单元提供的输出电压Vp和Vn分别为GND和VDD，此时PMOS管MP3和MP4，NMOS管MN5，MN6处于强导通状态，此时加固存储单元等价于普通结构，节点n1，n2的状态经过传输管MN3与MN4，传递到位线BL与NBL上，读操作完成。
(2)当存储单元为数据保持模式时，由于字线WL为低电平，此时有偏置电压控制单元提供的输出模拟电压Vp和Vn分别由第一偏置调节单元控制位SELp<0：1>和第二偏置调节单元控制位SELn<0：1>决定，此时PMOS管MP3和MP4，NMOS管MN5，MN6处于弱导通状态，等效为四个电阻，并且阻值随着偏置电压Vp的升高，Vn的降低而不断增大，实现电阻阻值调节。电阻越大，修改加固存储单元所需的建立时间越大，越不容易因单粒子效应引起存储数据错误，实现单粒子翻转免疫。
举例来说：当存储单元进入数据保持模式时，假设存储的数据为1，节点n1和n2的电平分别为1和0。当被重离子辐照时，敏感节点为处于关闭状态的NMOS管MN2的漏极，PMOS管MP1的漏极：当NMOS管MN2的漏极遭受重离子轰击时，节点n1由高电平变低，并开始通过第二延时单元修改节点n2的电平，但由于此时的延时单元处于弱偏置状态，PMOS管MP4和NMOS管MN6具有非常大的等效电阻，因此由节点n1电平变化引起n2电平变化过程非常缓慢，与此同时，由于PMOS管MP2仍然处于导通状态，故节点n1的电平将被迅速拉升为高电平，存储单元的数据得到恢复，实现单粒子翻转免疫。当字线WL为0，存储数据为0时，抗单粒子翻转原理相同。
在本发明的第二个示例性实施例中，还提供了一种SRAM存储器，该SRAM存储器包括若干个上述的SRAM存储单元，由于SRAM存储单元为阵列分布，故偏置电压控制单元可以供多行或多列的存储单元共用，或者为整个存储器提供偏置电压，减小面积与功耗开销。
至此，已经结合附图对本发明两个实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明具有抗单粒子翻转功能的SRAM存储单元及SRAM存储器有了清楚的认识。
此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：
(1)图3中的偏置电压源还可以用图4中的形式，具体来说，首先通过带隙基准电压源产生参考电压Vref，再通过电阻对Vref进行分压，得到分压后的参考电压Vb0，Vb1，Vb2，Vb3；
(3)在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。
综上所述，本发明提供了一种综合考虑面积、读写性能、功耗以及具有抗单粒子翻转功能的SRAM型存储器单元及SRAM存储器，在保证抗单粒子翻转能力的同时保持较快的读写速度，较短的翻转恢复时间以及较低的功耗，可以使用普通的商用工艺线，并且不受工艺波动的影响，具有良好的应用前景。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种具有抗单粒子翻转功能的SRAM存储单元，其特征在于，包括：
存储单元本体，包括：
第一反相器，其具有第二存储节点(n2)；
第二反相器，其具有第一存储节点(n1)；以及
加固电路，包括：
偏置电压控制单元；
第一延时单元，连接于第一反相器和第一存储节点(n1)之间；
第二延时单元，连接于第二反相器和第二存储节点(n2)之间；
其中，所述偏置电压控制单元为第一延时单元和第二延时电压提供偏置电压，令两者的延时大于单粒子瞬态的脉冲宽度。
2.根据权利要求1所述的SRAM存储单元，其特征在于：
所述第一反相器包括：第一PMOS管(MP1)和第一NMOS管(MN1)；其中，第一PMOS管(MP1)的源极连接至电源电压；第一NMOS管(MN1)的源极接地，漏极连接至第一PMOS管(MP1)的漏极；第二存储节点(n2)位于第一PMOS管(MP1)的漏极和第一NMOS管(MN1)的漏极之间；
第二反相器包括：第二PMOS管(MP2)和第二NMOS管(MN2)，其中，第二PMOS管(MP2)的源极连接至电源电压；第二NMOS管(MN2)的源极接地，漏极连接至第二PMOS管(MP2)的漏极；第一存储节点(n1)位于第二PMOS管(MP2)的漏极和第二NMOS管(MN2)的漏极之间。
3.根据权利要求2所述的SRAM存储单元，其特征在于：
所述第一延时单元的第一端连接至第一PMOS管MP1和第一NMOS管MN1的栅极，第二端连接至第一存储节点n1；
所述第二延时单元的第一端连接至第二PMOS管MP2和第二NMOS管MN2的栅极，第二端连接至第二存储节点n2。
4.根据权利要求3所述的SRAM存储单元，其特征在于，所述偏压控制单元包括：
偏置电压源，用于提供地(GND)到电源电压(VDD)范围内的N级电压；
第一偏置调节单元，其依据第一控制信号SELp＜1：0＞，从地电压和所述N级电压中选择的一电压作为Vp提供至第一延时单元和第二延时单元；
第二偏置调节单元，其依据第二控制信号SELn＜1：0＞，从地电压和所述N级电压中选择的一电压作为Vn提供至第一延时单元和第二延时单元。
5.根据权利要求4所述的SRAM存储单元，其特征在于，所述第一延时单元包括：第四PMOS管MP4和第六NMOS管MN6，其中：
第四PMOS管MP4的源极连接至第一PMOS管MP1的栅极，栅极连接至偏置电压控制单元的第一偏置调节单元输出端Vp；
第六NMOS管MN6的源极连接至第一NMOS管MN1的栅极，栅极连接至偏置电压控制单元的第二偏置调节单元输出端Vn；
第四PMOS管MP4的漏极和第六NMOS管MN6的漏极共同连接至第一存储节点n1。
6.根据权利要求4所述的SRAM存储单元，其特征在于，所述第二延时单元包括：第三PMOS管MP3和第五NMOS管MN5，其中：
第三PMOS管MP3的源极连接至第二PMOS管MP2的栅极，其栅极连接至偏置电压控制单元的第一偏置调节单元输出端端Vp；
第五NMOS管MN5的源极连接至第二NMOS管MN2的栅极，其栅极连接至偏置电压控制单元的第二偏置调节单元输出端Vn；
第三PMOS管MP3的漏极和第五NMOS管MN5的漏极共同连接至第二存储节点n2。
7.根据权利要求4所述的SRAM存储单元，其特征在于：
所述第一偏置调节单元包括：
第一级MUX，为四选一MUX，其由控制位SELp＜0：1＞选择偏置电压源的某一路输出；
第二级MUX，为二选一MUX，其由存储单元的字线信号WL控制选择GND或第一级MUX的输出进行输出；
所述第二偏置调节单元包括：
第一级MUX，为四选一MUX，其输出由控制位SELn＜0：1＞选择偏置电压源的某一路输出；
第二级MUX，为二选一MUX，其输出由存储单元的字线信号WL控制选择电源电压VDD或第一级MUX输出进行输出。
8.根据权利要求7所述的SRAM存储单元，其特征在于，所述第一偏置调节单元和第二偏置调节单元中的MUX均由传输门构成。
9.根据权利要求4所述的SRAM存储单元，其特征在于，所述偏置电压源由N+1个栅极连接漏极的NMOS管串联构成；
其中，首个NMOS管的源极接地，末一个NMOS管的栅极和漏极连接至电源电压(VDD)，由除末一个NMOS管之外的其他NMOS管的栅极引出所述的N级电压。
10.一种存储器，其特征在于，包括若干个权利要求1至9中任一项所述的SRAM存储单元。
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