CN103474092B - 抗辐射加固存储单元电路 - Google Patents

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Abstract

本发明公开了一种抗辐射加固存储单元电路，包括：基本存储单元、冗余存储单元和双向反馈单元；其中，基本存储单元包括第一、第二PMOS管和第三、第四PMOS管；冗余存储单元包括第五、第六PMOS管和第七、第八PMOS管；双向反馈单元用于构成存储节点与冗余存储节点间的反馈通路，还用于构成反相存储节点与反相冗余存储节点间的反馈通路。本发明的存储单元电路可自动实现抗总剂量效应加固和抗单粒子闩锁效应加固，同时利用冗余和双路循环反馈技术实现抗单粒子翻转效应加固，具有较好的抗辐射特性，且电路结构简单，单元面积小。

Description

抗辐射加固存储单元电路
技术领域
本发明涉及存储单元电路，更具体地，涉及一种抗辐射加固存储单元电路。
背景技术
在航空航天电子系统中，存储器占据了大部分的芯片面积，是一个极为重要的部件。在空间环境中，电子系统会因遭受到银河射线，太阳射线和地球辐射等辐射环境的影响而发生故障。存储器由于其高密度成为航空航天电子系统中最脆弱的部件之一。
在存储器遭受到的辐射效应中，总剂量效应、单粒子闩锁效应和单粒子翻转效应是对存储单元影响最为重要的三个效应。在0.18um及以下的工艺中，由于栅氧化层的厚度已经小于5nm，总剂量效应的主要影响为在NMOS管中产生的泄漏电流。单粒子闩锁效应是指单粒子辐射导致的瞬间电流脉冲被集成电路中寄生的反馈环循环放大而使芯片烧坏。单粒子翻转效应是指单粒子辐射在敏感节点处产生瞬间电流脉冲而使存储单元中的数据发生错误。
对存储单元进行抗总剂量效应加固，当前主要采用如图1和图2所示的异形栅结构对NMOS管进行加固。图1采用环形栅晶体管(AnnularFET)版图技术来对NMOS管进行加固。通过栅极101将漏极102和源极103之一完全包围，从而从物理上隔断产生泄漏电流的通路，从而实现抗总剂量效应加固。图2采用马蹄形栅晶体管(HorseshoeFET)版图技术来对NMOS管加固。通过栅极201对漏极202和源极203之一进行半包围，延长总剂量效应导致的泄漏电流的通路长度，从而降低总剂量效应导致的泄漏电流，实现抗总剂量效应加固。
对存储单元进行抗单粒子闩锁效应加固，当前主要通过在NMOS管版图和PMOS管版图之间增加隔离环，使寄生的反馈环的环路增益远低于1，不会对单粒子辐射的瞬间电流产生放大作用。
对存储单元进行抗单粒子翻转效应加固，当前的主要加固方法有：三模冗余(TMR)，图3所示的双互锁存储单元(DICE)以及图4所示的重离子抵抗(HIT)单元。图3所示的DICE单元300中的四个存储节点X1、X2、X3和X4中的每一个都由相邻的两个节点通过反相器控制，利用这种双节点反馈实现抗单粒子翻转。图4所示的HIT单元400利用407、408、411和412管的驱动能力不同，宽长比大的管的驱动能力高于宽长比小的管，使翻转的节点恢复，实现抗单粒子翻转。
现有的对存储单元进行抗单粒子翻转效应加固技术会使存储单元的面积增加1.4～2.0倍，现有的对存储单元进行抗总剂量效应、抗单粒子闩锁效应加固技术会使存储单元的面积增加2倍以上，导致存储单元和存储器的面积大幅增加，不能满足实际应用中对电路小型化、集成化的要求。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种抗辐射加固存储单元电路，可自动实现抗总剂量效应加固和抗单粒子闩锁效应加固，同时利用冗余和双路循环反馈技术实现抗单粒子翻转效应加固，具有较好的抗辐射特性，且电路结构简单，单元面积小。
为实现上述目的，本发明提供了一种抗辐射加固存储单元电路，其特征在于，包括：基本存储单元、冗余存储单元和双向反馈单元；其中，
基本存储单元包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；第一PMOS管和第二PMOS管为读出访问管，第一PMOS管的源极连接读操作选择字线，栅极连接存储节点，漏极连接第一读出位线，第二PMOS管的源极连接读操作选择字线，栅极连接反相存储节点，漏极连接第二读出位线；第三PMOS管和第四PMOS管为写入访问管，第三PMOS管的源极连接存储节点，栅极连接写入选择字线，漏极连接第一写位线，第四PMOS管的源极连接反相存储节点，栅极连接写入选择字线，漏极连接第二写位线；
冗余存储单元包括第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；第五PMOS管和第六PMOS管为读出访问管，第五PMOS管的源极连接读操作选择字线，栅极连接冗余存储节点，漏极连接第一读出位线，第六PMOS管的源极连接读操作选择字线，栅极连接反相冗余存储节点，漏极连接第二读出位线；第七PMOS管和第八PMOS管为写入访问管，第七PMOS管的源极连接冗余存储节点，栅极连接写入选择字线，漏极连接第一写位线，第八PMOS管的源极连接反相冗余存储节点，栅极连接写入选择字线，漏极连接第二写位线；双向反馈单元，用于构成存储节点与冗余存储节点间的反馈通路，还用于构成反相存储节点与反相冗余存储节点间的反馈通路。
优选地，所述双向反馈单元包括第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；第九PMOS管的源极连接存储节点，栅极连接冗余存储节点，漏极连接低电平GND，第十PMOS管的源极连接冗余存储节点，栅极连接存储节点，漏极连接低电平GND；第十一PMOS管的源极连接反相存储节点，栅极连接反相冗余存储节点，漏极连接低电平GND，第十二PMOS管的源极连接反相冗余存储节点，栅极连接反相存储节点，漏极连接低电平GND。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
1、由于本发明的存储单元电路全部由PMOS管构成，PMOS管的衬底多数载流子为电子，总剂量效应不会在PMOS管的漏和源之间形成泄漏电流通道，不会产生泄漏电流，因此不需要对PMOS管进行抗总剂量效应加固，即本发明的存储单元电路可自动实现抗总剂量效应加固。
2、由于本发明的存储单元电路全部由PMOS管构成，不存在寄生的反馈环，不需要加保护环就能抵抗单粒子闩锁效应，即本发明的存储单元电路可自动实现抗单粒子闩锁效应加固。
3、利用冗余和双路循环反馈技术实现抗单粒子翻转加固，由于可自动实现抗总剂量效应加固和抗单粒子闩锁效应加固，本发明的存储单元电路具有较好的抗辐射特性，且电路结构简单，面积小。
附图说明
图1是采用AnnularFET对NMOS管进行加固的示意图；
图2是采用HorseshoeFET对NMOS管进行加固的示意图；
图3是DICE单元电路图；
图4是HIT单元电路图；
图5是本发明实施例的抗辐射加固存储单元电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图5所示，本发明实施例的存储单元500包括12个PMOS管501-512，所有PMOS管的衬底都连接到电源电压VDD。存储单元500包括基本存储单元、冗余存储单元和双向反馈单元。
基本存储单元包括第一PMOS管501、第二PMOS管502、第三PMOS管503和第四PMOS管504。第一PMOS管501和第二PMOS管502为读出访问管。第一PMOS管501的源极连接读操作选择字线516，栅极连接存储节点Q1，漏极连接第一读出位线517。第二PMOS管502的源极连接读操作选择字线516，栅极连接反相存储节点Q1N，漏极连接第二读出位线518。第三PMOS管503和第四PMOS管504为写入访问管。第三PMOS管503的源极连接存储节点Q1，栅极连接写入选择字线513，漏极连接第一写位线514。第四PMOS管504的源极连接反相存储节点Q1N，栅极连接写入选择字线513，漏极连接第二写位线515。
冗余存储单元包括第五PMOS管505、第六PMOS管506、第七PMOS管507和第八PMOS管508。第五PMOS管505和第六PMOS管506为读出访问管。第五PMOS管505的源极连接读操作选择字线516，栅极连接冗余存储节点Q2，漏极连接第一读出位线517。第六PMOS管506的源极连接读操作选择字线516，栅极连接反相冗余存储节点Q2N，漏极连接第二读出位线518。第七PMOS管507和第八PMOS管508为写入访问管。第七PMOS管507的源极连接冗余存储节点Q2，栅极连接写入选择字线513，漏极连接第一写位线514。第八PMOS管508的源极连接反相冗余存储节点Q2N，栅极连接写入选择字线513，漏极连接第二写位线515。
第九PMOS管509、第十PMOS管510、第十一PMOS管511和第十二PMOS管512构成基本存储单元和冗余存储单元的两组存储节点之间的双向反馈单元。第九PMOS管509的源极连接存储节点Q1，栅极连接冗余存储节点Q2，漏极连接低电平GND。第十PMOS管510的源极连接冗余存储节点Q2，栅极连接存储节点Q1，漏极连接低电平GND。第十一PMOS管511的源极连接反相存储节点Q1N，栅极连接反相冗余存储节点Q2N，漏极连接低电平GND。第十二PMOS管512的源极连接反相冗余存储节点Q2N，栅极连接反相存储节点Q1N，漏极连接低电平GND。
存储单元500在进行写操作时，写入选择字线513被置低电平GND，将第一写位线514的数据写入存储节点Q1和冗余存储节点Q2，将第二写位线515的数据写入反相存储节点Q1N和反相冗余存储节点Q2N。当不进行写操作时，写入选择字线513被置高电平VDD，第一写位线514和第二写位线515均被拉到高电平VDD。
假定当前存储单元500中存储的数据为“1”，即存储节点Q1和冗余存储节点Q2存储高电平“1”，反相存储节点Q1N和反相冗余存储节点Q2N存储低电平“0”。
存储单元500在进行读操作时，读操作选择字线516被置高电平VDD。由于反相存储节点Q1N为低电平“0”，第二PMOS管502打开，同样，由于反相冗余存储节点Q2N为低电平“0”，第六PMOS管506打开。读操作选择字线516通过打开的第二PMOS管502和第六PMOS管506对第二读出位线518充电。由于存储节点Q1和冗余存储节点Q2均为高电平“1”，第一PMOS管501和第五PMOS管505均截止，读操作选择字线516不能对第一读出位线517充电。从而在第一读出位线517和第二读出位线518间产生一个电压差，这个电压差被读出外围控制电路感应，从而读出数据。存储单元500的读操作不会破坏存储单元500中存储的数据，是一种非破坏性的读，因而读操作之后不需要进行写回操作。当停止进行读操作时，读操作选择字线516被置低电平GND，第一读出位线517和第二读出位线518均被拉到低电平GND。
存储单元500处于数据保持时，写入选择字线513被置高电平VDD，第一写位线514和第二写位线515为高电平VDD。第三PMOS管503的源极连接存储节点Q1，为高电平“1”，栅极为高电平VDD，漏极为高电平VDD，第三PMOS管503处于截止状态，没有亚阈值电流。第九PMOS管509的源极连接存储节点Q1，为高电平“1”，栅极连接冗余存储节点Q2，为高电平“1”漏极连接低电平GND，因此第九PMOS管509中存在一个亚阈值泄露电流，从存储节点Q1流向GND，使存储节点Q1的电平降低。当存储节点Q1的电平降低时，第三PMOS管503的偏置条件发生改变，产生一个从第一写位线514到存储节点Q1的亚阈值泄漏电流。存储节点Q1的电平逐渐降低，第九PMOS管509的亚阈值电流降低，而第三PMOS管503的亚阈值电流增加，直到第三PMOS管503和第九PMOS管509的亚阈值电流相等，Q1的电平固定不变。冗余存储节点Q2的变化情况与存储节点Q1相同，在此不再赘述。
第四PMOS管504的源极连接反相存储节点Q1N，为低电平“0”，栅极为高电平VDD，漏极为高电平VDD，第四PMOS管504处于截止状态，有一个从第二写位线515到反相存储节点Q1N的亚阈值电流。第十一PMOS管511的源极连接反相存储节点Q1N，为低电平“0”，栅极连接反相冗余存储节点Q2N，为低电平“0”，漏极连接低电平GND，第十一PMOS管511有一个从反相存储节点Q1N流向GND的亚阈值电流，初始时第四PMOS管504流向反相存储节点Q1N的电流大于第十一PMOS管511流出反相存储节点Q1N的电流，使反相存储节点Q1N的电压增加。在反相存储节点Q1N的电压增加的过程中，第四PMOS管504的亚阈值电流降低，第十一PMOS管511的亚阈值电流增加，直到第四PMOS管504流入反相存储节点Q1N的亚阈值电流和第十一PMOS管511流出反相存储节点Q1N的亚阈值电流相等，反相存储节点Q1N的电平保持不变。反相冗余存储节点Q2N的变化情况与反相存储节点Q1N相同，在此不再赘述。
由于电路结构和晶体管尺寸的对称性，如果不进行刷新，存储节点Q1、反相存储节点Q1N，冗余存储节点Q2、反相冗余存储节点Q2N的电平将衰减到一个相同的中间值，此时存储单元中存储的数据已经失效。为了避免存储单元中存储的数据失效，需要周期性地进行刷新。
存储单元500处于数据保持时，由于构成存储单元500的晶体管都是PMOS管，PMOS管的衬底都为高电平VDD，所以存储单元500中的敏感节点为存储低电平的节点，在存储数据为“1”时，反相存储节点Q1N和反相冗余存储节点Q2N为敏感节点。当发生单粒子翻转效应时，存储单元500中的一个敏感节点发生翻转，如反相存储节点Q1N发生翻转，翻转成高电平VDD。由于反相存储节点Q1N的电平变化不会影响到反相冗余存储节点Q2N，反相冗余存储节点Q2N的电平依然为低电平。依据前面所述的内容，当进行读操作时，反相冗余存储节点Q2N将会打开第六PMOS管506，从而在第一读出位线517和第二读出位线518间产生一个电压差，依然能够读出正确的数据。同时，由于反相冗余存储节点Q2N为低电平，反相存储节点Q1N为高电平VDD，这将使第十一PMOS管511导通，产生放电电流，使反相存储节点Q1N的电位拉低，从而使翻转的反相存储节点Q1N的电平恢复，实现抗单粒子翻转。当发生单粒子翻转的敏感节点为反相冗余存储节点Q2N时，将会使第十二PMOS管512导通，产生放电电流，使翻转的反相冗余存储节点Q2N的电位拉低，恢复存储的数据。
类似地，当存储单元500存储的数据为“0”时，则敏感节点为存储节点Q1和冗余存储节点Q2，发生单粒子翻转效应后，则由第九PMOS管509和第十PMOS管510进行数据恢复。
本发明的存储单元电路全部由PMOS管构成，利用冗余和双路循环反馈技术实现抗单粒子翻转加固，由于可自动实现抗总剂量效应加固和抗单粒子闩锁效应加固，具有较好的抗辐射特性，且电路结构简单，单元面积小。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种抗辐射加固存储单元电路，其特征在于，包括：基本存储单元、冗余存储单元和双向反馈单元；其中，
基本存储单元包括第一PMOS管(501)、第二PMOS管(502)、第三PMOS管(503)和第四PMOS管(504)；第一PMOS管(501)和第二PMOS管(502)为读出访问管，第一PMOS管(501)的源极连接读操作选择字线(516)，栅极连接存储节点(Q1)，漏极连接第一读出位线(517)，第二PMOS管(502)的源极连接读操作选择字线(516)，栅极连接反相存储节点(Q1N)，漏极连接第二读出位线(518)；第三PMOS管(503)和第四PMOS管(504)为写入访问管，第三PMOS管(503)的源极连接存储节点(Q1)，栅极连接写入选择字线(513)，漏极连接第一写位线(514)，第四PMOS管(504)的源极连接反相存储节点(Q1N)，栅极连接写入选择字线(513)，漏极连接第二写位线(515)；
冗余存储单元包括第五PMOS管(505)、第六PMOS管(506)、第七PMOS管(507)和第八PMOS管(508)；第五PMOS管(505)和第六PMOS管(506)为读出访问管，第五PMOS管(505)的源极连接读操作选择字线(516)，栅极连接冗余存储节点(Q2)，漏极连接第一读出位线(517)，第六PMOS管(506)的源极连接读操作选择字线(516)，栅极连接反相冗余存储节点(Q2N)，漏极连接第二读出位线(518)；第七PMOS管(507)和第八PMOS管(508)为写入访问管，第七PMOS管(507)的源极连接冗余存储节点(Q2)，栅极连接写入选择字线(513)，漏极连接第一写位线(514)，第八PMOS管(508)的源极连接反相冗余存储节点(Q2N)，栅极连接写入选择字线(513)，漏极连接第二写位线(515)；
双向反馈单元，用于构成存储节点(Q1)与冗余存储节点(Q2)间的反馈通路，还用于构成反相存储节点(Q1N)与反相冗余存储节点(Q2N)间的反馈通路。
2.如权利要求1所述的一种抗辐射加固存储单元电路，其特征在于，所述双向反馈单元包括第九PMOS管(509)、第十PMOS管(510)、第十一PMOS管(511)和第十二PMOS管(512)；第九PMOS管(509)的源极连接存储节点(Q1)，栅极连接冗余存储节点(Q2)，漏极连接低电平GND，第十PMOS管(510)的源极连接冗余存储节点(Q2)，栅极连接存储节点(Q1)，漏极连接低电平GND；第十一PMOS管(511)的源极连接反相存储节点(Q1N)，栅极连接反相冗余存储节点(Q2N)，漏极连接低电平GND，第十二PMOS管(512)的源极连接反相冗余存储节点(Q2N)，栅极连接反相存储节点(Q1N)，漏极连接低电平GND。
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