CN112582002A - 一种静态随机存取存储器单元电路和存储器 - Google Patents

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CN112582002A
CN112582002A CN202011218130.4A CN202011218130A CN112582002A CN 112582002 A CN112582002 A CN 112582002A CN 202011218130 A CN202011218130 A CN 202011218130A CN 112582002 A CN112582002 A CN 112582002A
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叶乐
杨力博
黄芊芊
廖怀林
黄如
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    • G11C11/419—Read-write [R-W] circuits

Abstract

本申请公开了一种静态随机存取存储器单元电路和存储器，包括：均包括隧穿场效应晶体管的双反相器子电路、第一串联门管子电路、第二串联门管子电路和读缓冲子电路；第一串联门管子电路的第一栅端和第二串联门管子电路的第一栅端均与写字线连接，第二栅端与第一写位线连接，漏端通过第一存储节点与双反相器子电路的一端连接；第二串联门管子电路的第二栅端与第二写位线连接，漏端通过第二存储节点与双反相器子电路的另一端连接以及读缓冲子电路的第一栅端连接；读缓冲子电路的第二栅端与读字线连接，漏端与读位线连接。第一串联门管子电路和第二串联门管子电路能够防止隧穿场效应晶体管产生p‑i‑n电流，从而降低静态功耗，减小静态保持噪声容限退化。

Description

一种静态随机存取存储器单元电路和存储器
技术领域
本申请涉及存储器单元的电路技术领域，尤其涉及一种静态随机存取存储器单元电路和存储器。
背景技术
超低功耗应用领域，例如IoT传感器、可植入设备等应用，基于随机稀疏事件处理的信号处理电路被广泛而大量使用。为了保证电路捕捉到每一个事件，此类电路的传感器必须时时刻刻处于工作状态，而核心电路即使不处理信息，也必须保持在待机状态。在这种应用背景下，系统的功耗来源绝大部分是静态功耗。对于此类系统而言，为了延长电路寿命和降低功耗，主要方法就是降低系统的静态功耗。静态随机存取存储器(Static Random-Access Memory，SRAM)往往占据此类系统较大比重的功耗，因此在此类系统中，降低SRAM功耗就能有效的降低系统功耗。
基于硅基的隧穿场效应晶体管(Si-TFET)，与传统MOSFET热电子发射机制不同，电流导通机制为带带隧穿(BTBT)机制。这使得隧穿场效应晶体管(Tunneling Field-EffectTransistor，TFET)在室温下可以突破60mV/dec的亚阈值斜率，并使其具有超陡的亚阈值斜率(SS)。同时，TFET还具有比传统MOSFET关态电流(IOFF)低1～2个数量级，而且与标准商用工艺兼容等诸多优点，在低功耗电路领域的应用中具有很高的价值，因此受到了广泛的研究和关注。
然而目前TFET在面临应用时，仍然面对着很多问题和困难。TFET具有单向导电性和p-i-n电流，这种电学特性决定了TFET只能控制一个方向的电流。目前存在的主流6T(具有6个MOSFET)结构SRAM中的门管主要功能是完成对双向电流的控制，因此TFET无法直接应用在此类结构中。而在门管功能为单向控制电流的结构中，TFET由于存在p-i-n电流，会导致此类结构静态功耗急剧上升，同时静态保持噪声容限退化严重。
综上所述，需要提供一种能够降低静态功耗，减小静态保持噪声容限退化的静态随机存取存储器单元电路和存储器。
发明内容
为解决以上问题，本申请提出了一种静态随机存取存储器单元电路和存储器。
第一方面，本申请提出了一种静态随机存取存储器单元电路，包括：双反相器子电路、第一串联门管子电路、第二串联门管子电路和读缓冲子电路；所述双反相器子电路、第一串联门管子电路、第二串联门管子电路和读缓冲子电路中均包括隧穿场效应晶体管；
所述第一串联门管子电路的第一栅端和第二串联门管子电路的第一栅端均与写字线连接，第二栅端与第一写位线连接，漏端通过第一存储节点与所述双反相器子电路的一端连接；
所述第二串联门管子电路的第二栅端与第二写位线连接，漏端通过第二存储节点与所述双反相器子电路的另一端连接以及所述读缓冲子电路的第一栅端连接；
所述读缓冲子电路的第二栅端与读字线连接，漏端与读位线连接。
优选地，所述第一串联门管子电路、第二串联门管子电路和读缓冲子电路中，均包括一个NMOS管和一个N型隧穿场效应晶体管，或两个N型隧穿场效应晶体管。
优选地，所述第一串联门管子电路包括：第一NMOS管和第一N型隧穿场效应晶体管；
所述第一NMOS管的栅端与所述写字线连接，漏端与所述第一存储节点连接，源端与所述第一N型隧穿场效应晶体管的漏端连接；
所述第一N型隧穿场效应晶体管的栅端与所述第一写位线连接，源端接地。
优选地，所述第二串联门管子电路包括：第二NMOS管和第二N型隧穿场效应晶体管；
所述第二NMOS管的栅端与所述写字线连接，漏端与所述第二存储节点连接，源端与所述第二N型隧穿场效应晶体管的漏端连接；
所述第二N型隧穿场效应晶体管的栅端与所述第二写位线连接，源端接地。
优选地，所述读缓冲子电路包括：第三NMOS管和第三N型隧穿场效应晶体管；
所述第三NMOS管的栅端与所述第二存储节点连接，漏端与所述第三N型隧穿场效应晶体管的源端连接，源端接地；
所述第三N型隧穿场效应晶体管的栅端与所述读字线连接，漏端与所述读位线连接。
优选地，所述第一串联门管子电路包括：第一N型隧穿场效应晶体管和第四N型隧穿场效应晶体管；
所述第四N型隧穿场效应晶体管的栅端与所述写字线连接，漏端与所述第一存储节点连接，源端与所述第一N型隧穿场效应晶体管的漏端连接；
所述第一N型隧穿场效应晶体管的栅端与所述第一写位线连接，源端接地。
优选地，所述第二串联门管子电路包括：第二N型隧穿场效应晶体管和第五N型隧穿场效应晶体管；
所述第五N型隧穿场效应晶体管的栅端与所述写字线连接，漏端与所述第二存储节点连接，源端与所述第二N型隧穿场效应晶体管的漏端连接；
所述第二N型隧穿场效应晶体管的栅端与所述第二写位线连接，源端接地。
优选地，所述读缓冲子电路包括：第三N型隧穿场效应晶体管和第六N型隧穿场效应晶体管；
所述第六N型隧穿场效应晶体管的栅端与所述第二存储节点连接，漏端与所述第三N型隧穿场效应晶体管的源端连接，源端接地；
所述第三N型隧穿场效应晶体管的栅端与所述读字线连接，漏端与所述读位线连接。
优选地，所述双反相器子电路包括：第一P型隧穿场效应晶体管、第二P型隧穿场效应晶体管、第七N型隧穿场效应晶体管和第八N型隧穿场效应晶体管；
所述第一P型隧穿场效应晶体管的栅端、第七N型隧穿场效应晶体管的栅端、第二P型隧穿场效应晶体管的漏端和第八N型隧穿场效应晶体管的漏端均与所述第二存储节点连接；
所述第一P型隧穿场效应晶体管的漏端、第七N型隧穿场效应晶体管的漏端、第二P型隧穿场效应晶体管的栅端和第八N型隧穿场效应晶体管的栅端均与所述第一存储节点连接；
所述第一P型隧穿场效应晶体管和第二P型隧穿场效应晶体管的源端均接工作电压，所述第七N型隧穿场效应晶体管的源端和第八N型隧穿场效应晶体管的源端均接地。
第二方面，本申请提出了一种静态随机存取存储器，包括所述的静态随机存取存储器单元电路。
本申请的优点在于：第一串联门管子电路和第二串联门管子电路能够防止其自身包括的隧穿场效应晶体管产生p-i-n电流，从而降低静态功耗，减小静态保持噪声容限退化。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选事实方案的目的，而并不认为是对本申请的限制。而且在整个附图中，用同样的参考符号表示相同的部件。在附图中：
图1是本申请提供的一种静态随机存取存储器单元电路的示意图；
图2是本申请提供的一种静态随机存取存储器单元电路的连接示意图；
图3是本申请提供的另一种静态随机存取存储器单元电路的连接的示意图；
图4是本申请提供的一种静态随机存取存储器单元电路的静态功耗的示意图；
图5是本申请提供的一种静态随机存取存储器单元电路的保持噪声容限的示意图；
图6是本申请提供的一种静态随机存取存储器单元电路的平均功耗的示意图；
图7是本申请提供的一种静态随机存取存储器单元电路的优化版图整体示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
第一方面，根据本申请的实施方式，提出一种静态随机存取存储器单元电路，如图1所示，包括：第一串联门管子电路101、第二串联门管子电路102、读缓冲子电路103和双反相器子电路104。第一串联门管子电路101、第二串联门管子电路102、读缓冲子电路103和双反相器子电路104中均包括隧穿场效应晶体管。
如图1所示，第一串联门管子电路101的第一栅端a1和第二串联门管子电路102的第一栅端b1均与写字线WL连接，第二栅端a2与第一写位线BL连接，漏端a3通过第一存储节点Q与双反相器子电路104的一端连接。第二串联门管子电路102的第二栅端b2与第二写位线BLB连接，漏端b3通过第二存储节点Qb与双反相器子电路104的另一端连接以及读缓冲子电路103的第一栅端c1连接。读缓冲子电路103的第二栅端c2与读字线WR连接，漏端c3与读位线RBL连接。
第一串联门管子电路101、第二串联门管子电路102和读缓冲子电路103中，均包括一个NMOS管和一个N型隧穿场效应晶体管，或两个N型隧穿场效应晶体管。
如图2所示，第一串联门管子电路101、第二串联门管子电路102和读缓冲子电路103中均包括一个NMOS管和一个N型隧穿场效应晶体管。
如图2所示，第一串联门管子电路101包括：第一NMOS管M1和第一N型隧穿场效应晶体管TN1。
如图2所示，第一NMOS管M1的栅端为第一串联门管子电路101的第一栅端a1，其与写字线WL连接，第一NMOS管M1的漏端为第一串联门管子电路101的漏端a3，其与第一存储节点Q连接，源端与第一N型隧穿场效应晶体管TN1的漏端连接。第一N型隧穿场效应晶体管TN1的栅端为第一串联门管子电路101的第二栅端a2，其与第一写位线BL连接，源端接地GND。
如图2所示，第二串联门管子电路102包括：第二NMOS管M2和第二N型隧穿场效应晶体管TN2。
如图2所示，第二NMOS管M2的栅端为第二串联门管子电路102的第一栅端b1，其与写字线WL连接，第二NMOS管M2的漏端为第二串联门管子电路102的漏端b3，其与第二存储节点Qb连接，源端与第二N型隧穿场效应晶体管TN2的漏端连接。第二N型隧穿场效应晶体管TN2的栅端为第二串联门管子电路102的第二栅端b2，其与第二写位线BLB连接，源端接地GND。
如图2所示，读缓冲子电路103包括：第三NMOS管M3和第三N型隧穿场效应晶体管TN3。
如图2所示，第三NMOS管M3的栅端为读缓冲子电路103的第一栅端c1，其与第二存储节点Qb连接，漏端与第三N型隧穿场效应晶体管的源端连接，源端接地GND。第三N型隧穿场效应晶体管TN3的栅端为读缓冲子电路103的第二栅端c2，其与读字线连接，第三N型隧穿场效应晶体管TN3的漏端为读缓冲子电路103的漏端c3，其与读位线RBL连接。
如图3所示，第一串联门管子电路101、第二串联门管子电路102和读缓冲子电路103中均包括两个N型隧穿场效应晶体管。
如图3所示，第一串联门管子电路101包括：第一N型隧穿场效应晶体管TN1和第四N型隧穿场效应晶体管TN4。
如图3所示，第四N型隧穿场效应晶体管TN4的栅端为第一串联门管子电路101的第一栅端a1，其与写字线WL连接，第四N型隧穿场效应晶体管TN4的漏端为第一串联门管子电路101的漏端a3，其与第一存储节点Q连接，源端与第一N型隧穿场效应晶体管TN1的漏端连接。第一N型隧穿场效应晶体管TN1的栅端为第一串联门管子电路101的第二栅端a2，其与第一写位线BL连接，源端接地GND。
如图3所示，第二串联门管子电路102包括：第二N型隧穿场效应晶体管TN2和第五N型隧穿场效应晶体管TN5。
如图3所示，第五N型隧穿场效应晶体管TN5的栅端为第二串联门管子电路102的第一栅端b1，其与写字线WL连接，第五N型隧穿场效应晶体管TN5的漏端为第二串联门管子电路102的漏端b3，其与第二存储节点Qb连接，源端与第二N型隧穿场效应晶体管TN2的漏端连接。第二N型隧穿场效应晶体管TN2的栅端为第二串联门管子电路102的第二栅端b2，其与第二写位线BLB连接，源端接地GND。
如图3所示，读缓冲子电路103包括：第三N型隧穿场效应晶体管TN3和第六N型隧穿场效应晶体管TN6。
如图3所示，第六N型隧穿场效应晶体管TN6的栅端为读缓冲子电路103的第一栅端c1，其与第二存储节点Qb连接，漏端与第三N型隧穿场效应晶体管TN3的源端连接，源端接地GND。第三N型隧穿场效应晶体管TN3的栅端为读缓冲子电路103的第二栅端c2，其与读字线RBL连接，漏端为读缓冲子电路103的漏端c3，其与读位线RBL连接。
如图2和图3所示，双反相器子电路104包括：第一P型隧穿场效应晶体管TP1、第二P型隧穿场效应晶体管TP2、第七N型隧穿场效应晶体管TN7和第八N型隧穿场效应晶体管TN8。第一P型隧穿场效应晶体管TP1的栅端、第七N型隧穿场效应晶体管TN7的栅端、第二P型隧穿场效应晶体管TP2的漏端和第八N型隧穿场效应晶体管TN8的漏端均与第二存储节点Qb连接。第一P型隧穿场效应晶体管TP1的漏端、第七N型隧穿场效应晶体管TN7的漏端、第二P型隧穿场效应晶体管TP2的栅端和第八N型隧穿场效应晶体管TN8的栅端均与第一存储节点Q连接。第一P型隧穿场效应晶体管TP1和第二P型隧穿场效应晶体管TP2的源端均接工作电压VDD，第七N型隧穿场效应晶体管TN7的源端和第八N型隧穿场效应晶体管TN8的源端均接地GND。
本申请的实施方式完全避免了传统隧穿场效应晶体管SRAM单元结构的p-i-n电流的产生条件，静态功耗更低。解决了传统隧穿场效应晶体管SRAM单元结构噪声容限差的问题。解决了传统TFET SRAM单元结构读写延迟大的问题。
下面对本申请实施方式进行进一步说明。
对于N型隧穿场效应晶体管而言，当VDS小于0时，会出现从源到漏端，且不受栅控制的电流p-i-n，该电流大小与|VDS|成正比。避免p-i-n电流的唯一途径就是避免VDS小于0的情况。本申请的实施方式中，使用了读写分离与组合门管的方法。首先读通路(读缓冲子电路103)与写通路(第一串联门管子电路101和第二串联门管子电路102)分离，避免单一门管需要双向传递电流的存在，其次，使所有组合门管源端(第一串联门管子电路101、第二串联门管子电路102和读缓冲子电路103中的一个NMOS管和一个N型隧穿场效应晶体管的源端，或两个N型隧穿场效应晶体管的源端)接在全局最低电平，从而避免了全局p-i-n电流存在。其设计方法存在以下特点：使用隧穿场效应晶体管与MOS管串联的组合门管组成写门管(第一串联门管子电路101和第二串联门管子电路102)，写字线WL与写位线(BL和BLB)呈正交排列；使用隧穿场效应晶体管与MOS管串联的组合门管组成读门管(读缓冲子电路103)，读字线WR与读位线RBL呈正交排列；读位线RBL和写位线(BL和BLB)为平行关系，写字线WL和读字线WR为平行关系。
如图2所示，第一存储节点Q与第一NMOS管M1相连，第一N型隧穿场效应晶体管TN1的漏端与第一NMOS管M1的源端连接，因此在进行保持、读写操作时，第一存储节点Q电位始终不低于第一N型隧穿场效应晶体管TN1源端电平(0电平)，因此第一N型隧穿场效应晶体管TN1中的p-i-n结始终不会正偏，从而完全避免了p-i-n电流产生条件。同样第二N型隧穿场效应晶体管TN2的与第二NMOS管M2对第二存储节点Qb起到的作用相同。
如图2所示，第三N型隧穿场效应晶体管TN3与第三NMOS管M3为读通路，第一N型隧穿场效应晶体管TN1与第一NMOS管M1为一个写通路，第二N型隧穿场效应晶体管TN2与第二NMOS管M2为另一个写通路，因此构成读写分离。本申请实施方式中的读写分离结构能降低SRAM单元的读延迟，增加读保持噪声容限。由于读写器件分离，因此1对应操作的字线和位线也是分离的，即读字线WR读位线RBL与写字线WL第一写位线BL第二写位线BLB之间是分离的。该读写分离结构中的读通路用作SRAM单元读操作的电路，能有效提高SRAM单元的读保持噪声容限。
在保持状态下，所有写字线WL和写位线(BL和BLB)均为低电平，此时所有写门管(第一串联门管子电路101和第二串联门管子电路102)中的器件处于关态，读门管(读缓冲子电路103)中的第三NMOS管M3处于关态。双反相器(双反相器子电路104)锁存数据。
若第一存储节点Q用于存储数据0，第二存储节点Qb用于存储数据1，对于第一存储节点Q来说，在写1操作状态下，此时写字线WL与第二写位线BLB置为高电平，其余的字线和位线均处于低电平；此时，第二NMOS管M2和第二N型隧穿场效应晶体管TN2打开，由于第二P型隧穿场效应晶体管TP2与第二NMOS管M2和第二N型隧穿场效应晶体管TN2组成的串联门管(第二串联门管子电路102)宽度设计构成写稳定，因此第二存储节点Qb会被连接到低电平，双反相器子电路104通过正反馈作用，使第一存储节点Q自动翻转至高电平。至此，第一存储节点Q写1完成。在对Q写0操作时，此时写字线WL与第一写位线BL置为高电平，其余的字线和位线均处于低电平；此时，第一NMOS管M1和第一N型隧穿场效应晶体管TN1打开，由于第一P型隧穿场效应晶体管TP1与第一NMOS管M1和第一N型隧穿场效应晶体管TN1组成的串联门管(第一串联门管子电路101)宽度设计构成写稳定，因此第一存储节点Q会被连接到低电平，至此，写0完成。
在读操作状态下，若第一存储节点Q存储的数据为“0”，则第二存储节点Qb存储的数据为“1”。首先将读位线RBL预充为高电平，然后读字线WR置为高电平，因此第三N型隧穿场效应晶体管TN3导通。由于第二存储节点Qb存储的数据为“1”，第三NMOS管M3导通，读位线RBL通过读门管对地GND放电，读位线RBL电位下降，SRAM阵列中的灵敏放大器检测到读位线RBL电压的变化实现对SRAM单元存储数据的读取。
如图4所示，为保持状态下的本申请实施方式的10TTFET与传统的6管单元CMOSSRAM结构(6T CMOS)以及7管单元SRAM电路结构(7TTFET)的静态功耗示意图。据与实验校对后的模型进行仿真，本申请实施方式的10T TFET存储单元的静态功耗与电源电平相关度较弱，能够始终保持较低的静态功耗。与其他没有消除p-i-n电流的TFET SRAM单元结构相比，在0.6V工作电压下其静态功耗低6个数量级(从e-9到e-15)。
如图5所示，为本申请实施方式的10TTFET与传统的6管单元CMOS SRAM结构(6TCMOS)以及7管单元SRAM电路结构(7TTFET)的保持噪声容限(StandbySNM)示意图。据与实验校对后的模型进行仿真，在工作电压大于0.6V时，本申请的实施方式与其他两种SRAM电路结构相比，具有明显的优势。由于7T TFET SRAM中并没有消除p-i-n正向偏置泄漏电流，所以其静态噪声容限(Static Noise Margin，SNM)在相对较高电压下开始明显退化。
如图6所示，为本申请实施方式的10TTFET(TFET)与传统的6管单元CMOS结构(CMOS)的平均功耗示意图。在0.6V,工作频率100kHZ时，此时的电路以静态功耗占主导，器件的关态电流对平均功耗影响占主导。此时，本申请的实施方式中，由于消除了p-i-n电流，因此比传统CMOS 6T SRAM平均功耗低4个数量级(从e-10到e-14)。
如图7所示，为本申请实施方式的优化版图整体示意图。其中包括：10个有源区(p衬底上的注入区域)701，和多个栅条702。
第二方面，根据本申请的实施方式，还提出一种静态随机存取存储器，包括上述的静态随机存取存储器单元电路。
本申请的实施方式中，第一串联门管子电路和第二串联门管子电路能够防止其自身包括的隧穿场效应晶体管产生p-i-n电流，从而降低静态功耗，减小静态保持噪声容限退化。通过第一串联门管子电路101、第二串联门管子电路102和读缓冲子电路103组成读写分离结构能降低SRAM单元的读延迟，增加读保持噪声容限。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种静态随机存取存储器单元电路，其特征在于，包括：双反相器子电路、第一串联门管子电路、第二串联门管子电路和读缓冲子电路；所述双反相器子电路、第一串联门管子电路、第二串联门管子电路和读缓冲子电路中均包括隧穿场效应晶体管；
所述第一串联门管子电路的第一栅端和第二串联门管子电路的第一栅端均与写字线连接，第二栅端与第一写位线连接，漏端通过第一存储节点与所述双反相器子电路的一端连接；
所述第二串联门管子电路的第二栅端与第二写位线连接，漏端通过第二存储节点与所述双反相器子电路的另一端连接以及所述读缓冲子电路的第一栅端连接；
所述读缓冲子电路的第二栅端与读字线连接，漏端与读位线连接。
2.根据权利要求1所述的静态随机存取存储器单元电路，其特征在于，所述第一串联门管子电路、第二串联门管子电路和读缓冲子电路中，均包括一个NMOS管和一个N型隧穿场效应晶体管，或两个N型隧穿场效应晶体管。
3.根据权利要求2所述的静态随机存取存储器单元电路，其特征在于，所述第一串联门管子电路包括：第一NMOS管和第一N型隧穿场效应晶体管；
所述第一NMOS管的栅端与所述写字线连接，漏端与所述第一存储节点连接，源端与所述第一N型隧穿场效应晶体管的漏端连接；
所述第一N型隧穿场效应晶体管的栅端与所述第一写位线连接，源端接地。
4.根据权利要求3所述的静态随机存取存储器单元电路，其特征在于，所述第二串联门管子电路包括：第二NMOS管和第二N型隧穿场效应晶体管；
所述第二NMOS管的栅端与所述写字线连接，漏端与所述第二存储节点连接，源端与所述第二N型隧穿场效应晶体管的漏端连接；
所述第二N型隧穿场效应晶体管的栅端与所述第二写位线连接，源端接地。
5.根据权利要求4所述的静态随机存取存储器单元电路，其特征在于，所述读缓冲子电路包括：第三NMOS管和第三N型隧穿场效应晶体管；
所述第三NMOS管的栅端与所述第二存储节点连接，漏端与所述第三N型隧穿场效应晶体管的源端连接，源端接地；
所述第三N型隧穿场效应晶体管的栅端与所述读字线连接，漏端与所述读位线连接。
6.根据权利要求5所述的静态随机存取存储器单元电路，其特征在于，所述第一串联门管子电路包括：第一N型隧穿场效应晶体管和第四N型隧穿场效应晶体管；
所述第四N型隧穿场效应晶体管的栅端与所述写字线连接，漏端与所述第一存储节点连接，源端与所述第一N型隧穿场效应晶体管的漏端连接；
所述第一N型隧穿场效应晶体管的栅端与所述第一写位线连接，源端接地。
7.根据权利要求6所述的静态随机存取存储器单元电路，其特征在于，所述第二串联门管子电路包括：第二N型隧穿场效应晶体管和第五N型隧穿场效应晶体管；
所述第五N型隧穿场效应晶体管的栅端与所述写字线连接，漏端与所述第二存储节点连接，源端与所述第二N型隧穿场效应晶体管的漏端连接；
所述第二N型隧穿场效应晶体管的栅端与所述第二写位线连接，源端接地。
8.根据权利要求7所述的静态随机存取存储器单元电路，其特征在于，所述读缓冲子电路包括：第三N型隧穿场效应晶体管和第六N型隧穿场效应晶体管；
所述第六N型隧穿场效应晶体管的栅端与所述第二存储节点连接，漏端与所述第三N型隧穿场效应晶体管的源端连接，源端接地；
所述第三N型隧穿场效应晶体管的栅端与所述读字线连接，漏端与所述读位线连接。
9.根据权利要求8所述的静态随机存取存储器单元电路，其特征在于，所述双反相器子电路包括：第一P型隧穿场效应晶体管、第二P型隧穿场效应晶体管、第七N型隧穿场效应晶体管和第八N型隧穿场效应晶体管；
所述第一P型隧穿场效应晶体管的栅端、第七N型隧穿场效应晶体管的栅端、第二P型隧穿场效应晶体管的漏端和第八N型隧穿场效应晶体管的漏端均与所述第二存储节点连接；
所述第一P型隧穿场效应晶体管的漏端、第七N型隧穿场效应晶体管的漏端、第二P型隧穿场效应晶体管的栅端和第八N型隧穿场效应晶体管的栅端均与所述第一存储节点连接；
所述第一P型隧穿场效应晶体管和第二P型隧穿场效应晶体管的源端均接工作电压，所述第七N型隧穿场效应晶体管的源端和第八N型隧穿场效应晶体管的源端均接地。
10.一种静态随机存取存储器，其特征在于，包括如权利要求1-9中任一项所述的静态随机存取存储器单元电路。
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