JP4032039B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関する。
従来の１Ｔ−１Ｃ（one transistor - one capacitor）型ＤＲＡＭセルは微細化に伴ってその作製が困難になってきている。これに替わるメモリセルとして、ＦＢＣ（Floating Body Cell）が提案されている。ＦＢＣは、１ビットの情報を記憶する素子単位が1個のＭＩＳ(Metal Insulator Semiconductor)ＦＥＴから構成されているため、１セルの占有面積が小さい。よって、ＦＢＣによれば、単位面積内に大容量の記憶素子を形成することができる。
従来のＦＢＣは、ビット線選択回路を介してセンスアンプに接続されていた。よって、ビット線選択回路は複数のビット線（例えば、８本のビット線）から１本のビット線を選択し、センスアンプはその選択されたビット線からのデータを検出する（非特許文献１参照）。このような構成は、データがメモリセルからデータを非破壊で読み出すことができることを前提として成り立つ。言い換えると、選択されたワード線に接続されたメモリセルのうち、データの読出しの対象となっていないメモリセルのデータは、破壊されることなくワード線が再度データ保持レベルに戻ったときには選択前の状態と変わらないと考えられていた。
しかしながら、チャージポンピング現象がメモリセルのデータに影響を及ぼすことが分かった。チャージポンピング現象は、ワード線の昇降圧によってメモリセルのボディ表面に反転状態と蓄積状態とを繰り返し発生させると、ボディ表面とゲート絶縁膜との界面で正孔が徐々に消滅してゆく現象である（非特許文献２参照）。1回の反転および蓄積の状態変化によって消滅する正孔数は、ボディ表面とゲート絶縁膜と間の界面準位の密度Ｎitやその界面の面積Ｓに依存する。例えば、Ｎit＝１×１０１０ｃｍ−３、メモリセルのトランジスタのW（チャネル幅）／Ｌ（チャネル長）=０．１μｍ／０．１μｍと仮定すると、Ｓ＝W＊Ｌ＝１．０×１０１０ｃｍ２であり、界面準位数（Ｎit＊Ｓ）は約１つとなる。この世代のＦＢＣのボディ領域に蓄積される正孔数は、データ“１”とデータ“０”との間では、約１０００個の差がある。よって、ワード線の昇降圧を約１０００回行うとデータ“１”が完全にデータ“０”に変化する。実際には、ワード線の昇降圧を５００回行うと、データ“１”が誤って検出される危険性が高まる。
このように、ＦＢＣは、破壊読み出しセル(non-destructive read-out cell)でもなく、完全な非破壊読出しセル(destructive read-out cell)でもない、言わば、“準破壊読出しセル(quasi non-destructive read-out cell)”である。
T. Ohsawa等による"Memory Desigh Using One-Transistor Gain Cell on SOI", IEEE ISSCC(International Solid-State Circuits Conference), February 2002 S.Okhonin et.al.による"Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs（部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける過渡的チャージポンピング現象）" IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002
よって、ＦＢＣメモリのチャージポンピング現象を低消費電力で防止することができる半導体記憶装置が望まれている。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、前記メモリセルへのデータの読出し／書込みを行うビット線を選択するカラム選択線と、或るメモリセルアレイ内の第1のビット線および第２のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、前記第１のビット線からトランスファゲートを介した第１のセンスノードと前記第２のビット線からトランスファゲートを介した第２のセンスノードとの間に直列に接続された２つの第１導電型のスイッチング素子を含む第１のクロスカップルと、前記第１のセンスノードと前記第２のセンスノードとの間に直列に接続された２つの第２導電型のスイッチング素子を含む第２のクロスカップルとを含み、前記第１のクロスカップルの前記２つのスイッチング素子間の第１のノードは、第１の経路を介して第１の電源に接続されており、かつ、第２の経路を介して第３の電源に接続されており、前記第２のクロスカップルの前記２つのスイッチング素子間の第２のノードは、第３の経路を介して第２の電源に接続されており、かつ、第４の経路を介して第４の電源に接続されており、前記カラム選択線の電位に基づいて前記第１および第３の経路 または、前記第２および第４の経路のいずれかを前記経路を選択するセンスアンプとを備え、
前記第１および第２の電源は、前記カラム選択線で選択されたビット線に電位を与え、前記第３および第４の電源は、前記カラム選択線で選択されていないビット線に電圧を与え、
前記第１および前記第２の電源は、データの読出しまたは書込みのために選択されたビット線へ印加される読出し／書込み電位を出力し、
前記第３または前記第４の電源は、前記読出し／書込み電位と接地電位との間の電位を出力することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、前記メモリセルへのデータの読出し／書込みを行うビット線を選択するカラム選択線と、前記メモリセルアレイ内の第１のビット線および第２のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、読出し／書込み時に前記第１および第２のビット線が前記カラム選択線で選択されていない場合に、前記第１のビット線および選択されたワード線に接続された前記メモリセルのデータを該第１のビット線で読み出し、尚且つ、該メモリセルのデータを検出するときに基準となる基準データを前記第２のビット線で読み出し、さらに、読出し／書込みのために選択されたビット線に印加される読出し／書込み電圧と接地電位との間の補充電圧を前記第１のビット線に与えるセンスアンプとを備え、
前記補充電位は前記読出し／書込み電圧よりも低いことを特徴とする。
本発明による半導体記憶装置はＦＢＣメモリのチャージポンピング現象を低消費電力で防止することができる。
以下、図面を参照して、本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定しない。
（第１の実施形態）
本実施形態は、活性化されたワード線に接続されたメモリセルのうち、カラム選択線で選択されたビット線に接続された１つのメモリセルからデータを読み出し、あるいは、そのメモリセルへデータを書き込む。本実施形態ではビット線対ごとにセンスアンプを設ける。読出し／書込みの選択対象であるビット線に接続されたセンスアンプ（以下、選択センスアンプという）は、データの読出し／書込みのためにビット線に電位を与える。読出し／書込みの選択対象でないビット線に接続されたセンスアンプ（以下、非選択センスアンプという）は、チャージポンピング現象によって消滅する正孔を補うためにビット線に電位を与える。
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００のメモリ部分の回路図である。半導体記憶装置１００は、メモリセルアレイＣＡＬ、ＣＡＲと、センスアンプ１０、２０とを備えている。メモリセルアレイＣＡＬおよびＣＡＲは、それぞれカラムおよびロウに沿って配列された複数のメモリセルＭＣを含む。
メモリセルＭＣは、それぞれ電気的に浮遊状態のフローティングボディ領域（以下、単に、ボディ領域という）を含み、このボディ領域に電荷を蓄積または放出することによってデータを記憶する。本実施形態では、ボディ領域に正孔が蓄積された状態をデータ“１”とし、ボディ領域に正孔が蓄積されていない状態をデータ“０”とする。メモリセルＭＣの具体的な構成は、例えば、非特許文献１に記載されたＦＢＣメモリセルの構成でよい。
メモリセルアレイＣＡＬには、ワード線ＷＬＬ０〜ＷＬＬ２２５が各行（ロウ）に設けられ、各ロウに沿って配列されたメモリセルＭＣのゲートに接続されている。メモリセルアレイＣＡＲには、ワード線ＷＬＲ０〜ＷＬＲ２２５が各行（ロウ）に設けられ、各ロウに沿って配列されたメモリセルＭＣのゲートに接続されている。また、メモリセルアレイＣＡＬおよびＣＡＲには、それぞれビット線が各列（カラム）に設けられ、各カラムに沿って配列されたメモリセルＭＣのドレインに接続されている。メモリセルアレイＭＣは、各ロウおよび各カラムにおいて半ピッチずれており、ワード線とビット線との交点に対して１つおきに設けられている。従って、隣り合うビット線に接続されたメモリセルＭＣは互いに異なるワード線に接続されている。
センスアンプ１０および２０は、メモリセルアレイＣＡＬとＣＡＲとの間に設けられ、メモリセルアレイＣＡＬおよびＣＡＲの両方のビット線と接続されている。本実施形態では、センスアンプ１０は、メモリセルアレイＣＡＬのビット線ＢＬＬ０、ＢＢＬＬ０およびメモリセルアレイＣＡＲのビット線ＢＬＲ０、ＢＢＬＲ０と接続されており、センスアンプ２０は、メモリセルアレイＣＡＬのビット線ＢＬＬ１、ＢＢＬＬ１およびメモリセルアレイＣＡＲのビット線ＢＬＲ１、ＢＢＬＲ１と接続されている。
ビット線ＢＬＬ０およびＢＢＬＬ０、ビット線ＢＬＬ１およびＢＢＬＬ１、ビット線ＢＬＲ０およびＢＢＬＲ０、並びに、ビット線ＢＬＲ１およびＢＢＬＲ１はそれぞれビット線対を成す。各ビット線対は、その一方がメモリセルＭＣ内のメモリデータを伝達し、他方がこのメモリデータを検出するときに基準となる基準データを伝達する。即ち、本実施形態は、フォールデット（folded）型のビット線構成を有する。また、本実施形態では、センスアンプ１０および２０は、基準データを生成するために１つのセンスアンプ対を構成している。即ち、本実施形態は、４本のビット線で１つのメモリデータを格納し、基準データに基づいてこのメモリデータを検出する。
各ビット線の端にあるＥＱＬＬ０、ＥＱＬＬ１、ＥＱＬＲ０およびＥＱＬＲ１はプリチャージの際に各ビット線を接地電位に設定するために設けられている。従って、ＥＱＬＬ０、ＥＱＬＬ１、ＥＱＬＲ０およびＥＱＬＲ１に接続されたトランジスタＴeqは、メモリセルＭＣと同じ構成でよいが、メモリセルとしての機能を果たすものではなく、単なるＭＯＳＦＥＴでよい。また、ダミーワード線ＤＷＬＬ０はダミーセルＤＣＬ０、ＤＣＬ２に接続され、ダミーワード線ＤＷＬＬ１はダミーセルＤＣＬ１、ＤＣＬ３に接続され、ダミーワード線ＤＷＬＲ０はダミーセルＤＣＲ０、ＤＣＲ２に接続され、ダミーワード線ＤＷＬＲ１はダミーセルＤＣＲ１、ＤＣＲ３に接続されている。ダミーセルＤＣＬ０、ＤＣＬ１、ＤＣＲ０およびＤＣＲ１にはデータ“０”が書き込まれており、ダミーセルＤＣＬ２、ＤＣＬ３、ＤＣＲ２およびＤＣＲ３にはデータ“１”が書き込まれている。
センスアンプ１０、２０とダミーワード線との間には、トランジスタＴＡＶＬ０、ＴＡＶＬ１、ＴＡＶＲ０およびＴＡＶＲ１が設けられている。トランジスタＴＡＶＬ０、ＴＡＶＬ１、ＴＡＶＲ０およびＴＡＶＲ１は、基準データを生成するために、それぞれビット線ＢＬＬ０とＢＬＬ１との間、ビット線ＢＢＬＬ０とＢＢＬＬ１との間、ビット線ＢＬＲ０とＢＬＲ１との間、ＢＢＬＲ０とＢＢＬＲ１との間を短絡させることができる。
トランジスタＴＡＶＬ０、ＴＡＶＬ１およびトランジスタＴＡＶＲ０、ＴＡＶＲ１が、データ保持時にオフである場合、基準データを生成する間（信号の発展時）においては、トランジスタＴＡＶＬ０、ＴＡＶＬ１は一方のみがオンになり、トランジスタＴＡＶＲ０、ＴＡＶＲ１も一方のみがオンになる。このとき、トランジスタＴＡＶＬ０およびＴＡＶＬ１またはトランジスタＴＡＶＲ０およびＴＡＶＲ１が両方ともにオンになることはない。あるいは、トランジスタＴＡＶＬ０、ＴＡＶＬ１およびトランジスタＴＡＶＲ０、ＴＡＶＲ１が、データ保持時にオンである場合、基準データを生成する間（信号の発展時）においては、トランジスタＴＡＶＬ０、ＴＡＶＬ１は一方のみがオフになり、トランジスタＴＡＶＲ０、ＴＡＶＲ１も一方のみがオフになる。このとき、トランジスタＴＡＶＬ０およびＴＡＶＬ１またはトランジスタＴＡＶＲ０およびＴＡＶＲ１が両方ともにオフになることはない。尚、図４では、トランジスタＴＡＶＬ０、ＴＡＶＬ１は両方ともデータ保持時にオンであり、トランジスタＴＡＶＲ０、ＴＡＶＲ１も両方ともデータ保持時にオンである場合を示している。
尚、図１では、４本のビット線のみが示されているが、メモリセルアレイＣＡＬおよびＣＡＲのそれぞれには４本以上のビット線が設けられてよい。この場合、センスアンプ対を構成するために、ビット線の数は４の倍数であることが好ましい。
図２は、センスアンプ１０および２０の内部構成を詳細に示す回路図である。センスアンプ１０および２０は、それぞれメモリセルＭＣのデータを増幅するセンスアンプのコア部（以下、ＳＡコアという）１５および２５を備えている。
ＳＡコア１５とビット線ＢＬＬ０、ＢＢＬＬ０との間には、それぞれトランジスタＴＬ０が設けられ、ＳＡコア２５とビット線ＢＬＬ１、ＢＢＬＬ１との間には、それぞれトランスファゲートとしてトランジスタＴＬ１が設けられている。また、ＳＡコア１５とビット線ＢＬＲ０、ＢＢＬＲ０との間には、それぞれトランスファゲートとしてトランジスタＴＲ０が設けられ、ＳＡコア２５とビット線ＢＬＲ１、ＢＢＬＲ１との間には、それぞれトランスファゲートとしてトランジスタＴＲ１が設けられている。これらのトランジスタＴＬおよびＴＲは、それぞれ信号ΦＴＬおよびΦＴＲの制御を受け、ビット線とＳＡコア１５、２５との間を接続し、あるいは、切断することができる。便宜的に、トランジスタＴＬ０またはＴＲ０よりもＳＡコア１５側にあるビット線はセンスノードＳＮ０またはＢＳＮ０とし、トランジスタＴＬ１またはＴＲ１よりもＳＡコア２５側にあるビット線はセンスノードＳＮ１またはＢＳＮ１とする。
トランジスタＤＴＮＬがデータ“０”書き用の低電圧源ＶＢＬＬとビット線ＢＬＬ０、ＢＢＬＬ０との間にそれぞれ設けられており、トランジスタＤＴＰＬがデータ“１”書き用の高電圧源ＶＢＬＨとビット線ＢＬＬ１、ＢＢＬＬ１との間にそれぞれ設けられている。トランジスタＤＴＮＲが低電圧源ＶＢＬＬとビット線ＢＬＲ０、ＢＢＬＲ０との間にそれぞれ設けられており、トランジスタＤＴＰＲが高電圧源ＶＢＬＨとビット線ＢＬＲ１、ＢＢＬＲ１との間にそれぞれ設けられている。
これにより、トランジスタＤＴＮＬは、ＤＣＷＬ０とＤＣＷＬ１の電位に基づいてビット線ＢＬＬ０、ＢＢＬＬ０をＶＢＬＬにし、ダミーセルＤＣＬ０とＤＣＬ１にデータ“０”を書き込む。トランジスタＤＴＰＬは、ＢＤＣＷＬ０とＢＤＣＷＬ１の電位に基づいてビット線ＢＬＬ１、ＢＢＬＬ１を高電位にし、ダミーセルＤＣＬ２とＤＣＬ３にデータ“１”を書き込む。トランジスタＤＴＮＲは、ＤＣＷＲ０とＤＣＷＲ１の電位に基づいてビット線ＢＬＲ０、ＢＢＬＲ０をＶＢＬＬにし、ダミーセルＤＣＲ０とＤＣＲ１にデータ“０”を書き込む。トランジスタＤＴＰＲは、ＢＤＣＷＲ０とＢＤＣＷＲ１の電位に基づいてビット線ＢＬＲ１、ＢＢＬＲ１を高電位にし、ダミーセルＤＣＲ２とＤＣＲ３にデータ“１”を書き込む。
トランジスタＤＴＮＬ、ＤＴＰＬ、ＤＴＰＲおよびＤＴＮＲは、トランジスタＴＬ０、ＴＬ１、ＴＲ０およびＴＲ１よりもビット線側にある。よって、ビット線とＳＡコア１５および２５とが接続されているか否かにかかわらず、ダミーセルＤＣＬ０、ＤＣＬ１、ＤＣＬ２、ＤＣＬ３、ＤＣＲ０、ＤＣＲ１、ＤＣＲ２およびＤＣＲ３にデータを書き込むことができる。
トランスファゲートＴＧＬ１〜ＴＧＬ４、ＴＧＲ１〜ＴＧＲ４が、それぞれセンスノードＳＮ０とビット線ＢＢＬＬ０との間、センスノードＢＳＮ０とビット線ＢＬＬ０との間、センスノードＳＮ１とビット線ＢＢＬＬ１との間、センスノードＢＳＮ１とビット線ＢＬＬ１との間、センスノードＳＮ０とビット線ＢＢＬＲ０との間、センスノードＢＳＮ０とビット線ＢＬＲ０との間、センスノードＳＮ１とビット線ＢＢＬＲ１との間およびセンスノードＢＳＮ１とビット線ＢＬＲ１との間に設けられている。これらのトランスファゲートＴＧＬ１〜ＴＧＬ４、ＴＧＲ１〜ＴＧＲ４は、ＳＡコア１５または２５がデータをメモリセルＭＣへ書き戻すときに用いられる。
カラム選択線ＣＳＬおよびＢＣＳＬはＳＡコア１５および２５に共通に接続されている。カラム選択線ＣＳＬおよびＢＣＳＬによって、読出し／書込みを行うビット線およびセンスアンプが選択される。即ち、カラム選択線ＣＳＬおよびＢＣＳＬの電位によって、選択センスアンプおよび非選択センスアンプが決定される。
図３は、ＳＡコア１５および２５の内部構成を詳細に示した回路図である。ＳＡコア１５および２５は同様の構成を有するので、ＳＡコア１５を説明しＳＡコア２５の説明は省略する。
ＳＡコア１５は、第１のクロスカップルＣＣＰと、第２のクロスカップルＣＣＮと、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２を備えている。クロスカップルＣＣＰは、センスノードＳＮ０とＢＳＮ０との間に直列に接続されたスイッチング素子としてトランジスタＴＣＰ１およびＴＣＰ２を有する。センスノードＳＮ０側に接続されたトランジスタＴＣＰ１のゲートは、センスノードＢＮＳ０へ接続されており、センスノードＢＳＮ０側に接続されたトランジスタＴＣＰ２のゲートは、センスノードＳＮ０へ接続されている。これにより、トランジスタＴＣＰ１およびＴＣＰ２はクロスカップルを構成する。また、クロスカップルＣＣＮは、センスノードＳＮ０とＢＳＮ０との間に直列に接続されたスイッチング素子としてトランジスタＴＣＮ１およびＴＣＮ２を有する。センスノードＳＮ０側に接続されたトランジスタＴＣＮ１のゲートは、センスノードＢＮＳ０へ接続されており、センスノードＢＳＮ０側に接続されたトランジスタＴＣＮ２のゲートは、センスノードＳＮ０へ接続されている。これにより、トランジスタＴＣＮ１およびＴＣＮ２もクロスカップルを構成する。
トランジスタＴＣＰ１およびＴＣＰ２の間のソースノードＮＰは、第１の経路としてトランジスタＴＰ１を介して第１の電源ＶＢＬＨに接続され、第２の経路としてトランジスタＴＰ２を介して第３の電源ＳＡＰに接続されている。また、トランジスタＴＣＮ１およびＴＣＮ２の間のソースノードＮＮは、第３の経路としてトランジスタＴＮ１を介して第２の電源ＶＢＬＬに接続され、第４の経路としてトランジスタＴＮ２を介して第４の電源ＢＳＡＮに接続されている。
電源ＶＢＬＨはメモリセルＭＣへデータ“１”を書き込む高電位（例えば、２．３Ｖ）の電圧源であり、電源ＶＢＬＬはメモリセルＭＣへデータ“０”を書き込む低電位（例えば、−１．０Ｖ）の電圧源である。本実施形態においては、電圧信号源ＳＡＰは電源ＶＢＬＨと同じ電位を図４に示すタイミングで発生することができる。電源ＢＳＡＮの電位は不活性、即ち、０Ｖを維持する。
さらに、ＳＡコア１５は、カレントミラー回路ＣＭを備えている。カレントミラー回路ＣＭは、ＢＬＯＡＤＯＮの信号に基づいてセンスノードＳＮ０およびＢＳＮ０へ電流を流す。
図４は、各信号線の電位レベルを示すタイミング図である。図５は、非選択センスアンプにおけるセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図である。図６は、選択センスアンプにおけるセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図である。
本実施形態では、選択センスアンプは、データの読出し／書込みのために用いられる読出し／書込み電位をビット線に与える。非選択センスアンプは、チャージポンピング現象によって消滅する正孔を補うために用いられる補充電位をビット線に与える。“１”書きの読出し／書込み電位はＶＢＬＨに該当し、“０”書きの読出し／書込み電位はＶＢＬＬに該当する。補充電位は電源ＳＡＰによって与えられるＶＢＬＨまたはＢＳＡＮによって与えられる非活性レベルの電位である。
ここで、非選択センスアンプに接続されたメモリセルＭＣがデータ“１”を記憶している場合には、正孔が蓄積されているので、チャージポンピング現象の対策を必要とするが、それがデータ“０”を記憶している場合には、チャージポンピング現象の対策を必要としない。即ち、活性化されたワード線ＷＬに接続されたメモリセルＭＣのうちデータ“１”を記憶したメモリセルＭＣのみに補充電位を与えれば足りる。
また、読出し／書込み電位および補充電位は等しくてもよいが、選択センスアンプおよび非選択センスアンプは、ビット線に電位を印加する目的が異なるので、それぞれ異なる電位であってもよい。例えば、読出し／書込み電位は、選択センスアンプがデータ“１”または“０”をメモリセルＭＣから読み出しあるいは書き込むために充分な電位（ＶＢＬＨまたはＶＢＬＬ）である必要がある。一方、補充電位は、チャージポンピング現象によって消滅する正孔を補う程度の電位でよい。より詳細には、チャージポンピング現象によって消滅する正孔数は、１回の読出し／書込みで約１個であるので、補給すべき正孔数は数個程度で充分である。即ち、補給すべき正孔数は、データ“１”の書込み時に注入する１０００個程度の正孔数に比べて２桁少ない数から３桁少ない数でよい。従って、補充電位は、読出し／書込込み電位よりも低い電位でよい。あるいは、読出し／書込み電位および補充電位が等しい場合であっても、非選択センスアンプがビット線に電位を与える時間（ラッチ時間）は、選択センスアンプのそれよりも短時間でよい。
以下、センスアンプ１０および２０の動作を説明する。センスアンプ１０および２０は非選択センスアンプであり、このセンスアンプに接続されたビット線のうちワード線によって活性化されたメモリセルＭＣがデータ“１”を格納していると仮定する。また、センスアンプ１０および２０は、フォールデッド型のビット線構成を有するので、１回の読出し／書込み動作においてメモリセルアレイＣＡＬまたはＣＡＲのうち一方のビット線対に接続され、他方のビット線対とは切断される。以下、センスアンプ１０および２０は、メモリセルアレイＣＡＲにあるビット線対ＢＬＲ０およびＢＢＬＲ０に接続され、ビット線ＢＬＲ０に接続されたメモリセルに補充電位を与えるものとして説明する。
（ソースノードＮＮ、ＮＰの電位）
図３および図４を参照する。まず、高レベルの電位（以下、“Ｈレベル”ともいう）の信号ＢＬＯＡＤＯＮを低レベルの電位（以下、“Ｌレベル”ともいう）にする（時点ｔ１）。これにより、カレントミラー回路ＣＭが活性化され、メモリセルＭＣに電流が流れる。このとき、ワード線ＷＬＲ１がＨレベルへ活性化され、他のワード線ＷＬＲｉ（ｉ＝０、２〜２５５）はＬレベルに維持されている。これによりワード線ＷＬＲ１に接続されたメモリセルＭＣのゲートへ電位が与えられる。センスアンプ１０および２０は非選択センスアンプであるので、活性化されたこれらのメモリセルＭＣのうちセンスアンプ１０および２０に接続されたメモリセルは、カラム選択線ＣＳＬで選択されない。この場合、図３のカラム選択線ＣＳＬおよびＢＣＳＬはそれぞれＬレベルおよびＨレベルであり、ソースノードＮＮおよびＮＰにはそれぞれＢＳＡＮおよびＳＡＰの電位が与えられる。
（基準電位の生成）
図１の信号線ＤＷＬＲ０およびＤＷＬＲ１はそれぞれＨレベルおよびＬレベルになり、信号線ＡＶＲ０およびＡＶＲ１はそれぞれＨレベルおよびＬレベルになる。これにより、トランジスタＴＡＶＲ０がオン状態になり、ダミーセルＤＣＲ０とＤＣＲ２とが短絡する。ダミーセルＤＣＲ０およびＤＣＲ２には、それぞれデータ“０”および データ“１”が書き込まれているので、ビット線ＢＬＲ０およびＢＬＲ１は、データ“０”と“１”との中間の電位となる。この中間の電位は、センスアンプ１０および２０がメモリセルのデータを検出するときの基準データの電位（以下、基準電位ともいう）である。
（ビット線の接続／切断）
さらに、時点ｔ１において、信号線ΦＴＲはＨレベルを維持し、信号線ΦＴＬはＬレベルになる。それによって図２のビット線ＢＬＲ０、ＢＢＬＲ０、ＢＬＲ１およびＢＢＬＲ１はそれぞれセンスノードＳＮ０、ＢＳＮ０、ＳＮ１およびＢＳＮ１に接続され、ビット線ＢＬＬ０、ＢＢＬＬ０、ＢＬＬ１およびＢＢＬＬ１はそれぞれセンスノードＳＮ０、ＢＳＮ０、ＳＮ１およびＢＳＮ１から切断される。従って、センスアンプ１０および２０は、メモリセルアレイＣＡＲのビット線ＢＬＲ０およびＢＬＲ１の基準電位に基づいてビット線ＢＢＬＲ０およびＢＢＬＲ１に接続されたメモリセルＭＣのデータを検出することが可能となる。尚、このとき、トランスファゲートＴＧＲ１〜ＴＧＲ４、ＴＧＬ１〜ＴＧＬ４は総てオフである。
（メモリデータの検出および補充電位のラッチ）
センスアンプ１０でのメモリデータの検出および補充電位のラッチについて図５を参照して説明する。センスアンプ１０およびセンスアンプ２０の動作は同じであるので、代表的にセンスアンプ１０のセンスノードＳＮ０、ＢＳＮ０の動作を説明する。
図２に示すセンスノードＳＮ０にビット線ＢＬＲ０が接続されると、図５の時点ｔ１〜ｔ２に示すように、センスノードＳＮ０の電位は、徐々にビット線ＢＬＲ０の基準電位に基づいて変化していく。また、図２に示すセンスノードＢＳＮ０にビット線ＢＢＬＲ０が接続されると、図５の時点ｔ１〜ｔ２に示すように、センスノードＢＳＮ０の電位は、徐々にワード線ＷＬＲ１に接続されたメモリセルＭＣの電位に基づいて変化していく。換言すると、時点ｔ１〜ｔ２では、ビット線ＢＬＲ０およびＢＢＬＲ０の信号を発展（signal development）させている。
尚、このとき、データ“１”を伝達するセンスノードＢＳＮ０の電位は基準電位を伝達するセンスノードＳＮ０の電位よりも低い。これは、データ“１”を格納するメモリセルＭＣは、ボディ領域に正孔を蓄積しているので、バックバイアス効果により閾値電圧が低下するためである。
時点ｔ２において、ビット線ＢＬＲ０およびＢＢＬＲ０の信号が充分に発展すると、図３に示すクロスカップルＣＣＮおよびＣＣＰが動作する。このとき、図２に示すΦＴＲをＬレベルにしてビット線ＢＬＲ０およびＢＢＬＲ０をセンスノードＳＮ０およびＢＳＮ０から切断する。本実施形態では、センスノードＢＳＮ０の電位がセンスノードＳＮ０の電位よりも低いので、クロスカップルＣＣＮではトランジスタＴＣＮ２がオンになり、ソースノードＮＮの電位はセンスノードＢＳＮ０に伝達する。上述のとおり、ソースノードＮＮの電位は、ＢＳＡＮの電位（０Ｖ）であるので、センスノードＢＳＮ０の電位は０Ｖに増幅され、ラッチされる。一方、クロスカップルＣＣＰではトランジスタＴＣＰ１がオンになり、ソースノードＮＰの電位はセンスノードＳＮ０に伝達する。このときのソースノードＮＰの電位は、“１”書き用の電源ＶＢＬＨであるので、センスノードＳＮ０の電位はＶＢＬＨ（例えば、２．３Ｖ）に増幅され、ラッチされる。センスノードＳＮ０の電位ＶＢＬＨが補充電位となる。
（正孔の補充）
ここで、データ“１”を書くために必要な電位ＶＢＬＨは、データの検出時においてデータを伝達したセンスノードＢＳＮではなく基準電位を伝達したセンスノードＳＮに発生することに留意したい。そこで、電位ＶＢＬＨをセンスノードＳＮ０からビット線ＢＢＬＲ０へ伝達するために、図４に示すように信号線ＦＢＲ１およびＢＦＢＲ１がそれぞれＬレベルおよびＨレベルになる。これによって図２に示すトランスファゲートＴＧＲ１がオンになり、センスノードＳＮ０がビット線ＢＢＬＲ０に接続される。その結果、ビット線ＢＢＬＲ０に補充電位（ＶＢＬＨ）が伝達し、チャージポンピング現象によって消滅したメモリセル内の正孔を補う。尚、このとき、トランスファゲートＴＧＲ２はオフに維持されている。
次に、時点ｔ３において、図４に示すように電源ＳＡＰの電位が非活性レベルになり、尚且つ、信号線ＦＢＲ１およびＢＦＢＲ１がそれぞれＬレベルおよびＨレベルになる。よって、センスノードＢＳＮの電位はＬレベルになり、尚且つ、トランスファゲートＴＧＲ１がオフになる。その結果、センスアンプ１０はメモリセルＭＣへの電圧の印加を停止し、正孔の補充が終了する。
尚、時点ｔ２〜ｔ３の間に、図２に示す信号線ＤＣＷＲ０、ＢＤＣＷＲ０の動作によって、図１に示すダミーセルＤＣＲ０にデータ“０”を、ダミーセルＤＣＲ２にデータ“１”を書き込む。
その後、時点ｔ４において、ワード線ＷＬＲ１がＬレベルに戻り、一連の読出し／書込み動作が終了する。
センスアンプ２０も１０と同様に動作する。よって、センスアンプ２０は、ビット線ＢＢＬＲ１に接続されたメモリセルＭＣのデータを検出し、その後、チャージポンピング現象によって消滅する正孔を補う。
図６を参照して、選択センスアンプの動作を説明する。この場合、センスアンプ１０および２０は、データ“１”の読出し／書込みを行う選択センスアンプであると仮定する。図６に示す時点ｔ２〜ｔ３の間の時点ｔ２ａまでは、選択センスアンプの動作は、非選択センスアンプの動作と同様である。
時点ｔ２ａにおいてセンスアンプ１０および２０を選択するために、図２のカラム選択線ＣＳＬおよびＢＣＳＬはそれぞれＨレベルおよびＬレベルになる。これにより、図３のトランジスタＴＮ１およびＴＰ１がオンになり、トランジスタＴＮ２およびＴＰ２がオフとなるので、ソースノードＮＮおよびＮＰは、それぞれＶＢＬＬ（例えば、−１．０Ｖ）およびＶＢＬＨ（例えば、２．３Ｖ）となる。ＶＢＬＬは、データ“０”を書き込むために必要な電圧であり、ＶＢＬＨは、データ“１”を書き込むために必要な電圧である。
ソースノードＮＮおよびＮＰは、それぞれセンスノードＢＳＮ０およびＳＮ０にすでに接続されているので、センスノードＢＳＮ０およびＳＮ０の電位は、図６に示すようにそれぞれＶＢＬＬ（−１．０Ｖ）およびＶＢＬＨ（２．３Ｖ）になる。このように、時点Ｔ２ａ〜Ｔ２ｂにおいてメモリセルＭＣからデータが読み出される。
さらに、時点ｔ２の後、図２に示すトランスファゲートＴＧＲ１がオンになり、センスノードＳＮ０がビット線ＢＢＬＲ０に接続される。これは、データ“１”を書くために必要な電位ＶＢＬＨは、データを伝達したセンスノードＢＳＮではなく基準電位を伝達したセンスノードＳＮに発生するからである。これにより、データ“１”を記憶していたメモリセルＭＣへ、再度、データ“１”を書き込むことができる。その後、時点ｔ３以降は、非選択センスアンプと同様に動作する。
センスアンプ２０も１０と同様に読出し／書込み動作を実行する。また、データ“０”の読出し／書込み動作では、センスアンプＳＮのグラフは図６に示すセンスアンプＢＳＮのグラフとなり、センスアンプＢＳＮのグラフは図６に示すセンスアンプＳＮのグラフとなる。
また、本実施形態では、図１に示すビット線ＢＬＲ０とＢＬＲ１とが短絡することによって基準電圧を生成し、ビット線ＢＢＬＲ０およびＢＢＬＲ１に接続されたメモリセルＭＣのデータを検出していた。しかし、逆に、ビット線ＢＢＬＲ０とＢＢＬＲ１とが短絡することによって基準電圧を生成し、ビット線ＢＬＲ０およびＢＬＲ１に接続されたメモリセルＭＣのデータを検出してもよい。この場合、図５および図６に示すセンスアンプＳＮのグラフはセンスアンプＢＳＮのグラフとなり、センスアンプＢＳＮのグラフはセンスアンプＳＮのグラフとなる。
本実施形態は、図５に示すように非選択センスアンプに接続され、尚且つ、活性化されたワード線に接続されたメモリセルへ正孔を補充する。これにより、このメモリセルのチャージポンピング現象を防止することができる。
本実施形態では、図５に示すように、非選択センスアンプのセンスノードＢＳＮは０Ｖよりも低い電位（例えば、“０”書きの電位ＶＢＬＬ）まで低下させない。よって、非選択センスアンプは、選択センスアンプよりも消費電力が小さい。選択センスアンプは、１つのセンスアンプ対であり、他のセンスアンプは非選択センスアンプである。よって、非選択センスアンプの低消費電力化の効果は大きい。
さらに、活性化されたワード線に接続されたメモリセルのうち、正孔の補充が必要であるメモリセルは、データ“１”を格納したもののみである。よって、データ“０”を格納したメモリセルに接続された非選択センスアンプも、図５に示すように動作するが、Ｈｉｇｈ側の電圧がビット線側にフィードバックされないので、さらに、非選択センスアンプの消費電力が低減する。
（第２の実施形態）
第２の実施形態は、図７に示すように電源ＳＡＰの電位が、０Ｖから電位ＶＢＬＨ（例えば、２．３Ｖ）の間のＶＢＬＨＭ（例えば、１．５Ｖ）になる点で第１の実施形態と異なる。第２の実施形態による半導体記憶装置の構成は、図１〜図３に示す第１の実施形態の構成と同様でよい。また、電源ＳＡＰ以外の信号線の動作は図４に示す動作と同様でよい。
図８は、第２の実施形態における非選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。図９は、第２の実施形態における選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。
尚、第２から第４の実施形態では、選択センスアンプおよび非選択センスアンプは、いずれもデータ“１”を検出している。また、第２から第６の実施形態では、センスアンプ１０およびセンスアンプ２０の動作は同じであるので、代表的にセンスアンプ１０のセンスノードＳＮ０、ＢＳＮ０の動作を説明する。
時点ｔ２までの第２の実施形態の動作は、第１の実施形態のそれと同様である。その後、センスノードＳＮ０の電位は、電位ＶＢＬＨよりも低い電源ＳＡＰの電位ＶＢＬＨＭとなる。これにより非選択センスアンプでは、図８に示すように電位ＶＢＬＨＭによって正孔の補充が実行される。
一方、選択センスアンプでは、時点ｔ２ａにおいてカラム選択線ＣＳＬおよびＢＣＳＬの電位が変わり、時点ｔ２ａの直後、センスノードＳＮ０およびＢＳＮ０は、それぞれ電位ＶＢＬＨ（例えば、２．３Ｖ）およびＶＢＬＬ（例えば、−１．０Ｖ）になる。その後、選択センスアンプは、第１の実施形態の選択センスアンプと同様に動作する。
第２の実施形態によれば、チャージポンピング現象によって消滅する正孔を補うために、“１”書きの電位ＶＢＬＨに比べて低い電位ＶＢＬＨＭをセンスノードＢＳＮに与える。これは、チャージポンピング現象に対処するためには、１回の書込み／読出し動作中に数個〜十数個の正孔を補充すれば足りるからである。例えば、電位ＶＢＬＨを２．３Ｖとすると、電位ＶＢＬＨＭは、１．０Ｖ〜２．０Ｖでよい。
第２の実施形態は、第１の実施形態と同様にチャージポンピング現象を防止することができるとともに、電位ＶＢＬＨＭがデータ“１”書き用の電位ＶＢＬＨよりも低いのでさらに消費電力を低減させることができる。
（第３の実施形態）
第３の実施形態は、図１０に示すように電源ＢＳＡＮの電位がＶＢＬＬ（例えば、−１．０Ｖ）であり、非活性レベル（例えば、０Ｖ）よりも低い点で第２の実施形態と異なる。また、第３の実施形態は、信号線ＦＢＲ０およびＢＦＢＲ０の動作において第２の実施形態と異なる。第３の実施形態による半導体記憶装置の構成は、図１〜図３に示す第１の実施形態の構成と同様でよい。また、電源ＢＳＡＮ、ＳＡＰおよび信号線ＦＢＲ０、ＢＦＢＲ０以外の信号線の動作は図４に示すものと同様でよい。
図１１は、第３の実施形態における非選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。図１２は、第３の実施形態における選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。センスアンプ１０およびセンスアンプ２０の動作は同じであるので、代表的にセンスアンプ１０のセンスノードＳＮ０、ＢＳＮ０の動作を説明する。
第３の実施形態におけるセンスノードＢＳＮ０の動作は、第２の実施形態のそれと同等である。また、時点ｔ２までの第３の実施形態のセンスノードＳＮ０の動作も、第２の実施形態のそれと同様である。
時点ｔ２の後、センスノードＢＳＮ０の電位は、図１１に示すように電源ＢＳＡＮの電位ＶＢＬＬとなる。また、信号線ＦＢＲ１およびＢＦＢＲ１はそれぞれＬレベルおよびＨレベルになり、信号線ＦＢＲ０およびＢＦＢＲ０もそれぞれＬレベルおよびＨレベルになる。これによって、図２に示すトランスファゲートＴＧＲ１およびＴＧＲ２の両方がオンになるので、センスノードＳＮ０の電位ＶＢＬＨＭはビット線ＢＢＬＲ０に印加され、センスノードＢＳＮ０の電位ＶＢＬＬはビット線ＢＬＲ０に印加される。
このように、第３の実施形態は、ビット線対ＢＬＲ０、ＢＢＬＲ０に対称的な電位を与えるので、ビット線対ＢＬＲ０、ＢＢＬＲ０に発生するノイズを低減することができる。さらに、第３の実施形態は、図１１に示すように非選択センスアンプにおいて電位ＶＢＬＨよりも低い電位ＶＢＬＨＭで正孔の補充を行うので低消費電力の効果をも有する。
第４の実施形態は、図１３に示すように電源ＢＳＡＮの電位がＶＢＬＬＭ（例えば、−０．７Ｖ）であり、ＶＢＬＬ（例えば、−１．０Ｖ）と非活性レベル（例えば、０Ｖ）との間にある点で第３の実施形態と異なる。第４の実施形態による半導体記憶装置の構成は、図１〜図３に示す第１の実施形態の構成と同様でよい。また、電源ＢＳＡＮ、ＳＡＰおよび信号線ＦＢＲ０、ＢＦＢＲ０以外の信号線の動作は図４に示すものと同様でよい。
図１４は、第４の実施形態における非選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。図１５は、第４の実施形態における選択センスアンプのセンスノードＳＮ０、ＢＳＮ０の各電位レベルを示すタイミング図である。
第４の実施形態におけるセンスノードＢＳＮ０の動作は、第３の実施形態のそれと同等である。また、時点ｔ２までの第４の実施形態のセンスノードＳＮ０の動作も、第３の実施形態のそれと同様である。
時点ｔ２の後、センスノードＢＳＮ０の電位は、図１４に示すように電源ＢＳＡＮの電位ＶＢＬＬＭとなる。信号線ＦＢＲ１、ＢＦＢＲ１、ＦＢＲ０およびＢＦＢＲ０の動作は、第３の実施形態と同様であるので、図２に示すトランスファゲートＴＧＲ１およびＴＧＲ２の両方がオンになる。これにより、センスノードＳＮ０の電位ＶＢＬＨＭはビット線ＢＢＬＲ０に印加され、センスノードＢＳＮ０の電位ＶＢＬＬＭはビット線ＢＬＲ０に印加される。
第４の実施形態は、ビット線対ＢＬＲ０、ＢＢＬＲ０に対称的な電位を与えるので、第３の実施形態と同様にビット線対ＢＬＲ０、ＢＢＬＲ０に発生するノイズを低減することができる。また、第４の実施形態は、非選択センスアンプにおいて電位ＶＢＬＨよりも低い電位ＶＢＬＨＭで正孔の補充を行うので低消費電力の効果をも有する。さらに、第４の実施形態は、センスノードＳＮ０に０Ｖと電位ＶＢＬＬ（−１．０Ｖ）との間の電位ＶＢＬＨＭ（−０．７Ｖ）を与えるので第３の実施形態よりも消費電力が低くなる。
第４の実施形態において、電位ＶＢＬＬＭは、電位ＶＢＬＨＭと絶対値的に等しくてもよい。これにより、ビット線対ＢＬＲ０、ＢＢＬＲ０に発生するノイズをさらに低減することができる。
第１から第４の実施形態においては、図５および図６等で示すように、正孔の補充の終期と書込みの終期とがともに時点ｔ３であった。しかし、消費電力をさらに低減させるために、正孔の補充は、時点ｔ３よりも前の時点で終了してもよい。換言すると、正孔を補充するためのラッチ時間は、読出し／書込みのためのラッチ時間よりも短くてよい。
第１から第４の実施形態は、読出し／書込み動作でのチャージポンピング現象を防止することを目的としていた。即ち、第１から第４の実施形態は、データ“１”がデータ“０”に変化することを防止する。これに対し、第５および第６の実施形態は、リフレッシュ時にデータ“０”を記憶したメモリセルのみにリフレッシュ動作を実行することを目的とする。よって、第５および第６の実施形態は、両方ともリフレッシュ時の半導体記憶装置の動作である。
図５、図６等に示すように、メモリセルにデータを保持しているときには、ワード線ＷＬには、例えば、−２Ｖ程の負電位が印加されている。この負電位の印加により、データ“０”のボディ電位は、セルトランジスタのソース／ドレインの電位よりも低く保持されていることになり、リーク電流によりメモリセルのボディ領域に正孔蓄積するように作用する。よって、データ“１”を格納するメモリセルにとって問題はないが、データ“０”を格納するメモリセルでは、データ“０”がデータ“１”へ徐々に変化してしまうおそれがある。
そこで、第５および第６の実施形態は、データ“０” を格納するメモリセルのみに対してリフレッシュ動作を行う。
（第５の実施形態）
第５の実施形態は、図１６に示すように電源ＢＳＡＮの電位が時点ｔ２においてＶＢＬＬ（例えば、−１．０Ｖ）になる。第５の実施形態による半導体記憶装置の構成は、図１〜図３に示す第１の実施形態の構成と同様でよい。また、電源ＢＳＡＮ、ＳＡＰ以外の信号線の動作は図４に示すものと同様でよい。
リフレッシュ時にはいずれのセンスアンプも選択されないので、カラム選択線ＣＳＬおよびＢＣＳＬはそれぞれＬレベルおよびＨレベルである。よって、図３に示すソースノードＮＮは電源ＢＳＡＮに接続され、ソースノードＮＰは電源ＳＡＰに接続される。
図１７は、第５の実施形態におけるセンスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図である。時点ｔ２までの動作は、第１の実施形態と同様である。よって、図３のセンスノードＢＳＮ０およびＳＮ０は、それぞれデータ“０”および基準電位を伝達する。尚、このとき、データ“０”を伝達するセンスノードＢＳＮ０の電位は基準電位を伝達するセンスノードＳＮ０の電位よりも高い。これは、データ“０”を格納するメモリセルＭＣは、ボディ領域に正孔が無いので閾値電圧が比較的高いからである。
これにより、時点ｔ２において、図３のセンスノードＢＳＮ０およびＳＮ０は、それぞれソースノードＮＰおよびＮＮに接続され、それらの電位はそれぞれ電源ＳＡＰおよびＢＳＡＮの電位となる。電源ＢＳＡＮおよびＳＡＰの電位は、図１６に示すように、時点ｔ２の後、それぞれＶＢＬＬ（例えば、−１Ｖ）および非活性レベル（例えば、０Ｖ）になる。これにより、リフレッシュ期間において、センスノードＳＮ０およびＢＳＮ０の電位は、図１７に示すようにＶＢＬＬ（−１Ｖ）および非活性レベル（０Ｖ）になる。
次に、第１の実施形態と同様に、図２に示すトランスファゲートＴＧＲ２はオフのまま、トランスファゲートＴＧＲ１をオンにする。これにより、センスノードＢＳＮ０の電位ＶＢＬＬがビット線ＢＬＲ０へ伝達し、データ“０”を格納していたメモリセルに対してリフレッシュ動作を実行することができる。
第５の実施形態によれば、データ“０” を格納するメモリセルのみに対してリフレッシュ動作を行うので、消費電力を低下させることができる。
（第６の実施形態）
第６の実施形態は、図１８に示すように電源ＢＳＡＮの電位がＶＢＬＬＭ（例えば、−０．７Ｖ）であり、ＶＢＬＬ（例えば、−１．０Ｖ）よりも絶対値として低い点で第５の実施形態と異なる。第６の実施形態による半導体記憶装置の構成は、図１〜図３に示す第１の実施形態の構成と同様でよい。また、電源ＢＳＡＮ、ＳＡＰ以外の信号線の動作は図４に示すものと同様でよい。
実際にデータ“１”をデータ“０”に反転するためには、ボディ領域から約１０００個の正孔を引き抜く必要がある。しかし、リフレッシュ動作は、データ“０”を格納していたメモリセルにリーク電流などにより蓄積された正孔を除去する動作である。よって、排除すべき正孔数は、データ“０”を書き込む場合の正孔数よりも少ない。従って、リフレッシュ時のＢＳＡＮの電位レベルはＶＢＬＬよりも絶対値的に小さい電位ＶＢＬＬＭでよい。
このように第６の実施形態では、リフレッシュ時のＢＳＡＮの電位レベルが絶対値的に小さいので、消費電力を低減させることができる。
第５および第６の実施形態は、第１から第４の実施形態のいずれかと組み合わせることができる。これによって、読出し／書込み時にチャージポンピング現象を防止し、消費電力を低減させるとともに、リフレッシュ時の消費電力をも低減させることができる。
（第７の実施形態）
図２０は、本発明に係る第７の実施形態による半導体記憶装置２００の構成を示す回路図である。第１〜第６の実施形態では、電源ＳＡＰおよび電源ＢＳＡＮは、或るタイミングで所定の電位を発生する電圧信号源であった。第７の実施形態では、電源ＳＡＰは定電圧源ＶＢＬＨＭおよび信号源ＳＥＰに分離されている。また、電源ＢＳＡＮは定電圧源ＶＢＬＬＭおよび信号源ＳＥＮに分離されている。これに伴い、ＳＡコア１５内ではトランジスタＴＰ３およびＴＮ３が追加されている。その他の構成要素は、第１の実施形態と同様でよい。トランジスタＴＰ３およびＴＮ３は、それぞれＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴでよい。
信号源ＳＥＰはソースノードＮＰに電圧源ＶＢＬＬＭを接続するタイミングを規定し、信号源ＳＥＮはソースノードＮＮに電圧源ＶＢＬＨＭを接続するタイミングを規定する。このタイミングは、第１から第４の実施形態において、電源ＳＡＰおよびＢＳＡＮがそれぞれソースノードＮＰおよびＮＮに電位を与えるタイミングと同様でよい。
これにより、第７の実施形態は、電圧源ＶＢＬＨＭおよびＶＢＬＬＭをそれぞれソースノードＮＰおよびＮＮに与えることができる。よって、第７の実施形態は、図１４および図１５に示す第４の実施形態と同様に動作することができる。
第７の実施形態は、第４の実施形態以外の第１から第６の実施形態のいずれかと同様に動作することができる。例えば、第７の実施形態は、電圧源ＶＢＬＨＭを省略してトランジスタＴＰ３をＶＢＬＨに接続し、あるいは、電圧源ＶＢＬＬＭを省略してトランジスタＴＮ３をＶＢＬＬに接続してもよい。これにより、第７の実施形態は、第１から第３の実施形態のいずれかと同様に動作することができる。また、第７の実施形態は、リフレッシュ時に第５または第６の実施形態と同様に動作することもできる。
本発明に係る第１の実施形態に従った半導体記憶装置１００のメモリ部分の回路図。 センスアンプ１０および２０の内部構成を詳細に示す回路図。 ＳＡコア１５および２５の内部構成を詳細に示した回路図。 各信号線の電位レベルを示すタイミング図。 非選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第２の実施形態の各信号線の電位レベルを示すタイミング図。 第２の実施形態における非選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第２の実施形態における選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第３の実施形態の各信号線の電位レベルを示すタイミング図。 第３の実施形態における非選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第３の実施形態における選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第４の実施形態の各信号線の電位レベルを示すタイミング図。 第４の実施形態における非選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第４の実施形態における選択センスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第５の実施形態の各信号線の電位レベルを示すタイミング図。 第５の実施形態におけるセンスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 第６の実施形態の各信号線の電位レベルを示すタイミング図。 第６の実施形態におけるセンスアンプのセンスノードＳＮ、ＢＳＮの各電位レベルを示すタイミング図。 本発明に係る第７の実施形態による半導体記憶装置２００の構成を示す回路図。
符号の説明
１００ 半導体記憶装置
１０、２０ センスアンプ
ＣＡＬ、ＣＡＲ メモリセルアレイ
ＭＣ メモリセル
ＷＬＬ０〜ＷＬＬ２２５ ワード線
ＢＬＬ０、ＢＢＬＬ０ ビット線
ＴＣＰ１、ＴＣＰ２、ＴＣＮ１、ＴＣＮ２ スイッチング素子
ＣＣＰ、ＣＣＮ クロスカップル
ＮＰ、ＮＮ ノード
ＳＡＰ、ＶＢＬＨ、ＢＳＡＮ、ＶＢＬＬ 電源

Claims (3)

  1. 電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
    カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、
    前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、
    前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、
    前記メモリセルへのデータの読出し／書込みを行うビット線を選択するカラム選択線と、
    或るメモリセルアレイ内の第1のビット線および第２のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、前記第１のビット線からトランスファゲートを介した第１のセンスノードと前記第２のビット線からトランスファゲートを介した第２のセンスノードとの間に直列に接続された２つの第１導電型のスイッチング素子を含む第１のクロスカップルと、前記第１のセンスノードと前記第２のセンスノードとの間に直列に接続された２つの第２導電型のスイッチング素子を含む第２のクロスカップルとを含み、前記第１のクロスカップルの前記２つのスイッチング素子間の第１のノードは、第１の経路を介して第１の電源に接続されており、かつ、第２の経路を介して第３の電源に接続されており、前記第２のクロスカップルの前記２つのスイッチング素子間の第２のノードは、第３の経路を介して第２の電源に接続されており、かつ、第４の経路を介して第４の電源に接続されており、前記カラム選択線の電位に基づいて前記第１および第３の経路 または、前記第２および第４の経路のいずれかを前記経路を選択するセンスアンプとを備え、
    前記第１および第２の電源は、前記カラム選択線で選択されたビット線に電位を与え、前記第３および第４の電源は、前記カラム選択線で選択されていないビット線に電圧を与え、
    前記第１および前記第２の電源は、データの読出しまたは書込みのために選択されたビット線へ印加される読出し／書込み電位を出力し、
    前記第３または前記第４の電源は、前記読出し／書込み電位と接地電位との間の電位を出力することを特徴とする半導体記憶装置。
  2. 前記カラム選択線は、或る信号を伝達する第１のカラム選択線およびこの信号の論理反転信号を伝達する第２のカラム選択線を含み、
    前記センスアンプは、前記第１のカラム選択線にゲートが接続され前記第１の経路をスイッチングする第１の導電型のスイッチング素子と、前記第２のカラム選択線にゲートが接続され前記第２の経路をスイッチングする第１の導電型のスイッチング素子と、前記第２のカラム選択線にゲートが接続され前記第３の経路をスイッチングする第２の導電型のスイッチング素子と、前記第１のカラム選択線にゲートが接続され前記第４の経路をスイッチングする第２の導電型のスイッチング素子とをさらに含むことを特徴とする請求項２に記載の半導体記憶装置。
  3. 電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
    カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、
    前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、
    前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、
    前記メモリセルへのデータの読出し／書込みを行うビット線を選択するカラム選択線と、
    前記メモリセルアレイ内の第１のビット線および第２のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、読出し／書込み時に前記第１および第２のビット線が前記カラム選択線で選択されていない場合に、前記第１のビット線および選択されたワード線に接続された前記メモリセルのデータを該第１のビット線で読み出し、尚且つ、該メモリセルのデータを検出するときに基準となる基準データを前記第２のビット線で読み出し、さらに、読出し／書込みのために選択されたビット線に印加される読出し／書込み電圧と接地電位との間の補充電圧を前記第１のビット線に与えるセンスアンプとを備え、
    前記補充電位は前記読出し／書込み電圧よりも低いことを特徴とする半導体記憶装置。
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