JP4498374B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に係わり、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。この場合、データ保持状態においてワード線を負電位に落とすため、ボディにホールが流入する。データの書込み後、データ保持状態の期間が長い場合、ボディに流入するホールが多くなり、データ“０”が劣化する。従って、データ“０”を格納するメモリセル（以下、“０”セルともいう）に対して、定期的にリフレッシュ動作を実行する必要がある。一方、データ“１”を格納しているメモリセル（以下、“１”セルともいう）はホール数が多い状態であるので、データ保持状態において、“１”セルは劣化しない。
しかし、データの読出し／書込み時に選択ワード線を活性化させると、その選択ワード線に接続された非選択メモリセルに蓄積されていた正孔が徐々に減少してしまう現象がある。これは、チャージポンピング現象と呼ばれている。チャージポンピング現象が繰り返されると、非選択メモリセルのデータ“１”の状態がデータ “０”に変化してしまう。これに対処するためには、データ“１”の非選択メモリセルに正孔を補給するリフレッシュ動作が必要となる。
しかし、従来、“１”セルに対するリフレッシュ動作および“０“セルに対するリフレッシュ動作は、ともに定期的に同時に実行されていた。従って、リフレッシュ動作は“１”セルにリフレッシュ動作が不要であっても、“１”セルおよび“０“セルの両方にリフレッシュ動作を実行していた。この場合、“１”セルの劣化は、必ずしも“０”セルの劣化と同時に生じるものではないため、リフレッシュ動作において無駄な電力を消費していた。
特開２００５−２５１２５６号公報
メモリセルに格納された論理データに応じてリフレッシュ動作の頻度を変更することによって、リフレッシュ動作の消費電力を低減した半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、前記ビット線に接続され、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを前記メモリセルに書き込むときに前記ビット線に第１の電圧を印加するセンスアンプであって、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記第１の電圧よりも絶対値として低い第２の電圧を、前記第１の論理データを格納していた前記メモリセルに印加するセンスアンプと、前記リフレッシュ動作のときに前記ワード線の活性化回数をカウントするカウンタとを備え、
前記センスアンプは、前記第１の論理データとは逆論理の第２の論理データを前記メモリセルに書き込むときに前記ビット線に前記第１の電圧とは逆極性の第３の電圧を印加し、
前記センスアンプは、前記リフレッシュ動作のときに、前記第３の電圧を前記ビット線に印加することによって、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
前記リフレッシュ動作において或るワード線の活性化回数が所定値に達した場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すために前記ビット線に前記第１の電圧を印加し、かつ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加し、
前記リフレッシュ動作において或るワード線の活性化回数が所定値未満である場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに前記第２の電圧を印加し、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、前記ビット線に接続され、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを前記メモリセルに書き込むときに前記ビット線に第１の電圧を印加するセンスアンプであって、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記第１の電圧よりも絶対値として低い第２の電圧を、前記第１の論理データを格納していた前記メモリセルに印加するセンスアンプと、前記リフレッシュ動作のときに前記ワード線の活性化回数をカウントするカウンタとを備え、
前記センスアンプは、前記第１の論理データとは逆論理の第２の論理データを前記メモリセルに書き込むときに前記ビット線に前記第１の電圧とは逆極性の第３の電圧を印加し、
前記センスアンプは、前記リフレッシュ動作のときに、前記第３の電圧を前記ビット線に印加することによって、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
前記リフレッシュ動作において、活性化される前記ワード線のアドレスビットと前記活性化回数を示すカウンタビットとが所定の条件を満たした場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すために前記ビット線に前記第１の電圧を印加し、かつ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加し、
前記リフレッシュ動作において、活性化される前記ワード線のアドレスビットと前記活性化回数を示すカウンタビットとが所定の条件を満たさない場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに前記第２の電圧を印加し、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加することを特徴とする。
本発明に係る他の実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、前記ビット線に接続され、前記メモリセルからデータを読み出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、前記メモリセルから前記センスアンプへデータを一旦読み出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記ワード線の活性化回数をカウントするカウンタをさらに備え、
前記リフレッシュ動作において或るワード線の活性化回数が所定値未満である場合に、前記センスアンプは、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すことなく、前記第１の論理データと逆論理の第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
前記リフレッシュ動作において或るワード線の活性化回数が所定値に達した場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻し、尚且つ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻す。
本発明による半導体記憶装置は、メモリセルに格納された論理データに応じてリフレッシュ動作の頻度を変更することによって、リフレッシュ動作の消費電力を低減することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１Ａおよび図１Ｂは、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、ダミーセルＤＣ０、ＤＣ１と、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、イコライジング線ＥＱＬＬ，ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤと、ロウアドレスカウンタＲＡＣと、活性化カウンタ回路ＡＣと、ＳＡＰドライバＳＡＲＤとを備えている。さらに、図１Ｂに示すように、ＦＢＣメモリ装置は、ロウアドレスカウンタＲＡＣと、活性化カウンタ回路ＡＣと、センスアンプドライバＳＡＤとを備えている。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１Ａでは、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図１Ａでは、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内のカレントミラー回路（図３参照）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。
尚、ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（ロウ方向）に向かって交互に配列されている。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。
ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣ０、ＤＣ１のゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランド（ＶＳＬ）との間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラムのカラム選択線ＣＳＬ（図３参照）電位を印加することによって、ＤＱバッファを介してセンスアンプＳ／Ａからデータを読み出す。
ロウアドレスカウンタＲＡＣは、定期的なリフレッシュ動作を実行するときに活性化される信号ＣＴＲ，ＢＣＴＲを受けて、ロウアドレスを生成する。リフレッシュ動作では、通常、ワード線ＷＬをロウアドレス順に選択し、その選択ワード線ＷＬに接続されたメモリセルＭＣに対してリフレッシュ動作を実行する。このため、ロウアドレスカウンタＲＡＣは、或るワード線ＷＬに対するリフレッシュ動作が終了したときにロウアドレスをインクリメントするように構成されている。
活性化カウンタ回路ＡＣは、リフレッシュ動作において各ワード線の活性化回数をカウントする。この活性化回数が所定値に達した場合に、“０”セルおよび“１”セルの両方に対してリフレッシュ動作を実行するために、活性化カウンタ回路ＡＣは、図１Ｂに示すようにセンスアンプドライバＳＡＤに対して信号を送信する。センスアンプドライバＳＡＤは、ＳＡＰドライバＳＡＰＤおよびＢＳＡＮドライバＢＳＡＮＤにより構成されている。
ＳＡＰドライバＳＡＰＤは、活性化カウンタ回路ＡＣからの信号を受けて、“１”セルに対してリフレッシュ動作を実行するために、信号ＳＡＰ（図３参照）を活性化させるように構成されている。“０”セルは、リフレッシュ動作において常にリストア対象であるので、信号ＢＳＡＮ（図３参照）は、通常通り活性化される。即ち、活性化回数が所定値未満の場合には、リフレッシュ動作において“０”セルのみリフレッシュされ、“１”セルはリフレッシュされない。活性化回数が所定値に達した場合には、リフレッシュ動作において“０”セルおよび“１”セルの両方がリフレッシュされる。尚、ロウアドレスカウンタＲＡＣ、活性化カウンタ回路ＡＣおよびＳＡＰドライバＳＡＰＤの詳細については後述する。ＢＳＡＮドライバは、図１Ａでは図示しないが、図７にその詳細を示している。
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。活性化回数は、或るワード線を選択的に活性化させた回数である。
図２は、メモリセルＭＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
メモリセルＭＣにデータを書き込むいくつかの方法のうちの１つの方法を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
メモリセルＭＣからデータを読み出すいくつかの方法のうちの１つの方法を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
図３は、図１Ａに示すセンスアンプＳ／Ａの構成およびその周辺の構成を示す回路図である。図３には、２つのセンスアンプＳ／Ａが示されているが、両者は同じ構成を有するので、一方のセンスアンプＳ／Ａの構成を説明する。
センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉ（以下、ＢＬＬともいう）およびＢＬＲｉ（以下、ＢＬＲともいう）に対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬおよびビット線対ＢＬＲのうち一方がデータを伝達し、他方が基準データを伝達する。
センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号ΦＴＬ、ΦＴＲによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。尚、信号Ｂ＊＊は信号＊＊の反転信号を意味する。
例えば、データ読出し動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、ＤＱバッファＤＱＢを介してこのデータを外部へ出力するとともに、このデータをメモリセルＭＣへ書き戻す。ビット線ＢＬＬに接続された“１”セルからデータを読み出す場合、トランスファゲートＴＧＬ１、ＴＧＲ１がオン状態になり、トランスファゲートＴＧＬ２、ＴＧＲ２はオフ状態であになる。“１”セルの閾値電圧は比較的低いので、センスノードＳＮＬから“１”セルへ流れる電流はＩｒｅｆよりも多くなる。センスノードＳＮＲからビット線ＢＬＲへ流れる電流はＩｒｅｆであるので、センスノードＳＮＬの電位は、センスノードＳＮＲの電位よりも低くなる。センスアンプＳ／Ａは、センスノードＳＮＬとＳＮＲとの電位差を増幅し、ラッチする。一方、データ“１”をメモリセルＭＣへ書き戻すためには、ビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ１をオフにし、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。
センスアンプＳ／Ａは、Ｐ型トランジスタＴＰ３〜ＴＰ８から成るカレントミラー型電流負荷回路（以下、ミラー回路という）をさらに含む。ミラー回路は、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、負荷信号ＢＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記ミラー回路との間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。
トランジスタＴＰ７およびＴＰ８は、それぞれ信号ＣＭおよびＢＣＭによって制御され、トランジスタＴＰ５およびＴＰ６のゲートをそれぞれセンスノードＳＮＬおよびＳＮＲに接続する。センスノードＳ／Ａがビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する場合、ビット線ＢＬＲにはダミーセルが接続される。このとき、信号ＢＣＭを低レベル電位とし、信号ＣＭを高レベル電位とする。これにより、トランジスタＴＰ５、ＴＰ６の共通ゲートは、基準電流Ｉｒｅｆが流れるセンスノードＳＮＲに接続されるので、基準電流を用いて正確にメモリセルＭＣのデータを検出することができる。勿論、センスノードＳ／Ａがビット線ＢＬＲに接続されたメモリセルＭＣのデータを検出する場合には、ＢＣＭが高レベル電位となり、信号ＣＭが低レベル電位となる。
Ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、Ｎ型トランジスタＴＮ５はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファに接続されている。ＤＱバッファは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ動作時には、カラム選択線ＣＳＬは非活性状態を維持する。ここで、リフレッシュ動作とは、メモリセルＭＣからデータを一旦読出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻す動作をいう。外部へデータを読み出す動作も同様の動作を含むが、外部へデータを読み出す動作は、カラム選択線ＣＳＬが活性化される点でリフレッシュ動作と異なる。
本実施形態では、書き戻し回路ＷＢＣは、Ｐ型ＦＥＴおよびＮ型ＦＥＴが並列接続されたＣＭＯＳトランスファゲートＴＧＬ２，ＴＧＲ２で構成されている。
Ｎ型トランジスタＴＮ６は、ビット線ＢＬＬｉと低電位ＶＢＬＬとの間に接続されている。トランジスタＴＮ６のゲートは、信号線ＤＣＷＬＬに接続されている。Ｎ型トランジスタＴＮ７は、ビット線ＢＬＲｉと低電位ＶＢＬＬとの間に接続されている。トランジスタＴＮ７のゲートは、信号線ＤＣＷＬＲに接続されている。ＶＢＬＬは、データ“０”をメモリセルＭＣに書き込むときにビット線ＢＬに与える低電位を示す。例えば、ＶＢＬＬは、−１．５Ｖである。ＤＣＷＬＬ、ＤＣＷＬＲは、ダミーセルＤＣ０へデータ“０”を書き込むときに活性化される信号線である。即ち、ビット線ＢＬＬｉ、ＢＬＲｉに接続されたダミーセルＤＣ０には、データ“０”が書き込まれる。
一方、Ｐ型トランジスタＴＰ９は、ビット線ＢＬＬｉ＋１と高電位ＶＢＬＨとの間に接続されている。トランジスタＴＰ９のゲートは、信号線ＢＤＣＷＨＬに接続されている。Ｐ型トランジスタＴＰ１０は、ビット線ＢＬＲｉ＋１と高電位ＶＢＬＨとの間に接続されている。トランジスタＴＰ１０のゲートは、信号線ＢＤＣＷＨＲに接続されている。ＢＤＣＷＨＬ、ＢＤＣＷＨＲは、ダミーセルＤＣ１へデータ“１”を書き込むときに活性化される信号線である。即ち、ビット線ＢＬＬｉ＋１、ＢＬＲｉ＋１に接続されたダミーセルＤＣ１には、データ“１”が書き込まれる。
平均化線ＡＶＬ、ＡＶＲは、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）の各ゲートにそれぞれ接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続され、互いに直列に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１をそれぞれ同数短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化し、基準電流Ｉｒｅｆを生成する。
図４は、ロウアドレスカウンタＲＡＣの回路図である。ロウアドレスカウンタＲＡＣは、半加算器ＡＣＴを複数個連結させることによって構成されている。ロウアドレスカウンタＲＡＣが出力するアドレスのビット数は、半加算器ＡＣＴの個数と対応する。本実施形態では、９個の半加算器ＡＣＴが連結されているので、ロウアドレスカウンタＲＡＣは、９ビット（Ａ０〜Ａ８）のアドレスを出力することができる。
ロウアドレスカウンタＲＡＣは、リフレッシュ動作時に信号ＣＴＲが高レベルに活性化されるごとにアドレスを１だけインクリメントする。これにより、リフレッシュ動作において、ＷＬドライバＷＬＤが、ワード線ＷＬをアドレス順に選択的に活性化させる。ロウアドレスが一巡したときに、メモリセルアレイＭＣＡ内の総てのワード線ＷＬが選択されたことになり、１回のリフレッシュ動作が完了する。
図５は、活性化カウンタＡＣの回路図である。活性化カウンタＡＣも、半加算器ＡＣＴを複数個連結させることによって構成されている。活性化カウンタＡＣが出力する活性化回数のビット数は、半加算器ＡＣＴの個数と対応する。本実施形態では、７個の半加算器ＡＣＴが連結されているので、活性化カウンタＡＣは、７ビット（Ｂ０〜Ｂ６）の活性化回数を出力することができる。これにより、活性化カウンタＡＣは活性化回数を１２８回までカウントすることができる。
活性化カウンタＡＣの最下位ビットは、ロウアドレスカウンタＲＡＣの最上位ビットＡ８を受け、活性化カウンタＡＣは、Ａ８が高レベルに活性化されるごとに活性化回数を１だけインクリメントする。よって、活性化カウンタＡＣは、１回のリフレッシュ動作が完了するごとに、活性化回数を１だけインクリメントする。１２８回目のリフレッシュ動作が完了すると、活性化回数は一巡することになる。
本実施形態において、活性化回数のビットは、ロウアドレスカウンタＲＡＣのアドレスの最上位ビットに付加されている。活性化カウンタＡＣは、ロウアドレスカウンタＲＡＣの最上位にある半加算器ＡＣＴに連結されている。これにより、ロウアドレスカウンタＲＡＣおよび活性化カウンタＡＣは、１つの１４ビットカウンタで構成され得る。この１４ビットカウンタは、リフレッシュ動作時のロウアドレスおよび活性化回数の両方を出力する。
図６は、ＳＡＰドライバＳＡＰＤの回路図である。ＳＡＰドライバＳＡＰＤは、活性化回数が１２８に達した後のリフレッシュ動作において信号ＳＡＰを高レベルに活性化させるように構成されている。より詳細には、ＳＡＰドライバＳＡＰＤは、ＮＯＲゲートＧ１と、ＮＡＮＤゲートＧ２、Ｇ３と、Ｐ型トランジスタＴＰ１１、ＴＰ１２と、Ｎ型トランジスタＴＮ１２を備えている。
ＮＯＲゲートＧ１は、リフレッシュ時、即ち、ＲＥＦＲＥＳＨ信号が高レベルの時において、活性化カウンタＡＣから活性化回数（Ｂ０〜Ｂ６）を受け、Ｂ０〜Ｂ６の全ビットが“０”になったときに、信号ＳＡＰＨＩＧＨを高レベルに立ち下げる。Ｂ０〜Ｂ６のいずれかのビットが“１”であるときには、信号ＳＡＰＨＩＧＨは、低レベルを維持している。これにより、活性化回数が所定値としての１２８に達したときに、信号ＳＡＰＨＩＧＨは高レベルとなる。尚、外部へのデータ読出し時（通常のデータ読出し）あるいは外部からのデータ書込み時（通常のデータ書込み）において、ＲＥＦＲＥＳＨ信号は低レベルであり、信号ＳＡＰＨＩＧＨは活性化カウンタＡＣの出力に依らず高レベルとなる。
ＮＡＮＤゲートＧ２は、信号ＳＡＰＨＩＧＨおよび信号ＳＥＰを受け、信号ＳＡＰＨＩＧＨおよび信号ＳＥＰが高レベルであるときにトランジスタＴＰ１１を活性化させる。信号ＳＥＰは、ラッチ回路ＬＣ１を駆動するときに活性化される信号である。これにより、活性化回数が所定値としての１２８に達したときのリフレッシュ動作（以下、特定リフレッシュ動作ともいう）、通常のデータ読出し動作、あるいは、通常のデータ書込み動作では、ＳＡＰドライバＳＡＰＤは、信号ＳＥＰに基づいて高レベル電位ＶＢＬＨ（第１の電圧）または低レベル電位ＶＢＬＬ（第３の電圧）を信号ＳＡＰとして出力する。活性化回数が所定値未満のときのリフレッシュ動作（以下、通常リフレッシュ動作ともいう）では、信号ＳＡＰＨＩＧＨが低レベルのまま活性化されないので、ＳＡＰドライバＳＡＰＤは、ＶＢＬＨを出力し得ない。ＯＲゲートＧ５０は、リフレッシュ時に高レベルになる信号ＲＥＦＲＥＳＨの反転信号とＮＡＮＤ回路Ｇ１の出力信号とのＯＲ演算を実行する。ＯＲゲートＧ５０は、この演算結果を信号ＳＡＰＨＩＧＨとして出力する。これにより、リフレッシュ動作時以外の通常のデータ読出し動作、あるいは、通常のデータ書込み動作では、信号ＳＡＰＨＩＧＨは常に高レベルになっている。
ＮＡＮＤゲートＧ３は、信号ＳＡＰＨＩＧＨの反転信号および信号ＳＥＰを受け、信号ＳＡＰＨＩＧＨの反転信号および信号ＳＥＰが高レベルであるときにトランジスタＴＰ１２を活性化させる。これにより、通常リフレッシュ動作では、ＳＡＰドライバＳＡＰは、信号ＳＥＰに基づいて高レベル電位ＶＢＬＨＲＥＦ（第２の電圧）または低レベル電位ＶＢＬＬを信号ＳＡＰとして出力する。特定リフレッシュ動作、通常のデータ読出し動作、あるいは、通常のデータ書込み動作では、信号ＳＡＰＨＩＧＨが高レベルであるので、ＳＡＰドライバＳＡＰＤは、高レベル電位ＶＢＬＨＲＥＦを出力し得ない。
ＶＢＬＨＲＥＦは、データ“１”を書き込む電位ＶＢＬＨよりも絶対値として低い高レベル電位である。本実施形態において、ＶＢＬＨＲＥＦは、ＶＢＬＨとＶＳＬとの間の電位に設定しているが、ＶＢＬＨＲＥＦは、メモリセルＭＣのソース電位ＶＳＬに等しくてもよい。ＶＢＬＨＦＥＲが信号ＳＡＰとしてラッチ回路ＬＣ２に印加された場合、ラッチ回路ＬＣ２は動作するものの、“１”セルのリフレッシュ動作は実行されない。
このように、ＳＡＰドライバＳＡＰＤは、通常リフレッシュ動作においては、第２の電圧としてのＶＢＬＨＦＥＲを出力することによって“１”セルのリフレッシュを実行せず、一方、特定リフレッシュ動作、通常のデータ読出し動作、あるいは、通常のデータ書込み動作においては、第１の電圧としてのＶＢＬＨを出力することによって“１”セルのリフレッシュあるいはデータ“１”の書込みを実行する。
図７は、ＢＳＡＮドライバの回路図である。ＢＳＡＮドライバは、通常のデータ読出し動作、通常のデータ書込み動作、特定リフレッシュ動作あるいは通常リフレッシュ動作に関わらず、信号ＳＥＮに基づいて高レベル電位ＶＢＬＨまたは低レベル電位ＶＢＬＬを信号ＢＳＡＮとして出力する。これにより、ＢＳＡＮドライバは、通常のデータ読出し動作、通常のデータ書込み動作、通常リフレッシュ動作および特定リフレッシュ動作において、第３の電圧としてのＶＢＬＬを出力することによって“０”セルのリフレッシュを実行する。
通常リフレッシュ動作において、“０”セルのみをリフレッシュする理由は次の通りである。上述のように、データ保持状態の期間が長い場合、ボディに流入するホールが多くなり、データ“０”が劣化するが、“１”セルは劣化しない。また、選択メモリセルにデータを書き込むときに、その選択メモリセルとビット線を共有する非選択メモリセルの反対データが劣化する場合がある。これは、ビット線ディスターブと呼ばれている。例えば、選択メモリセルにデータ“１”を書き込むことによって、それに隣接する“０”セルが劣化してしまう（“１”ビット線ディスターブ）。
“１”セルは、チャージポンピング現象によって劣化する。しかし、外部へのデータ読出し動作および外部からのデータ書込み動作では、選択ワード線に接続された全ビットのメモリセルＭＣに対してリストアまたは書き込みが実行される。さらに、リフレッシュ動作と次のリフレッシュ動作との間の期間、ワード線ＷＬは、データ読出し動作およびデータ書込み動作のみにおいてしか活性化されない。従って、リフレッシュ動作と次のリフレッシュ動作との間の期間では、“１”セルはほとんど劣化しない。従って、“０”セルのリフレッシュ動作は、“１”セルのリフレッシュ動作よりも頻繁に実行する必要がある。そこで、通常リフレッシュ動作では、“０”セルのみに対してリフレッシュ（リストア）を実行する。
しかし、通常リフレッシュ動作では、“１”セルに対してリストアを実行しないので、通常リフレッシュ動作が繰り返し実行された場合に、“１”セルは、チャージポンピング現象によって劣化する虞がある。そこで、本実施形態では、活性化回数（通常リフレッシュ動作の回数）が１２８回に達した場合に、特定リフレッシュ動作を実行する。これにより、リフレッシュ動作による“１”セルの劣化を抑制することができる。
次に、ワード線の活性化回数とチャージポンピング現象との関係について説明する。例えば、シリコン−シリコン酸化膜間の界面準位の密度はＮｉｔ=１×１０１０ｃｍ‐２程度であり、メモリセルＭＣのゲート幅（Ｗ）／ゲート長（Ｌ）＝０．１μｍ／０．１μｍであると仮定する。この場合、ボディ領域とゲート絶縁膜との界面の面積は、１つのメモリセルＭＣあたり約１．０×１０‐１０ｃｍ２になり、１つのメモリセルＭＣあたりの界面準位は平均して約１個となる。従って、ワード線を１回活性化することによるメモリセルＭＣ内で消滅する正孔数は、平均して約１個である。
ＦＢＣメモリにおいて、データ“１”とデータ“０”との間の正孔数の差は、約１０００個である。よって、計算上、ワード線の活性化回数が約１０００になると、データ“１”は、完全にデータ“０”に変化してしまう。実際には、ワード線の活性化回数が約５００になると、データ“１”が誤って検出される危険性が高まる。実質的には、ワード線の活性化回数が２００回〜５００回を超えたら、そのワード線に接続されたメモリセルＭＣを全てリフレッシュする必要がある。本実施形態では、活性化回数が１２８回に達した場合に、特定リフレッシュ動作を実行する。特定リフレッシュ動作を実行するときの活性化回数の所定値は、８、１６、３２、６４、２５６、５１２等のいずれでもよい。この所定値は、活性化カウンタＡＣで連結される半加算器ＡＣＴの個数を増減させることによって任意に変更可能である。
通常リフレッシュ動作において、信号ＳＡＰの電位をＶＢＬＨＲＥＦ（＜ＶＢＬＨ）とする理由を説明する。第１の理由としては、通常リフレッシュ動作では、“１”セルをリフレッシュする必要が無いので、高レベル電位ＶＢＬＨが不要である。第２の理由としては、ＶＢＬＨよりも低いＶＢＬＨＲＥＦをビット線に印加することによってビット線ディスターブ（“１”ビット線ディスターブ）を回避する。第３の理由としては、ＶＢＬＨよりも低いＶＢＬＨＲＥＦをビット線に印加することによってリフレッシュ動作での消費電流が低減する。以上の理由から通常リフレッシュ動作において、信号ＳＡＰの電位はＶＢＬＨＲＥＦとしている。これにより、リフレッシュ動作の消費電力を低減させることができる。
図８は、通常リフレッシュ動作と特定リフレッシュ動作との違いを示す表である。簡単のために、図８では、ロウアドレスを３ビット（Ａ０〜Ａ２）とし、活性化回数アドレスを２ビット（Ｂ０，Ｂ１）としている。また、ワード線は、ＷＬ０〜ＷＬ７の８本としている。ここでは、（Ｂ０、Ｂ１）＝（０，０）になったときに、特定リフレッシュ動作ＰＲＥＦが実行される。即ち、活性化回数（リフレッシュ動作の回数）が４に達した場合に、特定リフレッシュ動作ＰＲＥＦが１回実行される。
まず、（Ｂ０、Ｂ１）＝（０，０）であるので、総てのワード線ＷＬ０〜ＷＬ７に対して特定リフレッシュ動作ＰＲＥＦが実行される。従って信号ＳＡＰの電位はＶＢＬＨとなる。次の３回のリフレッシュ動作は、（Ｂ０、Ｂ１）は（０，０）でないので、通常リフレッシュ動作ＮＲＥＦである。このとき信号ＳＡＰの電位は、ＶＢＬＨＲＥＦとなる。４回目のリフレッシュ動作では、活性化カウンタＡＣが一巡し、（Ｂ０、Ｂ１）＝（０，０）となるので、特定リフレッシュ動作ＰＲＥＦが実行される。これを繰り返すことによって、４回のリフレッシュ動作のうち１回だけ特定リフレッシュ動作を実行する。換言すると、通常リフレッシュ動作において１本のワード線の活性化回数が４回に達した場合に、センスアンプＳ／Ａは特定リフレッシュ動作を実行する。
図９は、特定リフレッシュ動作、通常のデータ読出し動作、あるいは、通常のデータ書込み動作を示すタイミング図である。図９では、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲのダミーセルに流れる基準電流に基づいて、メモリセルアレイＭＣＡＬからのデータを検出する。勿論、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬのダミーセルに流れる基準電流に基づいて、メモリセルアレイＭＣＡＲからのデータを検出してもよい。
信号ＢＲＡＳは、外部から入力されたコマンド信号であり、低レベルになることで動作を開始し、高レベルに戻すことにより、そのサイクルの動作を終了することを示す。信号ＢＲＡＳは、クロック信号に対して非同期信号であってもよく、あるいは、同期信号であってもよい。
ｔ１において、ワード線ＷＬＬｉが選択的に活性化される。それと同時に、ダミーワード線ＤＷＬＲが活性化される。信号ＥＱＬをＬＯＷにすることによって、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランド（ＶＳＬ）に短絡していたビット線ＢＬＬおよびＢＬＲを全て高インピーダンス状態にする。信号ＡＶＧＬをＬＯＷに立ち下げることによって、図３に示す平均化トランジスタＴＡＶＬをオフ状態にする。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬｉが相互に分離される。一方、信号ＡＶＧＲはＨＩＧＨを維持しているので平均化トランジスタＴＡＶＲはオン状態である。これにより、メモリセルアレイＭＣＡＲ内のビット線ＢＬＲｉは接続されたままである。信号ＢＣＭを低レベルにすることによって、トランジスタＴＰ８がオンする。
ｔ１において、信号ＦＢＬ、ＦＢＲはＬＯＷになる。よって、トランスファゲートＴＧＬ２、ＴＧＲ２がオフになる。ビット線ＢＬＬｉとセンスノードＳＮＲｉとは切断され、ビット線ＢＬＲｉとセンスノードＳＮＬｉも切断される。しかし、信号ΦＴＬおよびΦＴＲはＨＩＧＨであるので、トランスファゲートＴＧＬ１、ＴＧＲ１はオン状態である。よって、ビット線ＢＬＬｉおよびセンスノードＳＮＬｉは接続を維持し、ビット線ＢＬＲｉおよびセンスノードＳＮＲｉも接続を維持する。
信号ＣＭを高レベルのまま、信号ＢＣＭを低レベルにする。これによって、ミラー回路ＣＭＣは、ビット線ＢＬＲｉに流れる基準電流Ｉｒｅｆに基づいた電流をビット線ＢＬＬｉに流す。
このような状況において、信号ＢＬＯＡＤＯＮが低レベルに活性化される。これにより、負荷電流が高レベル電位ＶＢＬＨからビット線ＢＬＬｉを介して選択メモリセルＭＣへ流れ、かつ、高レベル電位ＶＢＬＨからビット線ＢＬＲｉを介してダミーセルＤＣへ流れる。選択メモリセルＭＣおよびダミーセルＤＣを通過した電流は、ソース電位ＶＳＬへ流れる。
ｔ１〜ｔ２において、選択メモリセルＭＣのデータに基づいて、センスノード対ＳＮＬとＳＮＲとの間に徐々に電圧差（信号差）が発展してくる。
その信号差がある一定値を超えたとき（ｔ２）に、信号ΦＴＬおよびΦＴＲを低レベルにする。これにより、ビット線ＢＬＬｉ、ＢＬＲｉとセンスノードＳＮＬｉ、ＳＮＲｉとが切断される。
その直後に、信号ＳＡＰおよびＢＳＡＮがそれぞれ活性化され、ラッチ回路ＬＣ１、ＬＣ２が駆動される。ラッチ回路ＬＣ１、ＬＣ２は、センスノード対ＳＮＬ、ＳＮＲに発展した信号差を増幅し、これをセンスノード対ＳＮＬ、ＳＮＲにラッチする。
さらに、ｔ３において、フィードバック信号ＦＢＬおよびＢＦＢＬが活性化され、トランスファゲートＴＧＬ２、ＴＧＲ２がオンする。これにより、センスノードＳＮＬはビット線ＢＬＲに接続され、センスノードＳＮＲはビット線ＢＬＬに接続される。また、同時に、信号ＤＣＷＬＲが高レベルになり、信号ＢＤＣＷＨＲが低レベルになることによって、ビット線ＢＲＬが一本おきに（交互に）低レベルまたは高レベルに設定される。その結果、メモリセルＭＣおよびダミーセルＤＣにデータがリストアされる。その後、ｔ５において、プリチャージ状態に戻る。
外部へのデータ読出し動作では、さらに、ｔ４において、カラム選択線ＣＳＬｋが立ち上がる。これにより、データがカラム選択線ＣＳＬｋに対応するセンスノード対ＳＮＬ、ＳＮＲからＤＱ線、ＢＤＱ線に伝達される（破線“ｒｅａｄ”を参照）。ＤＱバッファは、図１Ｂに示すように、このデータを再度増幅してＩ／Ｏを介して外部へ出力する。
尚、外部からのデータ書込み動作は、破線“ｗｒｉｔｅ”で示すように、カラム選択線ＣＳＬが活性化され、ＤＱ線またはＢＤＱ線がデータをセンスアンプＳ／Ａへ伝達する。通常のデータ読出し動作、あるいは、通常のデータ書込み動作は上記の点において特定リフレッシュ動作と異なるが、その他の動作は特定リフレッシュ動作と同様である。
図１０は、通常リフレッシュ動作を示すタイミング図である。通常リフレッシュ動作は、信号ＳＡＰの活性化電位がＶＢＬＨＦＥＲである点で特定リフレッシュ動作と異なる。それに伴い、リストア時（ｔ３〜ｔ５）におけるセンスノードＳＮＬまたはＳＮＲの電位およびビット線ＢＬＬまたはＢＬＲの電位が、ＶＢＬＨＦＥＲである。通常リフレッシュ動作のその他の動作は、図９に示す動作と同様であるので、その説明を省略する。
本実施形態では、通常リフレッシュ動作において、“１”セルに接続されたビット線電位をＶＢＬＨよりも低いＶＢＬＨＲＥＦにする。これにより、“１”セルのリフレッシュを実行することなく、“０”セルのリフレッシュのみを実行するので、消費電力が低減される。
本実施形態では、ワード線の活性化回数（通常リフレッシュ動作の回数）が所定値に達した場合に、特定リフレッシュ動作を行う。これにより、“１”セルおよび“０”セルのリフレッシュを実行するので、“１”セルの劣化を抑制することができる。
このように、本実施形態では、“１”セルのリフレッシュ動作および“０”セルのリフレッシュ動作のそれぞれの頻度を個別に設定することができる。その結果、“１”セルおよび“０”セルのデータを劣化させることなく、それぞれに対して必要な時期にリフレッシュ動作を実行することができる。これは、リフレッシュ動作における無駄な電力消費を抑制する効果がある。
（第２の実施形態）
図１１は、第２の実施形態に従ったＳＡＰドライバＳＡＰＤの一部を示す回路図である。第２の実施形態は、ロウアドレスカウンタのビットと活性化カウンタＡＣのビットとの組合せが所定の組合せになったときに特定リフレッシュ動作を実行する。第２の実施形態のＳＡＰドライバＳＡＰＤ以外の構成は、第１の実施形態の構成と同様でよい。
第２の実施形態では、図６に示すＮＯＲゲートＧ１の入力に排他的論理和ゲートＧ１０〜Ｇ１６の出力が接続されている。ゲートＧ１０〜Ｇ１６は、一方の入力においてそれぞれＡ０〜Ａ６を受け、他方の入力においてそれぞれＢ０〜Ｂ６を受ける。これにより、リフレッシュ動作時において、Ａ０＝Ｂ０、Ａ１＝Ｂ１、Ａ２＝Ｂ２、Ａ３＝Ｂ３、Ａ４＝Ｂ４、Ａ５＝Ｂ５、および、Ａ６＝Ｂ６という条件を満たした場合に、ゲートＧ１は、信号ＳＡＰＨＩＧＨを高レベルに活性化させる。信号ＳＡＰＨＩＧＨを活性化させたときの動作は、第１の実施形態の動作と同様である。
図１２は、第２の実施形態における通常リフレッシュ動作と特定リフレッシュ動作との違いを示す表である。簡単のために、図１２では、ロウアドレスを３ビット（Ａ０〜Ａ２）とし、活性化回数を２ビット（Ｂ０，Ｂ１）としている。また、ワード線は、ＷＬ０〜ＷＬ７の８本としている。ここでは、Ｂ０＝Ａ０、および、Ｂ１＝Ａ１という条件を満たす場合に、特定リフレッシュ動作ＰＲＥＦが実行される。図１２では、矢印で示されたワード線のリフレッシュ動作が特定リフレッシュ動作ＰＲＥＦである。それ以外のワード線では、通常リフレッシュ動作ＮＲＥＦが実行される。
第１の実施形態は、総てのワード線が特定リフレッシュ動作を連続して実行していた。第２の実施形態では、特定リフレッシュ動作ＰＲＥＦは、ワード線ごとに分散されている。しかし、ワード線の活性化回数が４回に達したときに、特定リフレッシュ動作ＰＲＥＦを実行するという点は、第１の実施形態と変わりはない。即ち、第２の実施形態における特定リフレッシュ動作ＰＲＥＦの頻度は、第１の実施形態のそれと変わらない。
特定リフレッシュ動作ＰＲＥＦを実行するための条件は、ＳＡＰドライバＳＡＰＤの回路構成を変更することによって様々に変更することができる。
（センスアンプＳ／Ａの変形例）
第１および第２の実施形態は、図３に示す構成に代えて、図１３〜図１５に示す構成を採用してもよい。図１３に示すセンスアンプＳ／Ａは、ミラー回路を有さず、トランジスタＴＰＳがセンスノードＳＮＬとＳＮＲとの間に接続されている。トランジスタＴＰＳは、信号ＢＳＨＯＲＴに基づいて、センスノード対ＳＮＬ、ＳＮＲを短絡させる。信号ＢＳＨＯＲＴは、プリチャージ時に低レベルに活性化される。図１３に示す回路のその他の構成は、図３に示す回路の構成と同様でよい。図１３に示すセンスアンプＳ／Ａでは、ラッチ回路ＬＣ１またはＬＣ２が電流負荷回路となり、メモリセルＭＣへ電流を流す役目を果たす。これにより、図１３に示す回路は、上記実施形態と同様の動作を実行することができる。
図１４に示すセンスアンプＳ／Ａは、図１３に示すものと同様である。さらに、図１４に示す回路構成は、書き戻し回路ＷＢＣがクロックトインバータＣＩＬ、ＣＩＲから成る点で図１３に示す構成と異なる。クロックトインバータＣＩＬは、センスノードＳＮＬの電位をＦＢＬおよびＢＦＢＬの活性化のタイミングで反転してビット線ＢＬＬに伝達する。クロックトインバータＣＩＲは、センスノードＳＮＲの電位をＦＢＲおよびＢＦＢＲの活性化のタイミングで反転してビット線ＢＬＲに伝達する。これにより、図１４に示す回路は、上記実施形態と同様の動作を実行することができる。
図１５は、に示すセンスアンプＳ／Ａは、図１３に示すものと同様である。図１５に示す回路構成は、書き戻し回路ＷＢＣがクロックトインバータＣＩＬまたはＣＩＲ、および、インバータＩＮから成る点で図１４に示す構成と異なる。クロックトインバータＣＩＬの入力は、インバータＩＮを介してセンスノードＳＮＲに接続されており、クロックトインバータＣＩＲの入力は、インバータＩＮを介してセンスノードＳＮＬに接続されている。これにより、クロックトインバータＣＩＬは、センスノードＳＮＲの反転電位をＦＢＬおよびＢＦＢＬの活性化のタイミングでさらに反転してビット線ＢＬＬに伝達する。クロックトインバータＣＩＲは、センスノードＳＮＬの反転電位をＦＢＲおよびＢＦＢＲの活性化のタイミングでさらに反転してビット線ＢＬＲに伝達する。これにより、図１５に示す回路は、上記実施形態と同様の動作を実行することができる。
（第３の実施形態）
図１６は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の構成を示す図である。第３の実施形態は、いわゆる、ツインセル（Twin Cell）方式を第１の実施形態に適用した実施形態である。ツインセル方式は、２セル／ビット方式とも呼ばれている。この方式は、ペアを成す２つのメモリＭＣに逆論理のデータを格納し、これにより１ビットデータを記憶する方式である。センスアンプＳ／Ａは、互いに逆論理のデータの一方を基準とし、他方のデータを検出する。従って、ツインセル方式では、ダミーセルＤＣ、ダミーワード線ＤＷＬ、平均化線ＶＡＶＧ、平均化トランジスタＴＡＶＧＬ，ＴＡＶＧＲが不要である。第３の実施形態では、データ“１”を格納するメモリセルＭＣとデータ“０”を格納するメモリセルＭＣとがセンスアンプＳ／Ａの両側に設けられている。
第３の実施形態によるロウアドレスカウンタＲＡＣ、活性化カウンタＡＣおよびＳＡＰドライバＳＡＰＤの構成、並びに、その他の周辺回路の構成は、第１の実施形態におけるもの（図１Ｂ）と同様でよい。
図１７および図１８は、第３の実施形態によるセンスアンプＳ／Ａおよびその周辺回路の構成を示す回路図である。
図１７に示す、ビット線ＢＬＬおよびＢＢＬＬは、トランスファゲートＴＧＬ１およびＴＧＬ２を介してセンスノードＳＮＬおよびＳＮＲにそれぞれ接続されている。ビット線ＢＬＲおよびＢＢＬＲは、トランスファゲートＴＧＲ１およびＴＧＲ２を介してセンスノードＳＮＬおよびＳＮＲにそれぞれ接続されている。
書き戻し回路ＷＢＣは、Ｐ型トランジスタＴＰ３０、ＴＰ３１およびＮ型トランジスタＴＮ３０、ＴＮ３１からなる。トランスファゲートＴＰ３０は、信号ＳＡＰＬとビット線ＢＬＬとの間に接続されており、そのゲートはセンスノードＳＮＬに接続されている。トランスファゲートＴＰ３１は、信号ＳＡＰＬとビット線ＢＢＬＬとの間に接続されており、そのゲートはセンスノードＳＮＲに接続されている。トランスファゲートＴＮ３０は、センスノードＳＮＲとビット線ＢＬＬとの間に接続されており、そのゲートはセンスノードＳＮＬに接続されている。トランスファゲートＴＮ３１は、センスノードＳＮＬとビット線ＢＢＬＬとの間に接続されており、そのゲートはセンスノードＳＮＲに接続されている。
データ検出時に、メモリセルアレイＭＣＡＬが選択された場合、信号ΦＴＬが活性化され、トランスファゲートＴＧＬ１およびＴＧＬ２がオン状態になる。ビット線ＢＬＬおよびＢＢＬＬに接続されたメモリセルは、互いに逆論理のデータを格納している。従って、センスノード対ＳＮＬ、ＳＮＲには、互いに逆論理のデータが伝達される。これにより、センスアンプＳ／Ａは、互いに逆論理のデータの一方を基準とし、他方のデータを検出することができる。
データを書き戻すときには、センスノードＳＮＬまたはＳＮＲいずれかを用いてデータ“０”をメモリセルＭＣへ書き込み、信号ＳＡＰＬを用いてデータ“１”をメモリセルＭＣへ書き込む。例えば、ビット線ＢＬＬに接続されたメモリセルＭＣが“１”セルであり、ビット線ＢＢＬＬに接続されたメモリセルＭＣが“０”セルであるとする。この場合、センスノードＳＮＬの電位は、センスノードＳＮＲの電位よりも低い。従って、トランジスタＴＰ３０がオンし、高電位である信号ＳＡＰＬがビット線ＢＬＬに接続される。これにより、データ“１”がビット線ＢＬＬに接続されたメモリセルＭＣにリストアされる。また、センスノードＳＮＲは高電位であるので、トランジスタＴＮ３１がオンし、低電位であるセンスノードＳＮＬがビット線ＢＢＬＬに接続する。これにより、データ“０”がビット線ＢＢＬＬに接続されたメモリセルＭＣにリストアされる。
第３の実施形態のその他の動作は、第１または第２の実施形態と同様でよい。これにより、第３の実施形態は、ツインセルの構成を有しながら、第１または第２の実施形態の効果を得ることができる。
図１８に示す書き戻し回路ＷＢＣの構成が図１７に示す書き戻し回路ＷＢＣと異なる。図１８に示す回路のその他の構成は、図１７に示す回路の構成と同様でよい。図１８の書き戻し回路ＷＢＣでは、トランジスタＴＮ３０が信号線ＢＦＢＬとビット線ＢＬＬとの間に接続され、そのゲートはビット線ＢＢＬＬに接続されている。トランジスタＴＮ３１が信号線ＢＦＢＬとビット線ＢＢＬＬとの間に接続され、そのゲートはビット線ＢＬＬに接続されている。信号線ＢＦＢＬは、データ“０”を書き込むために使用される信号線である。
データ検出動作は、図１７に示す回路の動作と同様である。データを書き戻すときには、トランジスタＴＮ３０またはＴＮ３１の一方がデータ“０”を書き込むために信号線ＢＦＢＬをビット線ＢＬＬまたはＢＢＬＬの一方に接続する。トランジスタＴＰ３０またはＴＰ３１の一方がデータ“１”を書き込むために信号線ＳＡＰＬをビット線ＢＬＬまたはＢＢＬＬの他方に接続する。
図１８に示す書き戻し回路ＷＢＣは、センスノード対ＳＮＬ，ＳＮＲの電位とは異なる電位を用いてデータ“０”および“１”をリストアすることができる。図１８に示す回路の他の動作は、図１７に示す回路の動作と同様でよい。従って、第３の実施形態は、図１８に示す回路を備えていても、その効果を失わない。
上記第１から第３の実施形態において、ＦＢＣメモリは、外部へのデータ読出し動作、外部からのデータ書込み動作、並びに、リフレッシュ動作をいずれも実行していない待機状態またはデータ保持状態の期間を計時するタイマをさらに備えていてもよい。センスアンプＳ／Ａは、待機状態またはデータ保持状態の期間の間、定期的に通常リフレッシュ動作を実行する。特定リフレッシュ動作は、上記実施形態のようにワード線の活性化回数に応じて実行される。
特定リフレッシュ動作の実行周期は、通常リフレッシュ動作の実行周期とは独立に決定してもよい。よって、活性化カウンタを設けることなく、センスアンプＳ／Ａは、二種類のタイマを用いて、定期的に通常リフレッシュ動作および特定リフレッシュ動作を実行してもよい。この場合、特定リフレッシュ動作の実行周期は、通常リフレッシュ動作の動作周期よりも数倍から数１００倍長く設定される。これにより、ＦＢＣメモリは、上記実施形態と同様の効果を得ることができる。
上記実施形態では、ＦＢＣはN型ＦＥＴとして説明してきたが、ＦＢＣはＰ型ＦＥＴであってもよい。但し、その場合には、動作電圧の極性が反転すると共に、ＳＡＰおよびＢＳＡＮの役割が交代する。例えば、特定リフレッシュ動作におけるＢＳＡＮの活性化電圧は、通常リフレッシュ動作におけるそれよりも絶対値として高い電圧に変化させるように設計する。
また、ＦＢＣがＮ型ＦＥＴであっても、データ保持時のワード線およびビット線の電位レベルによっては、通常リフレッシュを“１”セルのみに実行すればよい場合がある。例えば、データ保持時において、“１”セルのボディ−ソース間やボディ−ドレイン間に対してフォワードバイアスが印加されるのに対し、“０”セルのボディ電位がソース電位およびドレイン電位と等しい場合がある。このような場合には、特定リフレッシュ動作は、通常リフレッシュ動作と同一動作でよい。即ち、特定リフレッシュ動作および通常リフレッシュ動作は、区別することなく、常に、“１”セルのみに実行すればよい。従って、この場合、活性化カウンタＡＣおよびＳＡＰ駆動回路ＳＡＰＤでは、常に信号ＲＥＦＲＥＳＨを低レベルに設定するとともに、信号ＳＥＮをリフレッシュ時に低レベルとすればよい。
本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 第１の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 メモリセルＭＣの構造を示す断面図。 図１に示すセンスアンプＳ／Ａの構成およびその周辺の構成を示す回路図。 ロウアドレスカウンタＲＡＣの回路図。 活性化カウンタＡＣの回路図。 ＳＡＰドライバＳＡＰＤの回路図。 ＢＳＡＮドライバの回路図 通常リフレッシュ動作と特定リフレッシュ動作との違いを示す表。 特定リフレッシュ動作を示すタイミング図。 通常リフレッシュ動作を示すタイミング図。 第２の実施形態に従ったＳＡＰドライバＳＡＰＤの一部を示す回路図。 第２の実施形態における通常リフレッシュ動作と特定リフレッシュ動作との違いを示す表。 第１および第２の実施形態によるセンスアンプＳ／Ａの変形例を示す図。 第１および第２の実施形態によるセンスアンプＳ／Ａの変形例を示す図。 第１および第２の実施形態によるセンスアンプＳ／Ａの変形例を示す図。 本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の構成を示す図。 第３の実施形態によるセンスアンプＳ／Ａおよびその周辺回路の構成を示す回路図。 第３の実施形態によるセンスアンプＳ／Ａおよびその周辺回路の他の構成を示す回路図。
符号の説明
Ｓ／Ａ…センスアンプ
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
ＶＢＬＨ…第１の電圧
ＶＢＬＨＲＥＦ…第２の電圧
ＶＢＬＬ…第３の電圧

Claims (3)

  1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、
    前記ビット線に接続され、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを前記メモリセルに書き込むときに前記ビット線に第１の電圧を印加するセンスアンプであって、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記第１の電圧よりも絶対値として低い第２の電圧を、前記第１の論理データを格納していた前記メモリセルに印加するセンスアンプと、
    前記リフレッシュ動作のときに前記ワード線の活性化回数をカウントするカウンタとを備え、
    前記センスアンプは、前記第１の論理データとは逆論理の第２の論理データを前記メモリセルに書き込むときに前記ビット線に前記第１の電圧とは逆極性の第３の電圧を印加し、
    前記センスアンプは、前記リフレッシュ動作のときに、前記第３の電圧を前記ビット線に印加することによって、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
    前記リフレッシュ動作において或るワード線の活性化回数が所定値に達した場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すために前記ビット線に前記第１の電圧を印加し、かつ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加し、
    前記リフレッシュ動作において或るワード線の活性化回数が所定値未満である場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに前記第２の電圧を印加し、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加することを特徴とする半導体記憶装置。
  2. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、
    前記ビット線に接続され、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを前記メモリセルに書き込むときに前記ビット線に第１の電圧を印加するセンスアンプであって、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記第１の電圧よりも絶対値として低い第２の電圧を、前記第１の論理データを格納していた前記メモリセルに印加するセンスアンプと、
    前記リフレッシュ動作のときに前記ワード線の活性化回数をカウントするカウンタとを備え、
    前記センスアンプは、前記第１の論理データとは逆論理の第２の論理データを前記メモリセルに書き込むときに前記ビット線に前記第１の電圧とは逆極性の第３の電圧を印加し、
    前記センスアンプは、前記リフレッシュ動作のときに、前記第３の電圧を前記ビット線に印加することによって、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
    前記リフレッシュ動作において、活性化される前記ワード線のアドレスビットと前記活性化回数を示すカウンタビットとが所定の条件を満たした場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すために前記ビット線に前記第１の電圧を印加し、かつ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加し、
    前記リフレッシュ動作において、活性化される前記ワード線のアドレスビットと前記活性化回数を示すカウンタビットとが所定の条件を満たさない場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに前記第２の電圧を印加し、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すために前記第３の電圧を前記ビット線に印加することを特徴とする半導体記憶装置。
  3. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    前記メモリセルに接続され、該メモリセルのデータを伝達するビット線と、
    前記ビット線に接続され、前記メモリセルからデータを読み出し、あるいは、前記メモリセルにデータを書き込むセンスアンプと、
    前記メモリセルから前記センスアンプへデータを一旦読み出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作のときに、前記ワード線の活性化回数をカウントするカウンタをさらに備え、
    前記リフレッシュ動作において或るワード線の活性化回数が所定値未満である場合に、前記センスアンプは、前記フローティングボディ内に多数キャリアが蓄積されている状態を示す第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻すことなく、前記第１の論理データと逆論理の第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻し、
    前記リフレッシュ動作において或るワード線の活性化回数が所定値に達した場合に、前記センスアンプは、前記第１の論理データを格納していた前記メモリセルに該第１の論理データを書き戻し、尚且つ、前記第２の論理データを格納していた前記メモリセルへ該第２の論理データを書き戻すことを特徴とする半導体記憶装置。
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