JP4002900B2

JP4002900B2 - 半導体記憶装置

Info

Publication number: JP4002900B2
Application number: JP2004057703A
Authority: JP
Inventors: 知輝東; 澤隆大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2007-11-07
Anticipated expiration: 2024-03-02
Also published as: US7139216B2; US20050195680A1; JP2005251256A

Description

本発明は半導体記憶装置に関するものである。

近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたトランジスタを形成し、このボディ領域にホールが蓄積されているか否かでデータ“１”またはデータ“０”を記憶する。

ＦＥＴ（Field Effect Transistor）からなるＦＢＣメモリセルには、次のようなチャージポンピング現象という問題がある（非特許文献１参照）。メモリセルがＮ型ＦＥＴである場合、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。これにより、メモリセルのオン／オフが繰り返されると、ボディ領域に蓄積されていた正孔が徐々に減少し、データ“１”の状態がデータ “０”に変化してしまう。
S.Okhonin et.al.による"Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs（部分空乏型ＳＯＩＭＯＳＦＥＴにおける過渡的チャージポンピング現象）" IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002

そこで、本発明は、ワード線が活性化される回数をカウントすることによって、チャージポンピング現象を防止することができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの各行の前記メモリセルに接続された複数のワード線と、前記ワード線の各々に対応して設けられたカウンタセルを含み、前記メモリセルのデータを読み出すたびに前記ワード線を活性化させた回数を記憶するカウンタセルアレイと、前記メモリセルアレイおよび前記カウンタセルアレイを含む複数のアレイブロックと、前記複数のアレイブロックのそれぞれにおいて活性化された或る行のワード線に接続された前記カウンタセルのデータを、前記複数のアレイブロックのそれぞれから獲得し、これらのデータからなるデジタル値を前記行のワード線が活性化される毎に増加させる加算回路と、前記デジタル値が一巡した場合に、前記行のアドレスを記憶するアドレスラッチ回路とを備えている。

本発明による半導体記憶装置は、ワード線が活性化される回数をカウントすることによって、チャージポンピング現象を防止することができる。

以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定しない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置としてＦＢＣメモリ装置１００を示したブロック図である。ＦＢＣメモリ装置１００は、アレイブロックＡＢ０〜ＡＢ７を備えている。アレイブロックＡＢ０〜ＡＢ７は、それぞれメモリセルアレイＭＣＡ、カウンタセルアレイＣＣＡ、カラムデコーダ３０およびロウデコーダ４０を含む。メモリセルアレイＭＣＡは、メモリセルＭＣと、ビット線セレクタ１０、１２と、センスアンプ２０、２２とを備えている。メモリセルＭＣはマトリクス状に配置されており、その各々は、ボディ領域（図示せず）を有し、このボディ領域に電荷を蓄積することによってデータを記憶することができる。

各カラム（Ｘ方向）に配列されたメモリセルＭＣのドレインは、ビット線ＢＬに接続されており、ビット線ＢＬを介してビット線セレクタ１０に接続されている。ビット線セレクタ１０はセンスアンプ２０およびカラムデコーダ３０に接続され得る。アレイブロックＡＢ０〜ＡＢ７のそれぞれのカラムデコーダ３０は、カラムアドレスバッファ５０に接続されている。カラムアドレスバッファ５０はカラムアドレス信号をカラムデコーダ３０へ送信する。カラムデコーダ３０は、このカラムアドレス信号に応じて複数のビット線ＢＬから1本のビット線を選択し、選択されたビット線とセンスアンプ２０とを電気的に接続する。

各ロウ（Ｙ方向）に配列されたメモリセルＭＣのゲートは、ワード線ＷＬに接続されており、ワード線ＷＬを介してロウデコーダ４０に接続されている。アレイブロックＡＢ０〜ＡＢ７のそれぞれのロウデコーダ４０は、ロウアドレスバッファ６０に接続されている。ロウアドレスバッファ６０はロウアドレス信号をロウデコーダ４０へ送信する。ロウデコーダ４０は、このロウアドレス信号に応じて複数のワード線ＷＬから１本のワード線を選択し、選択されたワード線を駆動（活性化）する。

これにより、１本のビット線ＢＬおよび１本のワード線ＷＬを選択することができ、それらの交点に位置するメモリセルＭＣにデータを書き込み、あるいは、このメモリセルＭＣからデータを読み出すことができる。

カラムデコーダ３０はカラムアドレスカウンタ５５に接続されており、ロウデコーダ４０はロウアドレスカウンタ６５に接続されている。カラムアドレスカウンタ５５、ロウアドレスカウンタ６５およびセンスアンプＳ／Ａは、リフレッシュコントローラ７０に接続されている。リフレッシュコントローラ７０は、メモリセルＭＣのリフレッシュ動作を実行する際に、カラムアドレスカウンタ５５、ロウアドレスカウンタ６５およびセンスアンプＳ／Ａを制御する。カラムアドレスカウンタ５５は、このリフレッシュ動作時にビット線セレクタ１０がビット線ＢＬを順次選択するようにカラムアドレス信号を送信する。ロウアドレスカウンタ６５は、リフレッシュ動作時にロウデコーダ４０がワード線ＷＬを順次駆動するようにロウアドレス信号を送信する。これにより、メモリセルアレイＭＣＡ内の総てのメモリセルＭＣに対してリフレッシュ動作を実行することができる。

カウンタセルアレイＣＣＡは、１カラムに配列されたカウンタセルＣＣを備えている。カウンタセルＣＣは、メモリセルＭＣに接続されたワード線ＷＬの各々に対応して設けられており、各カウンタセルＣＣのゲートは、各ワード線ＷＬに接続されている。即ち、メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡはワード線ＷＬに共通に接続されている。カウンタセルＣＣのドレインは、１本のビット線ＢＬに接続されており、このビット線ＢＬを介してビット線セレクタ１２に接続されている。カウンタセルＣＣの構成はメモリセルＭＣと同一の構成でよく、データを記憶することができる。

ビット線セレクタ１２はセンスアンプ２２に接続されており、アレイブロックＡＢ０〜ＡＢ７のそれぞれのセンスアンプ２２は加算回路８０に接続されている。加算回路８０は、読出し時に活性化された或るロウアドレスのワード線ＷＬｊに対応したカウンタセルＣＣｊのデータを、アレイブロックＡＢ０〜ＡＢ７のそれぞれから読み出す。これにより、加算回路８０は、アレイブロックＡＢ０〜ＡＢ７から１ビットずつ、計８ビットのデータを得る。次に、加算回路８０は、アレイブロックＡＢ０〜ＡＢ７からのデータを組み合せて８ビットのデジタル値Ｎを生成し、このデジタル値Ｎに１を足してデジタル値Ｎ＋１とする。さらに、加算回路８０は、デジタル値Ｎ＋１の各ビットのデータを、各アレイブロックＡＢ０〜ＡＢ７の同じロウアドレスのカウンタセルＣＣｋへ書き戻す。このカウント動作は、読出し時に第１のアドレスのワード線ＷＬが活性化される毎に繰り返される。これにより、カウンタセルアレイＣＣＡは、各ロウアドレスのワード線ＷＬが活性化された回数、即ち、各ロウアドレスの読出し回数を記憶することができる。デジタル値Ｎが最大値となった場合、加算回路８０は、フル信号ＦＵＬＬをアドレスラッチ回路９０へ送信する。

例えば、第１のロウアドレスのワード線ＷＬが１度も活性化されていない場合に、デジタル値Ｎは“００００００００”である。第１のアドレスからの読出し動作が実行されるごとにＮに１を足すと、２５６回読出し動作が実行されたときにデジタル値Ｎは“１１１１１１１１”と最大になる。よって、カウンタセルアレイＣＣＡは、ワード線ＷＬの各々に対して２５６回の読出し動作をカウントすることができる。次に、同じロウアドレスのワード線ＷＬが活性化されたときに、加算回路８０は、デジタル値Ｎを“００００００００”に戻すとともに、フル信号ＦＵＬＬをアドレスラッチ回路９０へ送信する。尚、加算回路８０の構成は図２を参照して詳細に説明する。

アドレスラッチ回路９０は、加算回路８０、ロウデコーダ４０、ロウアドレスバッファ６０、ロウアドレスカウンタ６５およびリフレッシュコントローラ７０に接続されている。アドレスラッチ回路９０は、加算回路８０からのフル信号ＦＵＬＬを受けると、そのときに選択されたロウアドレスをロウアドレスバッファ６０から得、このロウアドレスを記憶する。その後、リフレッシュ動作が実行されるときに、アドレスラッチ回路９０は、ロウアドレスカウンタ６５へ許可信号ＥＮＡＢＬＥを送信し、それとともに、ロウデコーダ４０へ記憶されたロウアドレスを送信する。これにより、ロウアドレスカウンタ６５に格納されたロウアドレスに代えて、アドレスラッチ回路９０に格納されたロウアドレスをロウデコーダ４０へ送信することができる。その後、本実施形態は、リフレッシュ時に、デジタル値Ｎが一巡した活性化回数の多いメモリセルＭＣを優先的にリフレッシュする。以下、このリフレッシュ動作を“優先リフレッシュ”ともいう。

図２は、加算回路８０の具体例を示す回路図である。加算回路８０は、ラッチ回路Ｌｎ（ｎ＝０〜７）と、半加算器ＨＡｎ（ｎ＝０〜７）と、ＮＡＮＤ回路８４と、インバータＩＮとを備えている。

ラッチ回路Ｌｎは、特に限定しないが、例えば、図３に示す既知の構成でよい。ラッチ回路Ｌｎは、カウンタセルＣＣからのデータを入力することができるカウンタ入出力ポートＣＩＯｎ（ｎ＝０〜７）を有し、ラッチ信号ＬＡＴＣＨに基づいてカウンタ入出力ポートＣＩＯｎから入力したカウンタセルＣＣのデータをラッチする。このデータは、８ビットのデジタル値Ｎを構成し、入力データＤＩＮｎ（ｎ＝０〜７）として半加算器ＨＡｎへ送信される。その後、半加算器ＨＡｎにおいて１だけ加算されたデータは、出力データＤＯＵＴｎ（ｎ＝０〜７）としてラッチ回路Ｌｎへ戻される。この出力データＤＯＵＴｎは、カウンタ入出力ポートＣＩＯｎを介してカウンタセルＣＣへ書き込まれる。

半加算器ＨＡｎは、特に限定しないが、例えば、図４に示す既知の構成でよい。半加算器ＨＡｎは、端子ＡおよびＢから入力した２進数の１桁データを加算し、その和Ｓ（Ｓｕｍ）および桁上げＣ（Carry）を出力する。半加算器ＨＡｎは、ラッチ回路Ｌｎから入力データＤＩＮｎを端子Ｂにおいて入力し、半加算器ＨＡ（ｎ−１）の桁上げＣを端子Ａにおいて入力する。デジタル値Ｎの最下位ビット（入力データＤＩＮ０）を入力する半加算器ＨＡ０は、ハイ（ｈｉｇｈ）を端子Ａにおいて入力しているので、入力データＤＩＮ０に１が足される。これにより、デジタル値Ｎを構成する入力データＤＩＮｎは、デジタル値Ｎ＋１を構成する出力データＤＯＵＴｎとして出力される。

入力データＤＩＮｎは、ＮＡＮＤ回路８４にも入力される。これにより、入力データＤＩＮｎの総てが“１”である場合、即ち、デジタル値Ｎが“１１１１１１１１”である場合に、アドレスラッチ回路９０へフル信号ＦＵＬＬを立ち上げることができる。尚、図２に示す加算回路８０は、種々変形して実施することができる。

図５は、第１の実施形態のリフレッシュ動作の流れを示すフロー図である。リフレッシュ動作は、メモリセルＭＣのデータを一旦読み出して、このデータをラッチした後、再度、同一のメモリセルＭＣへデータを書き込む。

まず、ＦＢＣメモリ装置１００が外部メモリコントローラ（図示せず）からリフレッシュ命令を受ける（Ｓ１０）。このリフレッシュ命令は、ＣＡＳ信号の前にＲＡＳ信号を送信する、いわゆる、“ＣＡＳＢｅｆｏｒｅＲＡＳ”でよい。このリフレッシュ命令により、リフレッシュコントローラ７０がロウアドレスカウンタ６５およびアドレスラッチ回路９０へ制御信号を送信する（Ｓ２０）。

このとき、アドレスラッチ回路９０が許可信号ＥＮＡＢＬＥを発していない場合には、通常どおり、ロウアドレスカウンタ６５がロウアドレスをカウントアップする（Ｓ３０）。ロウアドレスカウンタ６５からのロウアドレスに従いメモリセルＭＣがリフレッシュされる（Ｓ４０）。リフレッシュ動作では、リフレッシュ命令ごとに１つのロウアドレスのメモリセルＭＣがリフレッシュされる。さらに通常のリフレッシュ動作はアドレス順に実行される。これにより、全ロウアドレスのメモリセルＭＣが順次リフレッシュされる。

しかしながら、アドレスラッチ回路９０が許可信号ＥＮＡＢＬＥを発している場合には、ロウアドレスカウンタ６５はロウアドレスを送信せず、その代わりにアドレスラッチ回路９０が優先的にロウアドレスをロウデコーダ４０へ送信する（Ｓ６０）。ロウアドレスカウンタ６５で発生したロウアドレスは、この次のリフレッシュ時にロウデコーダ４０へ送信される。これにより、優先リフレッシュが実行される（Ｓ７０）。尚、リフレッシュ動作では、デジタル値Ｎのカウントアップは行われない。

次に、リフレッシュ動作は、一定期間待機した（Ｓ７５）後に、ステップＳ１０から再度実行される。このように、ＦＢＣメモリ装置１００は、リフレッシュ動作を定期的に実行する。

本実施形態は、ワード線が活性化される回数をデジタル値Ｎでカウントし、このデジタル値Ｎが一巡したときにそのロウアドレスのワード線に接続されたメモリセルＭＣを優先的にリフレッシュすることができる。その結果、本実施形態は、チャージポンピング現象を防止することができる。

本実施形態は、８ビットのデジタル値Ｎが一巡したことを契機に優先的なリフレッシュ動作を実行したが、７ビット以下のデジタル値Ｎが一巡したことを契機にしてもよい。例えば、アレイブロックＡＢ７にはカウンタセルアレイＣＣＡを設けず、アレイブロックＡＢ０〜ＡＢ６のみにカウンタセルアレイＣＣＡを設ける。さらに、図２に示すラッチ回路Ｌ７および半加算器ＨＡ７を省略する。これによって、ＦＢＣメモリ装置１００は、７ビットのデジタル値Ｎが一巡したことを契機に優先的なリフレッシュ動作を実行することができる。また、アレイブロックＡＢｎを増加させることによって、ＦＢＣメモリ装置１００は、９ビット以上のデジタル値Ｎが一巡したことを契機に優先的なリフレッシュ動作を実行してもよい。但し、デジタル値Ｎの最大値は、チャージポンピング現象により不良が生じるときのワード線ＷＬの活性化回数未満とする。

（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った半導体記憶装置としてＦＢＣメモリ装置２００を示したブロック図である。ＦＢＣメモリ装置２００は、アレイブロックＡＢ１０を備えている。アレイブロックＡＢ１０は、メモリセルアレイＭＣＡ、カウンタセルアレイＣＣＡおよびロウデコーダ４０を有する。

第２の実施形態のメモリセルアレイＭＣＡは、第１の実施形態と同様にマトリクス状に配置されたメモリセルＭＣ有する。しかし、第２の実施形態のメモリセルアレイＭＣＡは、オープンビット型に構成されており、センスアンプＳ／Ａが隣り合うビット線ＢＬごとに設けられている点で第１の実施形態と異なる。オープンビット型の構成とは、センスアンプがその両側に延びている同一カラムのビット線対に接続された構成をいう。

本実施形態のカウンタセルアレイＣＣＡは、複数のカラムに配列されたカウンタセルＣＣと、各カラムごとに設けられたセンスアンプＳ／Ａとを備えている点で第１の実施形態と異なる。このカウンタセルアレイＣＣＡは、メモリセルアレイＭＣＡと同様にオープンビット型に構成されている。尚、第２の実施形態は、各カラムに対してセンスアンプＳ／Ａを有するので、図１に示すビット線セレクタ１０、カラムデコーダ３０、カラムアドレスバッファ５０を有しない。

加算回路８０は、１つのカウンタセルアレイＣＣＡ内の各センスアンプＳ／Ａに接続されている。各センスアンプＳ／Ａは、活性化された或るロウアドレスのワード線ＷＬに接続された全カラムのカウンタセルＣＣのデータを読み出し、これらのデータを加算回路８０へ送信する。加算回路８０は、各センスアンプＳ／Ａからのデータを組み合せてデジタル値Ｎを生成する。加算回路８０は、その後、第１の実施形態の加算回路と同様にカウント動作を実行する。さらに、加算回路８０は、上記カウンタセルＣＣにデジタル値Ｎ＋１の各ビットデータを書き込戻す。これにより、カウンタセルアレイＣＣＡは、各ロウアドレスのワード線ＷＬの活性化回数を記憶することができる。

例えば、図６に示す或るロウアドレスのワード線ＷＬｋが活性化されたときに、加算回路８０は、ワード線ＷＬｋに接続されたカウンタセルＣＣ０〜ＣＣ７から１ビットずつ、計８ビットのデータを得る。次に、加算回路８０は、カウンタセルＣＣ０〜ＣＣ７からのデータを組み合せて８ビットのデジタル値Ｎを生成し、このデジタル値Ｎに１を足してデジタル値Ｎ＋１とする。さらに、加算回路８０は、デジタル値Ｎ＋１をカウンタセルＣＣ０〜ＣＣ７へ書き戻す。第２の実施形態のリフレッシュ動作は、第１の実施形態のそれと同様であるので省略する。

第２の実施形態は、第１の実施形態と同様の効果を有する。第２の実施形態は、単独のカウンタセルアレイＣＣＡ内にワード線ＷＬの活性化回数を記憶することができる。第２の実施形態は、オープンビット線構成のメモリ装置に適応可能であり、各カラム（各ビット線ＢＬ）ごとにセンスアンプＳ／Ａが設けられているので、或るワード線ＷＬに接続された総てのメモリセルＭＣを一回の動作でリフレッシュすることができる。その結果、リフレッシュ動作の期間を短縮することができる。さらに、第２の実施形態は、図１に示すビット線セレクタ１０、カラムデコーダ３０、カラムアドレスバッファ５０を有しないので、第１の実施形態よりも周辺回路またはロジック回路を小さくすることができる。

図６では、１つのアレイブロックＡＢ１０のみ示したが、アレイブロックは、２つ以上設けてもよい。この場合、加算回路８０やアドレスラッチ回路９０は、各アレイブロックに対して設ける必要がある。

第１および第２の実施形態において、アドレスラッチ回路９０は、複数のロウアドレスをラッチ可能に構成してもよい。これにより、加算回路８０が複数のロウアドレスについてフル信号ＦＵＬＬを発した場合に、アドレスラッチ回路９０は、この複数のロウアドレスをラッチすることができる。この場合、アドレスラッチ回路９０がラッチした複数のロウアドレスを優先的にリフレッシュする。

（第３の実施形態）
図７は、本発明に係る第３の実施形態に従った半導体記憶装置としてＦＢＣメモリ装置３００を示したブロック図である。ＦＢＣメモリ装置３００は、アレイブロックＡＢ１０を備えている。アレイブロックＡＢ１０の構成は、第２の実施形態と同様でよい。即ち、メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡは、オープンビット型に構成されている。

第３の実施形態は、アドレスラッチ回路９０を有さず、加算回路８０がメモリセルアレイＭＣＡ内のセンスアンプＳ／Ａに直接接続している点で第２の実施形態と異なる。第３の実施形態は、リフレッシュ命令を待つことなく、デジタル値Ｎが一巡した時点で、その都度、優先リフレッシュを実行する。つまり、ＦＢＣメモリ装置３００がリフレッシュ命令を受けるまでロウアドレスを記憶する必要がないので、アドレスラッチ回路９０が不要である。また、リフレッシュコントローラ７０は、通常の定期的なリフレッシュ動作において必要であるが、優先リフレッシュには不要である。

例えば、図７に示す或るロウアドレスのワード線ＷＬｋが活性化されたときに、加算回路８０は、ワード線ＷＬｋに接続されたカウンタセルＣＣ０〜ＣＣ７から１ビットずつ、計８ビットのデータを得る。次に、加算回路８０は、カウンタセルＣＣ０〜ＣＣ７からのデータを組み合せて８ビットのデジタル値Ｎを生成し、このデジタル値Ｎに１を足してデジタル値Ｎ＋１とする。さらに、加算回路８０は、デジタル値Ｎ＋１をカウンタセルＣＣ０〜ＣＣ７へ書き戻す。

デジタル値Ｎが“１１１１１１１１”と最大になった後、次に同じロウアドレスのワード線ＷＬが活性化されたときに、加算回路８０は、デジタル値Ｎを“００００００００”に戻すとともに、フル信号ＦＵＬＬをリフレッシュ信号としてメモリセルアレイＭＣＡ内のセンスアンプＳ／Ａへ送信する。センスアンプＳ／Ａは、フル信号ＦＵＬＬを受けてワード線ＷＬｋに接続された総てのメモリセルＭＣをリフレッシュする。このように、本実施形態は、デジタル値Ｎが一巡した時点で優先リフレッシュを実行する。

第３の実施形態は、第２の実施形態と同様の効果を有する。さらに、第３の実施形態は、図６に示すアドレスラッチ回路９０を有しないので、第２の実施形態よりも周辺回路またはロジック回路をさらに小さくすることができる。

図７では、１つのアレイブロックＡＢ１０のみ示したが、アレイブロックは、２つ以上設けてもよい。この場合、加算回路８０は、各アレイブロックに対して設ける必要がある。

第１の実施形態に従ったＦＢＣメモリ装置１００のブロック図。加算回路８０の具体例を示す回路図。ラッチ回路Ｌｎの具体例を示す回路図。半加算器ＨＡｎの具体例を示す回路図。第１の実施形態のリフレッシュ動作の流れを示すフロー図。第２の実施形態に従ったＦＢＣメモリ装置２００のブロック図。第３の実施形態に従ったＦＢＣメモリ装置３００のブロック図。

符号の説明

１００ＦＢＣメモリ装置
８０加算回路
９０アドレスラッチ回路
ＭＣＡメモリセルアレイ
ＣＣＡカウンタセルアレイ
ＭＣメモリセル
ＣＣカウンタセル
ＷＬワード線
ＢＬビット線

Claims

フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された前記メモリセルを含むメモリセルアレイと、
前記メモリセルアレイの各行の前記メモリセルに接続された複数のワード線と、
前記ワード線の各々に対応して設けられたカウンタセルを含み、前記メモリセルのデータを読み出すごとに前記ワード線を活性化させた回数を記憶するカウンタセルアレイと、
前記メモリセルアレイおよび前記カウンタセルアレイを含む複数のアレイブロックと、
前記複数のアレイブロックのそれぞれにおいて活性化された或る行のワード線に接続された前記カウンタセルのデータを、前記複数のアレイブロックのそれぞれから獲得し、前記複数のアレイブロックからのデータを組み合わせたデジタル値を前記行のワード線が活性化される毎に増加させる加算回路と、
前記デジタル値が一巡した場合に、前記行のアドレスを記憶するアドレスラッチ回路と、を備えた半導体記憶装置。
或る行のアドレスのワード線を活性化するロウデコーダと、
前記メモリセルのリフレッシュ時にリフレッシュ対象である行のアドレスを前記ロウデコーダへ送信するロウアドレスカウンタとをさらに備え、
前記メモリセルのリフレッシュ時に前記デジタル値が一巡した行がある場合には、前記ロウアドレスカウンタに代えて、前記アドレスラッチ回路が、該アドレスラッチ回路内に記憶されているアドレスを前記ロウデコーダへ送信することを特徴とする請求項１に記載の半導体記憶装置。