JP2007012173A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 チャージポンピング現象によるデータ破壊を防止する半導体記憶装置を提供する。
【解決手段】 半導体記憶装置１００は、フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルＭＣと、メモリセルアレイＭＣＡと、メモリセルアレイの各ロウに配列されたメモリセルに接続されたワード線ＷＬｊと、ワード線に対応して設けられたカウンタセルＣＣを含みワード線の活性化回数を記憶するカウンタセルアレイＣＣＡと、読出し／書込み動作ごとに活性化回数をインクリメントする加算器ＨＡｉと、この活性化回数を一時的に格納し、インクリメントされた活性化回数をカウンタセルアレイに書き戻すカウンタバッファ回路ＣＤＱＢｉと、ワード線の活性化回数が所定値になった場合に該ワード線に接続されたメモリセルをリフレッシュするためにリフレッシュ要求信号を出力するリフレッシュ要求回路１０とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に関する。
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＮ型ＭＯＳトランジスタを形成し、このボディ領域に蓄積されているホールの数の多少によってデータ“１”またはデータ“０”を記憶する。
ＦＥＴ（Field Effect Transistor）からなるＦＢＣメモリセルには、次のようなチャージポンピング現象という問題がある（非特許文献１参照）。メモリセルがＮ型ＦＥＴである場合、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、或るリフレッシュ動作と次のリフレッシュ動作との間においてワード線が活性化された場合、非選択のＦＢＣメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。
従って、ＦＢＣメモリは、ＤＲＡＭとは異なり破壊読み出しセル(destructive read-out cell)ではないが、完全な非破壊読出しセル(non-destructive read-out cell)と言うこともできない。言わば、ＦＢＣメモリは、準非破壊読出しセル(quasi non-destructive read-out cell)であることが判明した。
S.Okhonin et.al.による"Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs（部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける過渡的チャージポンピング現象）" IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002
チャージポンピング現象によるデータ破壊を防止することができる半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルアレイの各ロウに配列された前記メモリセルに接続されたワード線と、前記ワード線の各々に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、前記ワード線の活性化回数が所定値になった場合に、該ワード線に接続された前記メモリセルに対してリフレッシュ動作を行う指示を出力するリフレッシュ要求回路とを備えている。
本発明による半導体記憶装置は、メモリセルのチャージポンピング現象によるデータ破壊を防止することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡを備えている。メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡがデータセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの両側にそれぞれ設けられている。ロウデコーダがメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡのワード線を選択し、カラムデコーダがメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡのビット線を選択する。
カウンタセンスアンプＣＣＡには、カウンタＤＱバッファＣＤＱＢおよび加算器ＨＡが接続されている。カウンタセンスアンプＣＣＡは、或るワード線が活性化された回数（以下、活性化回数ともいう）に相当するバイナリデータを増幅する。カウンタＤＱバッファＣＤＱＢおよび加算器ＨＡは、このワード線が活性化された時に活性化回数をインクリメントしてカウンタセンスアンプＣＣＡへ書き戻す。活性化回数が所定値に達した場合に、カウンタＤＱバッファＣＤＱＢは、信号ＣＰＭＰを出力する。信号ＣＰＭＰは、通常の定期的なリフレッシュとは別に臨時のリフレッシュ動作を実行するために用いられる。
リフレッシュコントローラ１１０は、信号ＣＰＭＰをラッチして、リフレッシュ動作を実行する時期を制御する。リフレッシュコントローラ１１０は、ロウアドレススイッチＲＡＳＷ、ＲＩＮＴ発生器１２０およびリフレッシュタイマ１３０へリフレッシュ信号ＲＥＦＲＥＳＨを出力する。ロウアドレススイッチＲＡＳＷは、リフレッシュ信号ＲＥＦＲＥＳＨを受けて、ロウアドレスカウンタＲＡＣに格納された臨時のリフレッシュを必要とするアドレスをロウデコーダへ送信する。ＲＩＮＴ発生器１２０は、信号ＲＥＦＲＥＳＨおよび外部ＲＡＳ信号ＲＥＸＴを受けて内部ＲＡＳ信号ＲＩＮＴをワード線コントローラＷＬＣおよびＢＳＡＮｉ・ＳＡＰｉ・ＢＬＯＡＤＯＮｉコントローラＢＳＢＣへ出力する。内部ＲＡＳ信号ＲＩＮＴによって、臨時のリフレッシュ動作が実行される。このとき、通常のリフレッシュ動作において活性化されるＣＡＳビフォアＲＡＳ信号ＣＢＲは活性化される必要が無い。
通常のリフレッシュ動作では、ＣＡＳビフォアＲＡＳディテクタが信号／ＣＡＳおよび／ＲＡＳを入力し、信号ＣＢＲをロウアドレスカウンタＲＡＣ、ロウアドレススイッチＲＡＳＷ、カウンタセンスアンプコントローラＣＳＡＣ、加算器ＨＡおよびデータセンスアンプコントローラＤＳＡＣへ出力する。これにより、ロウアドレスカウンタＲＡＣが指定したワード線をリフレッシュする。このとき、ロウアドレスカウンタＲＡＣは、ワード線を、例えば、アドレス順に指定する。
図２は、半導体記憶装置１００の構成をより詳細に示した回路図である。データセンスアンプＤＳＡの詳細は、図３および図４を参照して後述する。カウンタセンスアンプＣＳＡの詳細は、図５および図６を参照して後述する。また、ＡＮＤゲート１０に接続された回路は図１０に示す。
１つのデータセンスアンプＤＳＡの両側には、複数のデータビット線が設けられている。データセンスアンプＤＳＡの片側にはデータビット線ＢＬＬ０〜ＢＬＬ１０２３、ＢＢＬＬ０〜ＢＢＬＬ１０２３が設けられており、その反対側にはデータビット線ＢＬＲ０〜ＢＬＲ１０２３、ＢＢＬＲ０〜ＢＢＬＲ１０２３が設けられている。また、１つのデータセンスアンプＤＳＡの片側には、２５６本のワード線ＷＬＬ０〜ＷＬＬ２５５が設けられており、その反対側には２５６本のワード線ＷＬＲ０〜ＷＬＲ２５５が設けられている。
カウンタセンスアンプＣＳＡの片側にはカウンタビット線ＣＬＬ０〜ＣＬＬ７、ＢＣＬＬ０〜ＢＣＬＬ７が設けられており、その反対側にはカウンタビット線ＣＬＲ０〜ＣＬＲ７、ＢＣＬＲ０〜ＢＣＬＲ７が設けられている。カウンタセンスアンプＣＳＡの両側には、データセンスアンプＤＳＡと共通のワード線ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５が延びている。
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡが、データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの両側に設けられている。データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの片側に設けられたメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡは、その反対側に設けられたメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡのそれぞれと同様の構成を有する。よって、データセンスアンプＤＳＡおよびカウンタセンスアンプＣＳＡの片側のメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡを説明し、その反対側のメモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡの説明は省略する。
メモリセルＭＣおよびカウンタセルＣＣは、ワード線とビット線との交点に１つおきに設けられている。メモリセルＭＣは、フローティングボディ領域を有するＦＢＣ（Floating Body Cell）メモリでよい。ＦＢＣメモリセルは、フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶することができる。カウンタセルＣＣは、メモリセルＭＣと同様の構成を有する。本実施形態では、偶数番目のワード線ＷＬＬ０、ＷＬＬ２、ＷＬＬ４、・・・とデータビット線ＢＬＬｉ (ｉ＝０〜１０２３)との交点、および、奇数番目のワード線ＷＬＬ１、ＷＬＬ３、ＷＬＬ５、・・・とデータビット線ＢＢＬＬｉ (ｉ＝０〜１０２３)との交点にメモリセルＭＣが設けられている。即ち、本実施形態は、フォールデッド（folded）型ビット線構成を有する。よって、データビット線ＢＬＬｉおよびＢＢＬＬｉを１つのビット線ペアとし、この１つのビット線ペアにワード線の数と同数のデータを記憶することができる。従って、図２のデータセンスアンプＤＳＡの片側にあるメモリセルアレイＭＣＡは、１０２４×２５６ビットのデータを記憶することができる。また、偶数番目のワード線ＷＬＬ０、ＷＬＬ２、ＷＬＬ４、・・・とカウンタビット線ＣＬＬｉ (ｉ＝０〜７)との交点、および、奇数番目のワード線ＷＬＬ１、ＷＬＬ３、ＷＬＬ５、・・・とカウンタビット線ＢＣＬＬｉ (ｉ＝０〜７)との交点にカウンタセルＣＣが設けられている。ロウ方向からみると、１本のワード線ＷＬＬｊ(ｉ＝０〜２５５)に８個のカウンタセルＣＣが接続されている。これにより、ワード線ＷＬＬｊの活性化回数を８ビットのデータで記憶することができる。
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡには、イコライズ信号線ＥＱＬＬ０およびＥＱＬＬ１がさらに配線されている。イコライズ信号線ＥＱＬＬ０およびＥＱＬＬ１には、ビット線ＢＬＬｉおよびＢＢＬＬｉをメモリセルＭＣのソース電位にショートするイコライズトランジスタＥＱＴが接続されている。このイコライズトランジスタＥＱＴは、イコライズ信号線とビット線との交点に１つおきに配置されている。イコライズトランジスタＥＱＴは、メモリセルＭＣと同様の構成を有する。
メモリセルアレイＭＣＡおよびカウンタセルアレイＣＣＡには、ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１がさらに配線されている。ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１には、ダミーセルＤＣが接続されている。ダミーセルＤＣは、ダミーワード線とビット線との交点に１つおきに配置されている。ダミーセルＤＣは、ダミーワード線ＤＷＬＬ０およびＤＷＬＬ１の方向に沿ってデータ“１”とデータ“０”とが交互に書き込まれている。ダミーセルＤＣのデータは、メモリセルＭＣのデータを読み出すときに、基準信号を生成するために用いられる。ダミーセルＤＣも、メモリセルＭＣと同様の構成を有する。
ＤＱバッファＤＱＢ０〜ＤＱＢ７は、データセンスアンプＤＳＡに対応して設けられ、データセンスアンプＤＳＡにおいて増幅および検出されたデータをさらに増幅する。カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、カウンタセンスアンプＣＳＡに対応して設けられ、カウンタセンスアンプＣＳＡにおいて増幅および検出された活性化回数のデータをさらに増幅する。加算器ＨＡ０〜ＨＡ７は、それぞれカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７に対応して設けられている。加算器ＨＡ０〜ＨＡ７は、メモリセルＭＣからデータを読み出しあるいはメモリセルＭＣへデータを書き込むごとに、カウンタセルアレイＣＣＡから読み出されたワード線ＷＬｊの活性化回数をインクリメントする。カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、インクリメントされた活性化回数をカウンタセルアレイに書き戻す。従って、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７は、活性化回数の書込み回路としても機能する。
カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力は、１つのＡＮＤ回路１０に接続されている。ＡＮＤ回路１０は、リフレッシュ要求回路として機能する。即ち、ＡＮＤ回路１０は、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が“１１１１１１１１”になった場合（ワード線ＷＬｊの活性化回数が２５６回に達した場合）に、該ワード線ＷＬｊに接続されたメモリセルＭＣに対してリフレッシュ動作を行うために指示信号として高レベル（ＨＩＧＨ）を出力する。このリフレッシュ動作は、通常の定期的なリフレッシュ動作とは異なる時期に実行されるので、以下、“臨時リフレッシュ動作”ともいう。ＡＮＤ回路１０は、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が“１１１１１１１１”未満である場合（ワード線ＷＬｊの活性化回数が２５６回未満である場合）には、低レベル（ＬＯＷ）を出力している。この場合、臨時リフレッシュ動作は実行されない。
次に、ワード線の活性化回数とチャージポンピング現象との関係について説明する。例えば、シリコン−シリコン酸化膜間の界面準位の密度はＮｉｔ=１×１０１０ｃｍ‐２程度であり、メモリセルＭＣのゲート幅（Ｗ）／ゲート長（Ｌ）＝０．１μｍ／０．１μｍであると仮定する。この場合、ボディ領域とゲート絶縁膜との界面の面積は、１つのメモリセルＭＣあたり約１．０×１０‐１０ｃｍ‐２になり、１つのメモリセルＭＣあたりの界面準位は平均して約１個となる。従って、ワード線を１回活性化することによるメモリセルＭＣ内で消滅する正孔数は、約１個である。
ＦＢＣメモリにおいて、データ“１”とデータ“０”との間の正孔数の差は、約１０００個である。よって、計算上、ワード線の活性化回数が約１０００になると、データ“１”は、完全にデータ“０”に変化してしまう。実際には、ワード線の活性化回数が約５００になると、データ“１”が誤って検出される危険性が高まる。実質的には、ワード線の活性化回数が２００回〜５００回を超えたら、そのワード線に接続されたメモリセルＭＣを全てリフレッシュする必要があるであろう。そこで、本実施形態では、ワード線ＷＬｊの活性化回数が２５６回を超えた場合に、臨時リフレッシュ動作を実行する。その結果、上記チャージポンピング現象によるデータ“１”の誤検出を抑制することができる。
図３は、データセンスアンプＤＳＡの一部を詳細に示した回路図である。データセンスアンプＤＳＡは、図３に示すサブデータセンスアンプＳＤＳＡ０と同じ構造がロウ方向に複数個配列されることによって構成される。サブデータセンスアンプＳＤＳＡ０は、８本のデータビット線に対して設けられている。例えば、データビット線が１０２４本ある場合、データセンスアンプＤＳＡは、１２８個のサブデータセンスアンプＳＤＳＡｋ（ｋ＝０〜１２７）が配列されることによって構成される。
データビット線ＢＬＬ０〜ＢＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＳＮ０〜ＳＮ７に接続されている。データビット線ＢＢＬＬ０〜ＢＢＬＬ７も、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＢＳＮ０〜ＢＳＮ７に接続されている。各トランスファゲートＴＧは、信号φＴＬによって制御され、各データビット線とそれに対応するセンスノードとを電気的に接続することができる。
また、ＣＭＯＳトランスファゲートＣＴＧは、各センスノードＳＮｉをデータビット線ＢＢＬＬｉに接続し、尚且つ、各センスノードＢＳＮｉをデータビット線ＢＬＬｉに接続することができる。ＣＭＯＳトランスファゲートＣＴＧのＮＭＯＳはＦＢＬ０およびＦＢＬ１で制御されている。ＣＭＯＳトランスファゲートＣＴＧのＰＭＯＳはＢＦＢＬ０およびＢＦＢＬ１で制御されている。
隣り合うデータビット線ペアのデータビット線ＢＬＬ間、および、データビット線ＢＢＬＬ間には、平均化トランジスタＡＶＴが設けられている。例えば、平均化トランジスタＡＶＴは、データビット線ＢＬＬｉとデータビット線ＢＬＬ（ｉ＋１）との間、並びに、データビット線ＢＢＬＬｉとデータビット線ＢＢＬＬ（ｉ＋１）との間に設けられている。この平均化トランジスタＡＶＴは、ダミーセルＤＣからのデータ“１”およびデータ“０”を接続することによって基準信号を生成するために用いられる。
さらに、ダミー用ＮＭＯＳトランジスタＤＴＮは、ｉが偶数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉと低電圧源ＶＢＬＬとの間に接続されている。これにより、ｉが偶数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉに接続されたダミーセルＤＣにデータ“０”を書き込むことができる。ダミー用ＰＭＯＳトランジスタＤＴＰは、ｉが奇数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉと高電圧源ＶＢＬＨとの間に接続されている。これにより、ｉが奇数番号のデータビット線ＢＬＬｉ、ＢＢＬＬｉに接続されたダミーセルＤＣにデータ“１”を書き込むことができる。
図４は、図３に示したセンスアンプコアＳＡＣの内部を詳細に示した回路図である。ＮＭＯＳトランジスタＴＮ１、ＴＮ２がセンスノードＮＳｉとＢＳＮｉとの間で互いに直列に接続されている。ＮＭＯＳトランジスタＴＮ１とＴＮ２との間のノードＮ１は、ＡＮＤゲート２０の出力に接続されている。ＡＮＤゲート２０は、ロウ方向に延びる信号線ＢＳＡＮおよびカラム方向に延びる信号線ＢＳＡＮ０を入力し、これらの論理積を出力する。また、トランジスタＴＮ１、ＴＮ２のゲートはクロスカップリングされている。
ＰＭＯＳトランジスタＴＰ１、ＴＰ２も、センスノードＮＳｉとＢＳＮｉとの間で互いに直列に接続されている。ＰＭＯＳトランジスタＴＰ１とＴＰ２との間のノードＮ２は、ＯＲゲート３０の出力に接続されている。ＯＲゲート３０は、ロウ方向に延びる信号線ＳＡＰおよびカラム方向に延びる信号線ＳＡＰ０を入力し、これらの論理和を出力する。また、トランジスタＴＰ１、ＴＰ２のゲートはクロスカップリングされている。
ＰＭＯＳトランジスタＴＰ３、ＴＰ４は、高電圧源ＶＢＬＨとセンスノードＳＮ０との間で互いに直列に接続されている。ＰＭＯＳトランジスタＴＰ５、ＴＰ６は、高電圧源ＶＢＬＨとセンスノードＢＳＮ０との間で互いに直列に接続されている。トランジスタＴＰ３およびＴＰ５の各ゲートは、ＡＮＤゲート４０の出力に接続されている。ＡＮＤゲート４０は、信号線ＢＬＯＡＤＯＮおよびＢＬＯＡＤＯＮ０を入力して、これらの論理積を出力する。トランジスタＴＰ４およびＴＰ６の各ゲートは、共通にセンスノードＢＳＮ０に接続されている。これにより、トランジスタＴＰ３、ＴＰ４とトランジスタＴＰ５、ＴＰ６とは、センスノードＳＮ０、ＢＳＮ０と高電圧源ＶＢＬＨと間においてカレントミラーを構成している。
センスノードＳＮ０〜ＳＮ７、ＢＳＮ０〜ＢＳＮ７は、それぞれデータ入出力線ＤＱ０〜ＤＱ７、ＢＤＱ０〜ＢＤＱ７にＮＭＯＳを介して接続されている。これらのＮＭＯＳはカラム選択線ＣＳＬ０により制御される。
ＡＮＤゲート２０、４０、ＯＲゲート３０、信号線ＳＡＰ０、ＢＳＡＮ０、ＢＬＯＡＤＯＮ０は、サブデータセンスアンプＳＤＳＡｋごとに設けられている。従って、データビット線が１０２４本ある場合、ＡＮＤゲート２０、４０、ＯＲゲート３０、信号線ＳＡＰｋ、ＢＳＡＮｋ、ＢＬＯＡＤＯＮｋは、１２８個設けられる。
カラム方向に延びる信号線ＳＡＰｋ、ＢＳＡＮｋ、ＢＬＯＡＤＯＮｋは、これらの信号線に対応するデータセンスアンプＤＳＡに接続されたデータビット線の選択情報を有する。
図５は、カウンタセンスアンプＣＳＡの内部を詳細に示した回路図である。カウンタセンスアンプＣＳＡの構成は、基本的に図３のデータセンスアンプＤＳＡと類似する。ただし、カウンタセンスアンプＣＳＡは、専用の駆動信号ＢＣＳＡＮ、ＣＳＡＰ、ＢＣＬＯＡＤＯＮ、ＣＣＳＬ、ＣＤＱ０〜ＣＤＱ７、ＢＣＤＱ０〜ＢＣＤＱ７により制御される。
カウンタセンスアンプＣＳＡは、ワード線の活性化回数をカウントするために設けられているので、１組のワード線ＷＬＬ０〜ＷＬＬ２５５に対して１つ設ければよい。即ち、カウンタセンスアンプＣＳＡは、データビット線の数に依存せず、ワード線ＷＬＬ０〜ＷＬＬ２５５の組数と同数だけ設ければよい。
カウンタセンスアンプＣＤＳＡは、８本のカウンタビット線ペアＣＬＬｉ、ＢＣＬＬｉに対して設けられている。
カウンタビット線ＣＬＬ０〜ＣＬＬ７は、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＣＳＮ０〜ＣＳＮ７に接続されている。カウンタビット線ＢＣＬＬ０〜ＢＣＬＬ７も、それぞれＮＭＯＳトランスファゲートＴＧを介してセンスノードＢＣＳＮ０〜ＢＣＳＮ７に接続されている。各トランスファゲートＴＧは、信号φＴＬによって制御され、各カウンタビット線とそれに対応するセンスノードとを電気的に接続することができる。
また、ＣＭＯＳトランスファゲートＣＴＧは、各センスノードＣＳＮｉをカウンタビット線ＢＣＬＬｉに接続し、尚且つ、各センスノードＢＣＳＮｉをカウンタビット線ＣＬＬｉに接続することができる。
隣り合うカウンタビット線ペアのカウンタビット線ＣＬＬ間、および、カウンタビット線ＢＣＬＬ間には、平均化トランジスタＡＶＴが設けられている。例えば、平均化トランジスタＡＶＴは、カウンタビット線ＣＬＬｉとカウンタビット線ＣＬＬ（ｉ＋１）との間、並びに、カウンタビット線ＢＣＬＬｉとカウンタビット線ＢＣＬＬ（ｉ＋１）との間に設けられている。この平均化トランジスタＡＶＴは、ダミーセルＤＣからのデータ“１”およびデータ“０”を接続することによって基準信号を生成するために用いられる。
さらに、ダミー用ＮＭＯＳトランジスタＤＴＮは、ｉが偶数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉと低電圧源ＶＢＬＬとの間に接続されている。これにより、ｉが偶数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉに接続されたダミーセルＤＣにデータ“０”を書き込むことができる。ダミー用ＰＭＯＳトランジスタＤＴＰは、ｉが奇数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉと高電圧源ＶＢＬＨとの間に接続されている。これにより、ｉが奇数番号のカウンタビット線ＣＬＬｉ、ＢＣＬＬｉに接続されたダミーセルＤＣにデータ“１”を書き込むことができる。
図６は、図５に示したカウンタセンスアンプコアＣＳＡＣの内部を詳細に示した回路図である。カウンタセンスアンプコアＣＳＡＣは、基本的に図４のセンスアンプコアＳＡＣ０と類似する。但し、カウンタセンスアンプコアＣＳＡＣは、ＡＮＤゲート２０、４０、ＯＲゲート３０を有しない。
ＮＭＯＳトランジスタＴＮ１０、ＴＮ２０がセンスノードＣＮＳｉとＢＣＳＮｉとの間で互いに直列に接続されている。ＮＭＯＳトランジスタＴＮ１０とＴＮ２０との間のノードＮ１０は、信号線ＢＣＳＡＮに接続されている。また、トランジスタＴＮ１、ＴＮ２のゲートはクロスカップリングされている。
ＰＭＯＳトランジスタＴＰ１０、ＴＰ２０も、センスノードＣＮＳｉとＢＣＳＮｉとの間で互いに直列に接続されている。ＰＭＯＳトランジスタＴＰ１０とＴＰ２０との間のノードＮ２０は、信号線ＣＳＡＰに接続されている。また、トランジスタＴＰ１０、ＴＰ２０のゲートはクロスカップリングされている。
ＰＭＯＳトランジスタＴＰ３０、ＴＰ４０は、高電圧源ＶＢＬＨとセンスノードＣＳＮ０との間で互いに直列に接続されている。ＰＭＯＳトランジスタＴＰ５０、ＴＰ６０は、高電圧源ＶＢＬＨとセンスノードＢＣＳＮ０との間で互いに直列に接続されている。トランジスタＴＰ３０およびＴＰ５０の各ゲートは、信号線ＢＣＬＯＡＤＯＮに接続されている。トランジスタＴＰ４０およびＴＰ６０の各ゲートは、共通にセンスノードＢＣＳＮ０に接続されている。これにより、トランジスタＴＰ３０、ＴＰ４０とトランジスタＴＰ５０、ＴＰ６０とは、センスノードＣＳＮ０、ＢＣＳＮ０と高電圧源ＶＢＬＨと間においてカレントミラーを構成している。
センスノードＣＳＮ０〜ＣＳＮ７、ＢＣＳＮ０〜ＢＣＳＮ７は、それぞれデータ入出力線ＣＤＱ０〜ＣＤＱ７、ＢＣＤＱ０〜ＢＣＤＱ７にＮＭＯＳを介して接続されている。これらのＮＭＯＳはカウンタカラム選択線ＣＣＳＬにより制御される。
図７は、図２に示すＤＱバッファＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図である。ＤＱバッファＤＱＢｉがデータセンスアンプＤＳＡからデータＤＱｉ、ＢＤＱｉを読み出すときには、カラムイコライズ信号ＣＥＱをＨＩＧＨにする。これにより、ＤＱバッファＤＱＢｉは、高電圧源ＢＶＬＨから切断され、データＤＱｉ、ＢＤＱｉに従った電圧を伝達する。このとき、信号ＢＷＧＴはＨＩＧＨであり、信号ＱＳＥはＨＩＧＨである。よって、ＰＭＯＳトランジスタＰ２１、Ｐ２２はオフ状態である。これにより、データＤＱｉ、ＢＤＱｉは、ラッチ部ＬＡに格納され、増幅される。ＮＭＯＳトランジスタＮ２１、Ｎ２２はオンである。これにより、ラッチ部ＬＡで増幅されたデータＤＱｉ、ＢＤＱｉは、それぞれリード・ライト駆動線ＲＷＤｉ、ＢＲＷＤｉに読み出される。
ＤＱバッファＤＱＢｉがデータセンスアンプＤＳＡへ書き込みデータＤＱｉ、ＢＤＱｉを出力するときには、信号ＢＷＧＴをＬＯＷにする。これにより、ＮＯＲゲート５０、６０は、それぞれリード・ライト駆動線ＲＷＤｉ、ＢＲＷＤｉの信号レベルに応じた信号を出力する。これにより、ＤＱバッファＤＱＢｉはデータＤＱｉ、ＢＤＱｉをデータセンスアンプＤＳＡへ出力することができる。
図８は、図２に示すカウンタＤＱバッファＣＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図である。カウンタＤＱバッファＣＤＱＢｉがカウンタセンスアンプＣＳＡから活性化回数のデータＣＤＱｉ、ＢＣＤＱｉを読み出すときには、カウンタカラムイコライズ信号ＣＣＥＱをＨＩＧＨにする。これにより、カウンタＤＱバッファＣＤＱＢｉは、高電圧源ＢＶＬＨから切断され、データＣＤＱｉ、ＢＣＤＱｉに従った電圧を伝達する。このとき、信号ＢＣＷＧＴはＨＩＧＨであり、信号ＣＱＳＥはＨＩＧＨである。よって、ＰＭＯＳトランジスタＰ２３、Ｐ２４はオフ状態である。これにより、データＣＤＱｉ、ＢＣＤＱｉは、ラッチ部ＣＬＡに格納され、増幅される。ＮＭＯＳトランジスタＮ２３、Ｎ２４はオンである。これにより、ラッチ部ＣＬＡで増幅されたデータＣＤＱｉは、カウンタリードデータＣＲＤｉとして加算器ＨＡｉおよびＡＮＤゲート１０へ出力される（図２参照）。
一方、加算器ＨＡｉの和Ｓは、カウンタライトデータＣＷＤｉとしてカウンタＤＱバッファＣＤＱＢｉに入力される。このとき、信号ＢＣＷＧＴをＬＯＷにする。これにより、ＮＯＲゲート７０、８０は、それぞれカウンタライトデータＣＷＤｉに対応した信号を出力する。これにより、ＤＱバッファＤＱＢｉはカウンタデータＣＤＱｉ、ＢＣＤＱｉをデータセンスアンプＤＳＡへ出力することができる。
図９は、加算器（half adder）ＨＡｉの内部を示す回路図である。通常のリフレッシュ動作時には、ＣＡＳビフォーＲＡＳ信号ＣＢＲがＨＩＧＨに立ち上がるので、和ＳはＬＯＷになる。即ち、加算器ＨＡｉは、“００００００００”を出力する。
一方、読出し／書込み動作の時には、信号ＣＢＲはＬＯＷのままである。従って、和Ｓは、入力ｘおよびｙに基づいた信号を出力する。最下位ビットに対応する加算器ＨＡ０の入力ｙには、高電圧源ＶＢＬＨが接続されている。これにより、読出し／書込み動作の時には、加算器ＨＡｉ（ｉ＝０〜７）は、入力ｘから入力したカウンタリードデータＣＲＤｉを１だけインクリメントしたカウンタライトデータＣＷＤｉをカウンタＤＱバッファＣＤＱＢｉへ戻す。
図１０は、リフレッシュコントローラ１１０、ＲＩＮＴ発生器１２０およびリフレッシュタイマ１３０の内部を示す回路図である。図２に示したＡＮＤゲート１０の出力ＣＰＭＰは、ＮＡＮＤゲート１１で反転される。この反転信号は、リフレッシュ要求信号ＲＥＦＲＥＱとしてリフレッシュコントローラ１１０内のセットリセット型フリップフロップＦＦ１へ送信される。よって、ワード線ＷＬｉの活性化回数が０〜２５５の場合、リフレッシュ要求信号ＲＥＦＲＥＱはＨＩＧＨを維持している。その活性化回数が２５６になると、リフレッシュ要求信号ＲＥＦＲＥＱはＨＩＧＨからＬＯＷに立ち下がる。
リフレッシュコントローラ１１０について説明する。リフレッシュコントローラ１１０は、ＮＡＮＤゲート３１、３２からなる第１のセットリセット型フリップフロップＦＦ１と、ＮＡＮＤゲート３３、３４からなる第２のセットリセット型フリップフロップＦＦ２とを備えている。
信号ＢＰＲＳＴは、電源投入時にＬＯＷからＨＩＧＨに立ち上がる信号であり、その後、ＨＩＧＨを維持する信号である。信号ＢＰＲＳＴによって、ＮＡＮＤゲート３１の出力ノードＥはＨＩＧＨにセットされる。初期状態では、リフレッシュ要求信号ＲＥＦＲＥＱはＨＩＧＨであるので、ＮＡＮＤゲート３２の出力ノードＡは、ＬＯＷにセットされる。よって、ＮＡＮＤゲート３５の出力ノードＢはＨＩＧＨにセットされる。
外部ＲＡＳ信号ＲＥＸＴは、ＲＡＳプリチャージ時にＨＩＧＨからＬＯＷへ立ち下げる信号であり、初期状態ではＬＯＷに維持されている。信号ＲＥＦＴＲＡＳは、リフレッシュ指示信号ＲＥＦＲＥＳＨを遅延させた信号であり、初期状態ではＬＯＷである。よって、ＮＡＮＤゲート３６の出力ノードＧは、ＨＩＧＨにセットされる。電源投入後、外部ＲＡＳ信号ＲＥＸＴが1回でもサイクルすれば、ＮＡＮＤゲート３４の出力ノードＣはＬＯＷにセットされ、ＮＡＮＤゲート３３の出力ノードＦはＨＩＧＨにセットされる。従って、初期状態において、信号ＲＥＦＲＥＳＨはＬＯＷになっている。
リフレッシュ要求信号ＲＥＦＲＥＱが変化せずＨＩＧＨを維持している限り、ノードＢは、ＨＩＧＨ状態のままでありＬＯＷのセットパルスを発生しない。よって、ノードＣはＬＯＷのままであり、信号ＲＥＦＲＥＳＨは立ち上がらない。
リフレッシュ要求信号ＲＥＦＲＥＱがＨＩＧＨからＬＯＷに立ち下がる（活性化回数が２５６になる）と、ノードＡがＨＩＧＨになり、かつノードＥがＬＯＷになる。この状態は、フリップフロップＦＦ１にラッチされる。しかしながら、このときＲＡＳプリチャージ期間でない場合には、外部ＲＡＳ信号ＲＥＸＴがＨＩＧＨを維持しているので、ノードＢはＨＩＧＨを維持し、かつ信号ＲＥＦＲＥＳＨはＬＯＷを維持する。ＲＡＳプリチャージ期間になると、外部ＲＡＳ信号ＲＥＸＴがＬＯＷへ立ち下がる。これを契機にノードＢが、ＬＯＷに立ち下がり、信号ＲＥＦＲＥＳＨがＬＯＷからＨＩＧＨに立ち上がる。これにより、ＲＡＳプリチャージ期間に臨時リフレッシュを実行することができる。
このように、リフレッシュコントローラ１１０は、活性化回数が所定値に達したことを示すリフレッシュ要求信号ＲＥＦＲＥＱの変化をフリップフロップＦＦ１でラッチし、外部ＲＡＳ信号ＲＥＸＴに基づくタイミングでこのラッチされた状態に従ってリフレッシュ信号ＲＥＦＲＥＳＨを変化させる。
リフレッシュタイマ１３０について説明する。リフレッシュタイマ１３０は、遅延回路Ｄｅｌａｙτ３を備える。リフレッシュタイマ１３０は、リフレッシュ信号ＲＥＦＲＥＳＨを時間τ３だけ遅延させた遅延信号ＲＥＦＴＲＥＳを出力する。遅延信号ＲＥＦＴＲＥＳは、ＮＡＮＤゲート３６にフィードバックされる。
リフレッシュ信号ＲＥＦＲＥＳＨがＬＯＷからＨＩＧＨに立ち上がると、ＲＡＳがアクティブになり、臨時リフレッシュ動作が開始される。それとともに、遅延信号ＲＥＦＴＲＥＳがリフレッシュ信号ＲＥＦＲＥＳＨから時間τ３だけ遅延してＬＯＷからＨＩＧＨに立ち上がる。遅延信号ＲＥＦＴＲＥＳが立ち上がると、フリップフロップＦＦ１およびＦＦ２は、初期状態にリセットされる。これにより、リフレッシュ信号ＲＥＦＲＥＳＨがＨＩＧＨからＬＯＷに立ち下がり、臨時リフレッシュ動作が終了する。このように、リフレッシュタイマ１３０は、臨時リフレッシュ動作の終期を決定する。
ＲＩＮＴ発生器１２０は、リフレッシュ信号ＲＥＦＲＥＳＨおよび外部ＲＡＳ信号ＲＥＸＴを受け取る。ＲＩＮＴ発生器１２０は、内部ＲＡＳ信号ＲＩＮＴを出力する。内部ＲＡＳ信号ＲＩＮＴは、ワード線コントローラＷＬＣ、カウンタセンスアンプコントローラＣＳＡＣおよびＢＳＡＮｉ・ＳＡＰｉ・ＢＬＯＡＤＯＮｉコントローラＢＳＢＣへ送信され、通常の読出し／書込み動作およびリフレッシュ動作の実行に用いられる。
図１１は、ロウアドレススイッチＲＡＳＷの内部を示す回路図である。ロウアドレススイッチＲＡＳＷは、ロウアドレスバッファＲＡＢからアドレス信号ＢｉＲ、ＢＢｉＲを入力し、ロウアドレスカウンタＲＡＣからアドレス信号Ｃｉ、ＢＣｉを入力する。
通常のリフレッシュ動作の場合には、信号ＣＢＲが立ち上がるので、アドレス信号Ｃｉ、ＢＣｉがアドレス信号ＡｉＲ、ＢＡｉＲとしてロウデコーダへ伝達される。臨時リフレッシュ動作の場合には、信号ＲＥＦＲＥＳＨが立ち上がり、直前の読出し／書込み動作時に選択されたアドレス信号ＢｉＲ、ＢＢｉＲがアドレス信号ＡｉＲ、ＢＡｉＲとしてロウデコーダへ伝達される。この場合、直前の読出し／書込み動作で選択されたアドレスと同じアドレスのワード線に接続されたメモリセルＭＣが総てリフレッシュされる。
（通常のリフレッシュ動作）
図１２および図１３は、通常のリフレッシュ動作における半導体記憶装置１００のタイミング図である。図１２はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１３はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。
通常のリフレッシュ動作は、ＤＲＡＭの標準仕様であるＣＡＳビフォーＲＡＳ信号ＣＢＲ（図１３）がＨＩＧＨに立ち上がることによって開始される。ＣＡＳビフォーＲＡＳ信号ＣＢＲは、信号ＢＲＡＳをＬＯＷに立ち下げる前に信号ＢＣＡＳをＬＯＷに立ち下げる時に活性化される信号である。信号ＣＢＲは、通常の読出し／書込み動作および臨時リフレッシュ動作では活性化されない入力である。この信号ＣＢＲにより、半導体記憶装置１００は、ロウアドレスカウンタのアドレスに対応したワード線に接続されたメモリセルをリフレッシュする。
通常のリフレッシュ動作は、ワード線の活性化回数に関係なく、総てのワード線を公平に順番にリフレッシュする。この点が、通常のリフレッシュ動作と臨時リフレッシュ動作との１つの相違点のである。リフレッシュ動作は、メモリセルＭＣに格納されたデータを一旦読出し、このデータをラッチし、さらに、このデータを同一メモリセルＭＣへ再度書き込む動作である。
データセンスアンプＤＳＡでは、図１２に示すように、信号ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉは全て不活性であるのに対し、信号ＢＬＯＡＤＯＮ、ＢＳＡＮおよびＳＡＰが活性化される。このときの信号ＢＬＯＡＤＯＮ、ＢＳＡＮおよびＳＡＰの有する選択情報は、全データセンスアンプＤＳＡが選択されていることを示す。ここで、活性とは、非反転信号（参照符号の先頭にＢ（バー）がないもの）がＨＩＧＨであり、反転信号（参照符号の先頭にＢ（バー）があるもの）がＬＯＷである状態をいう。不活性は、活性の信号レベルが反対の状態をいう。よって、このとき、信号ＢＬＯＡＤＯＮｉおよびＢＳＡＮｉはＨＩＧＨであり、信号ＳＡＰｉはＬＯＷである。信号ＢＬＯＡＤＯＮ、ＢＳＡＮはＬＯＷであり、信号ＳＡＰはＨＩＧＨである。この場合、図４を参照すると、ＡＮＤゲート４０がＬＯＷ、ＡＮＤゲート２０がＬＯＷ、ＯＲゲート３０がＬＯＷを出力することが分かる。この動作は、データセンスアンプＤＳＡ内の総てのサブデータセンスアンプＳＤＳＡ０〜ＳＤＳＡ１２７に共通の動作である。その結果、選択されたワード線ＷＬｉに接続された全てのメモリセルＭＣがリフレッシュされる。本実施形態では、同時にリフレッシュされるメモリセルＭＣの数が従来よりも多いので、リフレッシュ動作のビジー率が低くなるというメリットがある。
カウンタセンスアンプＣＳＡでは、図１３に示すように、カウンタカラム選択線ＣＣＳＬが立ち上がり、信号ＣＣＥＱ、ＣＱＳＥ、ＢＣＷＧＴによってカウンタセルＣＣのデータが読み出され、さらにこのデータをインクリメントしたデータをカウンタセルＣＣへ書き戻す。このとき、信号ＣＢＲがＨＩＧＨである。よって、図９を参照して説明したように、加算器ＨＡｉは、カウンタセルＣＣから読み出されたデータに関係なく、“００００００００”を出力する。即ち、選択されたワード線ＷＬｊに接続されたカウンタセルＣＣのデータが全てゼロに初期化される。ここで、ゼロ（０）は、ＤＱ線での論理値を意味する。従って、データの読出し時にＢＣＬＬｉまたはＢＣＬＲｉに接続されるカウンタセルＣＣへは“０”を書き込むが、データの読出し時にＣＬＬｉまたはＣＬＲｉに接続されるセルへは“１”を書き込む。
（読出し／書込み動作）
図１４および図１５は、読出し／書込み動作における半導体記憶装置１００のタイミング図である。図１４はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１５はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。
読出し／書込み動作では、ＣＡＳビフォーＲＡＳ信号ＣＢＲはＬＯＷを維持する。また、ロウ方向に延びている信号ＢＬＯＡＤＯＮ、ＢＳＡＮおよびＳＡＰは不活性である。一方、カラム方向に延びている信号ＢＬＯＡＤＯＮ０〜ＢＬＯＡＤＯＮ１２７、ＢＳＡＮ０〜ＢＳＡＮ１２７およびＳＡＰ０〜ＳＡＰ１２７のうち選択された信号ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉのみが活性化される。このときの信号ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉの有する選択情報は、或るサブデータセンスアンプＳＤＳＡｉのみが選択されていることを示す。信号ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉは、ＨＩＧＨに立ち上がったカラム選択線ＣＳＬｉに対応する信号である。これによって、サブデータセンスアンプＳＤＳＡ０〜１２７のうちサブデータセンスアンプＳＤＳＡｉのみが動作する。サブデータセンスアンプＳＤＳＡｉは、８本のビット線に接続されている８個のメモリセルＭＣからデータを読み出し、あるいは、これらのメモリセルＭＣへデータを書き込む。
カウンタセンスアンプＣＳＡでは、活性化されたワード線ＷＬｊに接続された８つのカウンタセルＣＣの８ビットデータを読み出す。この８ビットデータは、図２または図１０に示したカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７にラッチされる。この８ビットデータは、加算器ＨＡ０〜ＨＡ７へ出力されるとともに、ＡＮＤゲート１０へ出力される。加算器ＨＡ０〜ＨＡ７は、この８ビットデータをインクリメントする（即ち、８ビットデータに１を足す）。加算器ＨＡ０〜ＨＡ７は、インクリメントされたデータをカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７へ戻す。ＡＮＤゲート１０は、８ビットデータの各ビットの論理積を信号ＣＰＭＰとして出力する。
ここで、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が“１１１１１１１１”未満である場合（ワード線ＷＬｊの活性化回数が２５６回未満である場合）には、臨時リフレッシュ動作は実行されない。このとき、信号ＣＰＭＰ、ＲＥＦＲＥＱ、ＲＥＦＲＥＳＨおよびＲＩＮＴは、それぞれ図１５に示すＣＰＭＰ１、ＲＥＦＲＥＱ１、ＲＥＦＲＥＳＨ１およびＲＩＮＴ１のように動作する。信号ＣＰＭＰおよびＲＥＦＲＥＱは変化しないので、図１０に示すフリップフロップＦＦ１は初期状態のままである。よって、信号ＲＥＸＴがＬＯＷになり（時点ｔＲＡＳ）、ＲＡＳプリチャージが開始されても、リフレッシュ信号ＲＥＦＲＥＳＨは変化しない。この場合、半導体記憶装置１００は、８ビットデータをインクリメントしてカウンタセルＣＣに書き戻すだけであり、図１０に示した信号ＣＰＭＰより下流の回路は動作しない。
一方、カウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７の出力が“１１１１１１１１”である場合（ワード線ＷＬｊの活性化回数が２５６回に達した場合）には、臨時リフレッシュ動作が実行される。このとき、信号ＣＰＭＰ、ＲＥＦＲＥＱ、ＲＥＦＲＥＳＨおよびＲＩＮＴは、それぞれ図１５に示すＣＰＭＰ２、ＲＥＦＲＥＱ２、ＲＥＦＲＥＳＨ２およびＲＩＮＴ２のように動作する。信号ＣＰＭＰおよびＲＥＦＲＥＱは、読出し時にそれぞれＨＩＧＨおよびＬＯＷに変化する。これらの信号の変化は、図１０に示すフリップフロップＦＦ１にラッチされる。よって、ＲＡＳプリチャージが開始されたとき（時点ｔＲＡＳ）に、リフレッシュ信号ＲＥＦＲＥＳＨがＨＩＧＨに立ち上がる。
加算器ＨＡ０〜ＨＡ７は、“１１１１１１１１”をインクリメントした“００００００００”をカウンタＤＱバッファＣＤＱＢ０〜ＣＤＱＢ７へ戻す。これにより、ワード線ＷＬｊの活性化回数を初期値に戻すことができる。
従来のＤＲＡＭでは１０２４個のセンスアンプが全て活性化されていた。従って、１０２４本のビット線を充電するために電流が消費されていた。一方、本実施形態では、１個のサブデータセンスアンプＳＤＳＡｉのみが活性化されるだけであり、これに対応する８本のビット線を充電すれば足りる。メモリセルアレイでの消費電流のほとんどはビット線を充電するための電流である。これを考慮すると、本実施形態の消費電流は、従来のＤＲＡＭのそれに比べ１／１２８に減少する。
また、ＤＲＡＭは、破壊読み出しセル(destructive read-out cell)である。よって、ＤＲＡＭでは、活性化されたワード線に接続された非選択セルのデータを一旦読み出して、これをラッチし、再度このデータを書き戻さなければ、このデータは破壊されてしまう。しかし、ＦＢＣメモリは準非破壊読み出しセル(quasi non-destructive read-out cell)である。よって、活性化されたワード線に接続された非選択セルのデータを読み出し、かつ、再度書き込むことなく、ＦＢＣメモリは、データを保持することができる。従って、上述のように一部のサブデータセンスアンプＳＤＳＡｉのみを活性化しても問題ない。
尚、この動作が可能な前提としては、カラムアドレスはロウアドレスと同時に入力される必要がある。なぜならば、１２８個のサブデータセンスアンプから１個を選択するためには、カラムアドレスの入力が必要であり、ワード線を選択するためのロウアドレス入力とほぼ同時にカラムアドレスが入力されていなければならないからである。
（臨時リフレッシュ動作）
図１６および図１７は、臨時リフレッシュ動作における半導体記憶装置１００のタイミング図である。図１６はデータセンスアンプＤＳＡに関する信号のタイミング図であり、図１７はカウンタセンスアンプＣＳＡに関する信号のタイミング図である。尚、臨時リフレッシュ動作が開始される契機は、図１５を参照して上述したので省略する。
臨時リフレッシュ動作では、ＣＡＳビフォーＲＡＳ信号ＣＢＲはＬＯＷを維持する。時点ｔＲＡＳ後、ＲＡＳプリチャージ期間に、上述の通常のリフレッシュ動作と同様の動作を行なう。遅延信号ＲＥＦＴＲＡＳがＨＩＧＨに立ち上がる時点ｔＲＥＦＴＲＡＳで臨時リフレッシュが終了する。このように、臨時リフレッシュ動作は、リフレッシュタイマ１３０の遅延時間τ３によって自動的に終了する。
（第１の実施形態の第１の変形例）
図１８および図１９は、第1の実施形態の第１の変形例による半導体記憶装置２００の回路図である。半導体記憶装置２００は、オープン型ビット線構成を有する点で半導体記憶装置１００と異なる。従って、本変形例では、メモリセルＭＣがワード線とビット線との総ての交点に設けられている。カウンタセルＣＣもワード線とカウンタビット線との総ての交点に設けられている。また、ビット線ＢＢＬＬ０〜ＢＢＬＬ１０２３は設けられていない。
センスアンプコア０の構成は、図４に示したものと同一であるのでその説明を省略する。また、カウンタセンスアンプＣＳＡの構成は、図６に示したものと同様であり、カウンタセンスアンプＣＳＡの動作は図１３、図１５、図１７に示した動作と同様であるのでその説明を省略する。さらに、ＡＮＤゲート１０の出力信号ＣＰＭＰより先の回路は、第１の実施形態と同様であるので、その説明も省略する。
第１の変形例は、第１の実施形態と同様にセンスアンプコア０およびカウンタセンスアンプＣＳＡを有する。従って、第１の変形例は、オープンビット線構成を有するものの、第１の実施形態と同様の効果を有する。
（第１の実施形態の第２の変形例）
図２０は、第1の実施形態の第２の変形例による半導体記憶装置３００のサブデータセンスアンプＳＤＳＡの回路図である。第２の変形例では、ダミーセルやダミーセルに関係する信号線ＤＣＷＬ、ＢＤＣＷＬが無く、基準信号を電源ＶＲＥＦから得る形態である。平均化トランジスタＡＶＴは、電源ＶＲＥＦとビット線ＢＬＬｉとの間に接続されている。第２の変形例のその他の構成は第１の変形例の構成と同様でよい。よって、第２の変形例は、第１の変形例と同様の効果を有する。
（第１の実施形態の第３の変形例）
図２１は、第1の実施形態の第３の変形例による半導体記憶装置のセンスアンプコアＳＡＣ０の回路図である。第３の変形例では、ＰＭＯＳトランジスタＴＰ４のゲートとセンスノードＳＮ０との間にＰＭＯＳトランジスタＴＰ８が接続されている。ＰＭＯＳトランジスタＴＰ６のゲートとセンスノードＢＳＮ０との間にＰＭＯＳトランジスタＴＰ９が接続されている。トランジスタＴＰ８は、カレントミラー信号ＣＭによって制御され、トランジスタＴＰ９は、カラントミラー信号ＢＣＭによって制御される。第３の変形例の他の構成は、第１の実施形態の構成と同様でよい。
第３の変形例の動作は、第１の実施形態の動作と以下の点で異なる。メモリセルＭＣがセンスノードＳＮｉに接続され、ダミーメモリセルＤＭＣがセンスノードＢＳＮｉに接続された場合、信号ＣＭがＨＩＧＨになり、信号ＢＣＭがＬＯＷとなる。これにより、センスノードＢＳＮｉがカレントミラー回路の基準電位になる。一方、ダミーメモリセルＤＭＣがセンスノードＳＮｉに接続され、メモリセルＭＣがセンスノードＢＳＮｉに接続された場合、信号ＢＣＭがＨＩＧＨになり、信号ＣＭがＬＯＷとなる。これにより、センスノードＳＮｉがカレントミラー回路の基準電位になる。このような構成により、データセンスアンプＤＳＡは、より安定にデータを検出することが可能となる。
第３の変形例は、上記第１の変形例または第２の変形例と組み合わせることができる。また、第３の変形例は、後述の第２の実施形態に適用することができる。
（第２の実施形態）
図２２は、本発明に係る実施形態に従った半導体装置４００の構成を示すブロック図である。第２の実施形態は、ＣＯＲ信号発生器１５０を備えている点で第１の実施形態と異なる。ＣＯＲ信号発生器１５０は、ＣＡＳビフォアＲＡＳ信号ＣＢＲおよびリフレッシュ信号ＲＥＦＲＥＳＨを入力し、それらのＯＲ信号をＣＯＲ信号として出力する。ＣＯＲ信号は図２３に示すようにデータセンスアンプＤＳＡに用いられる。
図２３は、半導体記憶装置４００のセンスアンプＳＡＣ０の回路図である。半導体記憶装置４００は、ＡＮＤゲート２０の２つの入力にそれぞれ接続されたＯＲゲート４０１、４０２と、ＡＮＤゲート４０の２つの入力にそれぞれ接続されたＯＲゲート４０５、４０６と、ＯＲゲート３０の２つの入力に接続されたＡＮＤゲート４０３、４０４とを備えている。ＯＲゲート４０１は、信号ＣＯＲの反転信号およびＢＳＡＮを入力する。ＯＲゲート４０２は、信号ＣＳＬ０の反転信号、ＣＯＲおよびＢＳＡＮを入力する。ＯＲゲート４０５は、信号ＣＯＲの反転信号およびＢＬＯＡＤＯＮを入力する。ＯＲゲート４０６は、信号ＣＯＲ、ＢＬＯＡＤＯＮおよびＣＳＬ０の反転信号を入力する。ＡＮＤゲート４０３は、信号ＣＯＲおよびＳＡＰを入力する。ＡＮＤゲート４０４は、信号ＣＯＲの反転信号、ＳＡＰおよびＣＳＬ０を入力する。信号ＣＯＲは、ＣＡＳビフォアＲＡＳ信号ＣＢＲまたはリフレッシュ信号ＲＥＦＲＥＳＨのいずれかがＨＩＧＨに立ち上がった場合にＨＩＧＨに立ち上がる信号である。
信号ＢＳＡＮ、ＢＬＯＡＤＯＮ、ＳＡＰ、ＣＳＬ０の動作は、第１の実施形態のリフレッシュ動作時のそれらと同様でよい。従って、信号ＢＳＡＮ、ＢＬＯＡＤＯＮおよびＳＡＰは、通常のリフレッシュ動作時、読出し／書込み動作時および臨時リフレッシュ動作時のどのサイクルでも同じように活性化される。
第２の実施形態は、カラム選択線ＣＳＬと平行したカラム方向に走る配線ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉを有さずとも、第１の実施形態と同様の動作を実行することができる。よって、信号ＢＬＯＡＤＯＮｉ、ＢＳＡＮｉおよびＳＡＰｉの信号を生成するための回路が不要になる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
（第３の実施形態）
第３の実施形態による半導体記憶装置は、リフレッシュ信号ＲＥＦＲＥＳＨ、あるいは、リフレッシュ信号ＲＥＦＲＥＳＨに基づくビジー信号ＢＵＳＹを半導体記憶装置の外部へ出力する。図２４は、リフレッシュ信号ＲＥＦＲＥＳＨをビジー信号ＢＵＳＹとして出力する回路を示している。この回路が図１０に示したリフレッシュコントローラ１１０の出力に接続される。第３の実施形態の他の構成は、第１または第２の実施形態の構成と同様でよい。
ビジー信号ＢＵＳＹを半導体記憶装置の外部へ出力することによって、ユーザは、臨時リフレッシュ動作が開始されたことを知ることができる。また、第３の実施形態は、第１または第２の実施形態と同様の効果を有する。
（第４の実施形態）
図２５は、本発明に係る第４の実施形態に従った半導体記憶装置５００の構成を示すブロック図である。半導体記憶装置５００のセルアレイＤＣＡ、ＣＣＡは、カラム方向に配列されたメモリセルＭＣに接続されたローカルビット線ＬＢＬと、ロウ方向に配列されたメモリセルＭＣに接続されたローカルワード線ＬＷＬとを備える。半導体記憶装置５００は、複数のローカルビット線ＬＢＬにローカルビット線スイッチＬＢＬＳＷを介して接続されたメインビット線ＭＢＬと、複数のローカルワード線ＬＷＬにローカルワード線ドライバＬＷＬＤを介して接続されたメインワード線ＭＷＬと、複数のローカルワード線ドライバＬＷＬＤに接続されたロウデコーダ／メインワード線ドライバＲＤ／ＭＷＬＤとをさらに備える。メインビット線ＭＢＬはそれぞれセンスアンプＤＳＡまたはＣＳＡに接続されている。このように、センスアンプに接続されたメインビット線ＭＢＬに、複数のローカルビット線ＬＢＬが接続された構造を“階層ビット線構成”という。尚、本実施形態は、オープンビット線構成を有する。
第４の実施形態では、１個のローカルビット線スイッチＬＢＬＳＷは、４本のローカルビット線ＬＢＬのいずれかを１本のメインビット線ＭＢＬに接続することができるように構成されている。さらに、センスアンプＳ／Ａには、４つのローカルビット線スイッチＬＢＬＳＷのうちセンスアンプＳ／Ａに対して対称の位置にある２つのローカルビット線スイッチＬＢＬＳＷを介してメインビット線ＭＢＬ経由でローカルビット線が接続する。また、ロウデコーダ・メインワード線ドライバＲＤ・ＭＷＬＤは、４つのローカルワード線ドライバＬＷＬＤのうち１つのローカルワード線ドライバＬＷＬＤを介してメインワード線ＭＷＬ経由でローカルワード線を活性化することができるように構成されている。
ローカルビット線ＬＢＬは、１つのメモリセルアレイＭＣＡに５２８本設けられている。このうち、５１２本の第１のローカルビット線ＬＢＬはデータを記憶するために用いられ、１６本の第２のローカルビット線ＬＢＬはカウンタとして用いられる。５１２本の第１のローカルビット線ＬＢＬは、２５６キロビットのデータを格納することができる。１６本の第２のローカルビット線ＬＢＬは、８キロビットのカウントデータを記憶することができる。また、ローカルワード線ＬＷＬは、１つのメモリセルアレイＭＣＡに５１２本設けられている。このようなメモリセルアレイＭＣＡが、８行８列で６４個設けられている。
メモリセルアレイ群の中央部にセンスアンプＳ／Ａがロウ方向に配列されている。
第４の実施形態では、リフレッシュ要求信号ＲＥＦＲＥＱが立ち下がった場合に、或るメインワード線ＭＷＬに接続された第１のローカルビット線ＬＢＬの数だけ臨時リフレッシュ動作を繰り返す。このとき、１回の臨時リフレッシュ動作は、１回のＲＡＳプリチャージ期間に実行され、１本のローカルワード線ＬＷＬに接続された全メモリセルＭＣをリフレッシュする。
図２６は、データ用の第１のローカルビット線スイッチＬＢＬＳＷの構成を示す回路図である。第１のローカルビット線スイッチＬＢＬＳＷは、ブートストラップ回路で構成されたスイッチング回路である。第１のローカルビット線スイッチＬＢＬＳＷは、メインビット線ＭＢＬｉとローカルビット線ＬＢＬｉｊとの間に接続されたスイッチング素子ＴＳＷｉｊを備えている。メインビット線ＭＢＬｉに接続されたローカルビット線ＬＢＬｉｊに対応する信号ＳＷｉｊを予めＨＩＧＨにブートする。これにより、メインビット線ＭＢＬｉおよびローカルビット線ＬＢＬｉｊが同電位になるようにスイッチング素子ＴＳＷｉｊがオン状態となる。このとき非選択ローカルビット線ＬＢＬとメインビット線ＭＢＬとの間のスイッチング素子ＴＳＷはオフ状態のままとする。
カウンタセルＣＣに接続された第２のローカルビット線スイッチＬＢＬＳＷの構成は、図２６示す構成と同様であるので、図２６を参照して説明する。カウンタセルＣＣは、ローカルワード線ごとに１６個設けられている。このうち８個のカウンタセルＣＣ０〜ＣＣ７は、８本のメインビット線ＭＢＬに接続される８本の第２のローカルビット線ＬＢＬからなる第１のグループに接続されている。残りの８個のカウンタセルＣＣ８〜ＣＣ１５は、第１のグループとは別の８本の第２のローカルビット線ＬＢＬからなる第２のグループに接続されている。カウンタセルＣＣ０〜ＣＣ７は、例えば、８本の第２のローカルビット線ＬＢＬ００〜ＬＢＬ７０に接続され、カウンタセルＣＣ８〜ＣＣ１５は、例えば、８本の第２のローカルビット線ＬＢＬ０２〜ＬＢＬ７２に接続されている。
図２７に示すように、ローカルビット線スイッチＬＢＬＳＷを制御するＬＢＬスイッチ制御回路ＬＢＬＳＣは、カウンタセルＣＣに用いられる第２のローカルビット線スイッチＬＢＬＳＷを制御するカウンタ用ＬＢＬスイッチ制御回路ＬＢＬＳＣと、データメモリセルＭＣに用いられる第１のローカルビット線スイッチＬＢＬＳＷを制御するデータ用ＬＢＬスイッチ制御回路ＬＢＬＳＣとを備えている。カウンタ用ＬＢＬスイッチ制御回路ＬＢＬＳＣおよびデータ用ＬＢＬスイッチ制御回路ＬＢＬＳＣは、それぞれ個別独立に動作することができる。
第４の実施形態の動作は、基本的には第１の実施形態の動作と同様であるが、次の点で異なる。
（相違点１）カウンタセルアレイＣＣＡにおいてメインビット線ＭＢＬに複数のローカルビット線が接続されているので、臨時リフレッシュ動作は、このメインビット線ＭＢＬに接続されたローカルビット線の数だけ実行する必要がある。より詳細には、或るローカルワード線ＬＷＬの活性化回数が２５６になると、次のＢＲＡＳプリチャージ期間に複数のローカルビット線ＬＢＬのうちいずれかのローカルビット線ＬＢＬと上記ローカルワード線ＬＷＬとに接続されたメモリセルＭＣを臨時リフレッシュする。さらに、その次のサイクルでＢＲＡＳプリチャージ期間に複数のローカルビット線ＬＢＬのうち他のローカルビット線ＬＢＬと上記ローカルワード線ＬＷＬとに接続されたメモリセルＭＣを臨時リフレッシュする。例えば、活性化回数が２５６になった直後のＢＲＡＳプリチャージ期間に、図２６のローカルビット線ＬＢＬ００と上記ローカルワード線ＬＷＬとに接続されたメモリセルＭＣをリフレッシュする。その次のＢＲＡＳプリチャージ期間に、図２６のローカルビット線ＬＢＬ０２と上記ローカルワード線ＬＷＬとに接続されたメモリセルＭＣをリフレッシュする。換言すると、本実施形態は、リフレッシュ要求信号ＲＥＦＲＥＱが活性化された後の連続した少なくとも２回のＢＲＡＳプリチャージ期間に、或るメインビット線ＭＢＬに接続された複数のローカルビット線ＬＢＬに接続されたメモリセルＭＣを、ローカルビット線ＬＢＬごとにリフレッシュする。
（相違点２）本実施形態のカウンタセルアレイＣＣＡでは、或るローカルワード線ＬＷＬに対して１６個のカウンタセルＣＣ０〜ＣＣ１５が接続されている。通常の読出し／書込み動作時には、８個のカウンタセルＣＣ０〜ＣＣ７に格納された活性化回数のデータが読み出される。この活性化回数のデータは、インクリメントされた後、カウンタセルＣＣ０〜ＣＣ７に書き戻される。これとともに、同一の活性化回数のデータが、カウンタセルＣＣ８〜ＣＣ１５にも書き込まれる。即ち、カウンタ用のローカルビット線スイッチ制御回路ＬＢＬＳＣは、インクリメントされた活性化回数のデータをまずカウンタセルＣＣ０〜ＣＣ７に書き戻すようにローカルビット線スイッチＬＢＬＳＷを制御し、それとともに、カウンタセルＣＣ８〜ＣＣ１５にも書き込むようにローカルビット線スイッチＬＢＬＳＷを制御する。このように、同一のメインビット線ＭＢＬに属する１６個のカウンタセルＣＣ０〜ＣＣ１５のうち、或る第２のローカルビット線ＬＢＬに接続された８個のカウンタセルＣＣ０〜ＣＣ７と他の第２のローカルビット線ＬＢＬに接続された８個のカウンタセルＣＣ８〜ＣＣ１５は同一の活性化回数のデータを格納する。これにより、このメインビット線ＭＢＬに接続された第２のローカルビット線ＬＢＬのうちいずれを選択したとしても、正確な活性化回数を読み出すことができる。
尚、第４の実施形態では、ワード線も、ビット線と同様に階層構造に構成されていたが、ワード線は、必ずしも階層構造である必要は無い。
（第５の実施形態）
図２８は、本発明に係る第５の実施形態に従った半導体記憶装置６００の構成を示すブロック図である。第５の実施形態は、リフレッシュコントローラ１１０に代えて、アドレスコンパレータＡＤＤＣを備えている点で第２の実施形態と異なる。
アドレスコンパレータＡＤＤＣは、リフレッシュ要求信号ＲＥＦＲＥＱまたはＣＰＭＰを受けて、このときに活性化されたロウアドレスＲＡ１をロウアドレスバッファＲＡＢから獲得する。アドレスコンパレータＡＤＤＣは、その後に入力されるロウアドレスＲＡ２をロウアドレスバッファＲＡＢから獲得する。さらに、アドレスコンパレータＡＤＤＣは、ロウアドレスＲＡ２をロウアドレスＲＡ１と比較する。ロウアドレスＲＡ１およびロウアドレスＲＡ２が一致する場合には、リフレッシュ信号ＲＥＦＲＥＳＨを出力し、臨時リフレッシュ動作が実行される。
通常のリフレッシュ動作において、信号ＣＢＲが出力された場合であっても、アドレスコンパレータＡＤＤＣは、ロウアドレスカウンタＲＡＣからのロウアドレスＲＡ３をロウアドレスＲＡ１と比較する。ロウアドレスＲＡ３およびロウアドレスＲＡ１が一致する場合には、リフレッシュ信号ＲＥＦＲＥＳＨが出力される。
読出し／書込み動作においても、アドレスコンパレータＡＤＤＣは、ロウアドレスバッファＲＡＢからのロウアドレスＲＡ４をロウアドレスＲＡ１と比較する。ロウアドレスＲＡ４およびロウアドレスＲＡ１が一致する場合には、リフレッシュ信号ＲＥＦＲＥＳＨが出力される。この場合、読出し／書込み動作であるにもかかわらず、ロウアドレスＲＡ１のワード線に接続されたメモリセルＭＣがリフレッシュされる。
アドレスコンパレータＡＤＤＣは、複数設けられてもよい。各アドレスコンパレータＡＤＤＣは、活性化回数が所定値に達した複数のワード線をそれぞれ格納することができる。従って、或るアドレスコンパレータＡＤＤＣがロウアドレスＲＡ１を格納し、次のロウアドレスＲＡ１の選択を待機している期間に、他のロウアドレスＲＡ５の活性化回数が所定値に達した場合であっても、他のアドレスコンパレータＡＤＤＣがロウアドレスＲＡ５を格納することができる。
上記第１から第５の実施形態において、１つの活性化回数のデータは、同一のセルアレイに属する８ビット分のカウンタセルＣＣに格納されていた。しかし、１つの活性化回数のデータを１ビット、あるいは、複数ビットに分割し、この分割されたデータを複数のセルアレイに属するカウンタセルＣＣに格納してもよい。例えば、活性化回数のデータを１ビットずつ分割し、この１ビットデータを異なる８つのセルアレイに属するカウンタセルＣＣに格納してもよい。また、活性化回数のデータを２ビットずつ分割し、この２ビットデータを異なる４つのセルアレイに属するカウンタセルＣＣに格納してもよい。この場合、複数のセルアレイに設けられた８ビット分のカウンタセルＣＣは、同時に活性化される。
カウンタセルＣＣは複数のセルアレイに設けられているので、各メモリセルアレイＭＣＡに属するカウンタセルＣＣの数を低減することができる。例えば、カウンタセルＣＣが２ビット分ずつ異なる４つのセルアレイに設けられている場合、各メモリセルアレイＭＣＡに属するカウンタセルＣＣの数は、各ワード線当たり２ビットで足りる。これにより、カウンタセルＣＣが占める面積を小さくすることができるので、チップサイズを小さくすることができる。
第１から第５の実施形態において、電源投入後、半導体記憶装置を使用する前に、カウンタセルＣＣを初期化する必要がある。初期化とは、信号ＤＱ、ＢＤＱからみて論理的にデータ“０”にすることをいう。カウンタセルＣＣを初期化する方法としては、電源投入後、半導体記憶装置を使用する前に、全ワード線をリフレッシュすることである。より詳細には、信号ＣＢＲによるリフレッシュ動作を全ワード線が立ち上がる回数だけ繰り返す。４Ｋリフレッシュサイクルの製品では４０９６回だけリフレッシュ動作を実行する。もし、１回のリフレッシュ動作が１００ｎｓ掛かるとすると、このリフレッシュ動作を実行するために必要な期間は、４０９６×１００ｎｓ≒４１０μｓである。
図２９は、カウンタＤＱバッファＣＤＱＢの変形例を示す図である。この変形例によれば、カウンタセルＣＣを初期状態にセットする動作（以下、初期セット動作ともいう）が不要となる。電源投入時には、ワード線は低電圧ＶＷＬＬ(例えば、データ保持時におけるソース電位を０Ｖとしたときには−１．５Ｖ)に維持されている。これにより、電源投入後、充分な時間（数秒程度）が経過した後には、全カウンタセルＣＣに記憶されたデータは“１”に変化する。なぜならば、リーク電流によってメモリセルＭＣのフローティングボディにホールが蓄積されてくるからである。
ここで、ＤＱ線に属するビット線に接続されたメモリセルの論理はＤＱ線の論理と同じであるが、ＢＤＱ線に属するビット線に接続されたメモリセルの論理はＤＱ線の論理とは逆になる。従って、第１の実施形態のようなフォールデッド型ビット線構成を有する半導体記憶装置では、カウンタＤＱバッファＣＤＱＢから加算器ＨＡへ送る論理および加算器ＨＡからカウンタＤＱバッファＣＤＱＢへ戻す論理を、ロウアドレスの最下位ビットＡ０Ｒに基づいて変更する必要がある。
例えば、ロウアドレスの最下位ビットＡ０Ｒがデータ“１”（ＨＩＧＨ）であり、初期のカウンタセルＣＣのデータ“１”（ＨＩＧＨ）が信号線ＣＤＱｉに伝達された場合、ＢＡ０ＲがＬＯＷとなり、信号ＢＣＤＱｉがＬＯＷとなるので、加算器への出力ＣＲＤｉはＬＯＷとなる。最下位ビットＡ０Ｒがデータ“０”（ＬＯＷ）であり、初期のカウンタセルＣＣのデータ“１”（ＨＩＧＨ）が信号線ＢＣＤＱｉに伝達された場合、Ａ０ＲがＬＯＷとなり、信号ＣＤＱｉがＬＯＷとなるので、加算器への出力ＣＲＤｉはやなりＬＯＷとなる。カウンタセルＣＣの初期状態は総てデータ“１”であるので、カウントデータの出力ＣＲＤｉの初期値は、全ロウアドレスについて“００００００００”となる。
一方、加算器ＨＡｉからの入力ＣＷＤｉも、最下位ビットＡ０Ｒに基づいて変更される。カウントデータのうちインクリメントされていないビットの入力ＣＷＤｉはデータ“０”である。最下位ビットＡ０Ｒがデータ“１”である場合、ノードＮ１００がＨＩＧＨとなるので、信号線ＣＤＱｉがＨＩＧＨになり、データ“１”が信号線ＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。最下位ビットＡ０Ｒがデータ“０”である場合、ノードＮ１００がＬＯＷとなるので、信号線ＢＣＤＱｉがＨＩＧＨになり、データ“１”が信号線ＢＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。
カウントデータのうちインクリメントされたビットの入力ＣＷＤｉはデータ“１”である。よって、最下位ビットＡ０Ｒがデータ“１”である場合にデータ“０”が信号線ＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。最下位ビットＡ０Ｒがデータ“０”である場合に、データ“０”が信号線ＢＣＤＱｉに接続されたカウンタセルＣＣへ書き込まれる。
このように、図２９に示す変形例は、ロウアドレスの最下位ビットに基づき、全カウンタセルＣＣの初期状態（データ“１”）を利用してカウントデータの初期状態“０００００００”を生成し、これを加算器ＨＡへ出力することができる。さらに、この変形例は、ロウアドレスの最下位ビットに基づき、加算器ＨＡからのカウントデータのうちインクリメントされていないビットを初期状態“０”でカウンタセルＣＣに書き戻し、尚且つ、インクリメントされたビットを初期状態と異なるデータ“１”にしてカウンタセルＣＣに書き戻すことができる。
図２９は、フォールデッド型ビット線構成を有する半導体記憶装置に対応するカウンタＤＱバッファＣＤＱＢを示した。一方、オープンビット線構成を有する半導体記憶装置では、センスアンプの左右のセルアレイのいずれにカウンタセルＣＣが属するかによってＤＱの論理とカウンタセルＣＣの論理とが変わる。よって、図２９のＡ０Ｒ、ＢＡ０Ｒを、例えば、より上位のアドレスＡ１０Ｒ、ＢＡ１０Ｒに置換すればよい。ここで、Ａ１０Ｒは、センスアンプの左右と決める１１番目のロウアドレスであり、例えば、センスアンプの左側に位置するメモリセルはＡ１０ＲがＬＯＷであり、右側に位置するメモリセルはＡ１０ＲがＨＩＧＨとアドレスが割り付けられているものと仮定している。
このように初期セット動作を実行することなく、全カウンタセルＣＣの初期状態（データ“１”）を利用する場合、電源投入後、カウンタセルＣＣのデータが“１”になる時間は室温(〜２５℃)において数秒程度と考えられる。
図３０は、加算器ＨＡｉの変形例を示す回路図である。この場合は、図８のカウンタＤＱバッファＣＤＱＢｉを用いつつ、図９の加算器ＨＡを図３０のように変更することによって初期セット動作を不要とすることができる。
本発明に係る第１の実施形態に従った半導体記憶装置１００の構成を示すブロック図。 半導体記憶装置１００の構成をより詳細に示した回路図。 データセンスアンプＤＳＡの一部を詳細に示した回路図。 図３に示したセンスアンプコアＳＡＣの内部を詳細に示した回路図。 カウンタセンスアンプＣＳＡの内部を詳細に示した回路図。 図５に示したカウンタセンスアンプコアＣＳＡＣの内部を詳細に示した回路図。 図２に示すＤＱバッファＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図。 図２に示すカウンタＤＱバッファＣＤＱＢｉ（ｉ＝０〜７）の詳細を示す回路図。 加算器（half adder）ＨＡｉの内部を示す回路図。 リフレッシュコントローラ１１０、ＲＩＮＴ発生器１２０およびリフレッシュタイマ１３０の内部を示す回路図。 ロウアドレススイッチＲＡＳＷの内部を示す回路図。 通常のリフレッシュ動作における半導体記憶装置１００のタイミング図。 通常のリフレッシュ動作における半導体記憶装置１００のタイミング図。 読出し／書込み動作における半導体記憶装置１００のタイミング図。 読出し／書込み動作における半導体記憶装置１００のタイミング図。 臨時リフレッシュ動作における半導体記憶装置１００のタイミング図。 臨時リフレッシュ動作における半導体記憶装置１００のタイミング図。 第1の実施形態の第１の変形例による半導体記憶装置２００の回路図。 第1の実施形態の第１の変形例による半導体記憶装置２００の回路図。 第1の実施形態の第２の変形例による半導体記憶装置３００のサブデータセンスアンプＳＤＳＡの回路図。 第1の実施形態の第３の変形例による半導体記憶装置のセンスアンプコアＳＡＣ０の回路図。 本発明に係る実施形態に従った半導体装置４００の構成を示すブロック図。 半導体記憶装置４００のセンスアンプＳＡＣ０の回路図。 リフレッシュ信号ＲＥＦＲＥＳＨをビジー信号ＢＵＳＹとして出力する回路の回路図。 本発明に係る第４の実施形態に従った半導体記憶装置５００の構成を示すブロック図。 ローカルビット線スイッチＬＢＬＳＷの構成を示す回路図。 ローカルビット線スイッチＬＢＬＳＷを制御するＬＢＬスイッチ制御回路ＬＢＬＳＣのブロック図。 本発明に係る実施形態に従った半導体記憶装置６００の構成を示すブロック図。 カウンタＤＱバッファＣＤＱＢの変形例を示す図。 加算器ＨＡｉの変形例を示す回路図。
符号の説明
１００…半導体記憶装置
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
ＷＬＬ、ＷＬＲ…ワード線
ＢＬＬ，ＢＬＲ…ビット線
ＣＣ…カウンタセル
ＣＣＡ…カウンタセルアレイ
ＨＡｉ…加算器
ＣＤＱＢｉ…カウンタバッファ回路
１０…リフレッシュ要求回路

Claims (5)

  1. フローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
    複数の前記メモリセルを含むメモリセルアレイと、
    前記メモリセルアレイの各ロウに配列された前記メモリセルに接続されたワード線と、
    前記ワード線の各々に対応して設けられたカウンタセルを含み、前記ワード線が活性化された回数を記憶するカウンタセルアレイと、
    前記メモリセルのデータの読出しまたは書込み動作ごとに、前記カウンタセルアレイから読み出された前記ワード線の活性化回数をインクリメントする加算器と、
    前記カウンタセルアレイから読み出された前記ワード線の活性化回数を一時的に格納し、インクリメントされた活性化回数を前記カウンタセルアレイに書き戻すカウンタバッファ回路と、
    前記ワード線の活性化回数が所定値になった場合に、該ワード線に接続された前記メモリセルに対してリフレッシュ動作を行う指示を出力するリフレッシュ要求回路とを備えた半導体記憶装置。
  2. 前記メモリセルアレイの各列の前記メモリセルに接続されたデータビット線と、
    複数の前記データビット線ごとに対応して設けられ、前記メモリセルのデータを検出するデータセンスアンプと、
    前記データセンスアンプに対応して設けられ、前記データセンスアンプにおいて検出されたデータを増幅するデータバッファ回路と、
    前記カウンタセルアレイの各列の前記カウンタセルに接続されたカウンタビット線と、
    前記カウンタビット線に対応して設けられ、前記カウンタセルのデータを検出するカウンタセンスアンプとをさらに備え、
    前記データセンスアンプは、前記メモリセルのデータの読出しまたは書込み動作時に、前記複数のデータビット線のうち選択された一部のデータビット線のデータを検出し、
    前記データセンスアンプは、前記リフレッシュ動作実行時に、前記複数のデータビット線の総てをリフレッシュすることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記リフレッシュ動作は、前記メモリセルのデータの読出しまたは書込み動作と、次の読出しまたは書込み動作との間のプリチャージ期間に実行されることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記リフレッシュ要求回路からの出力信号に基づいたリフレッシュ要求信号をラッチする第１のフリップフロップ回路と、
    該リフレッシュ要求信号に基づき前記リフレッシュ動作を開始するリフレッシュ信号を、前記メモリセルのデータの読出しおよび書込み動作と次の読出しおよび書込み動作との間のプリチャージ期間において出力する第２のフリップフロップ回路とを含むリフレッシュコントローラをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記メモリセルに接続された第１のローカルビット線と、
    複数の前記第１のローカルビット線に対応して設けられ、前記データセンスアンプに接続された第１のメインビット線と、
    前記第１のメインビット線と前記第１のローカルビット線との間に接続された第１のスイッチング回路と、
    前記カウンタセルに接続された第２のローカルビット線と、
    複数の前記第２のローカルビット線に対応して設けられ、前記カウンタセンスアンプに接続された第２のメインビット線と、
    前記第２のメインビット線と前記第２のローカルビット線との間に接続された第２のスイッチング回路とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
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