CN114121074B - 存储阵列自刷新频率测试方法与存储阵列测试设备 - Google Patents

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Abstract

本公开提供一种存储阵列自刷新频率测试方法与存储阵列测试设备。所述测试方法包括：提供存储阵列；确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tn的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tn‑1＜Tn，2≤n≤m；根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。本公开实施例可以准确测量存储阵列的自刷新频率。

Description

存储阵列自刷新频率测试方法与存储阵列测试设备
技术领域
本公开涉及集成电路制造技术领域，具体而言，涉及一种存储阵列自刷新频率测试方法与应用该测试方法的存储阵列测试设备。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存取存储器)是一种半导体存储器，主要的作用原理是利用存储电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中存储单元中的晶体管存在漏电电流，晶体管连接的存储电容上所存储的电荷数量会受漏电电流变动而导致数据丢失。因此对于DRAM来说，周期性地充电即刷新是一个无可避免的要件。在不刷新的情况下，DRAM内部存储的数据在常温下会在几秒时间内丢失，所以DRAM芯片通常设置主动刷新(Auto Refresh)和自刷新(Self Refresh)来保证数据完整性。
主动刷新是由处理器提供刷新命令以控制DRAM芯片执行一次刷新动作，刷新频率由处理器控制。JEDEC(Joint Electron Device Engineering Council，联合电子设备工程委员会)定义DRAM芯片要在64ms内完成8192次主动刷新以实现整个芯片的刷新，两次刷新的间隔tREFI被定义为7.8us。但是JEDEC只定义了DRAM自刷新模式的存在，没有明确的定义自刷新的频率。
因为在DRAM设计上自刷新频率往往和温度以及芯片的数据维持(Retention)能力有关系，所以检测自刷新频率是设计验证工作中的重要一环。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储阵列自刷新频率测试方法与存储阵列测试设备，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的无法准确测量存储阵列自刷新频率的问题。
根据本公开实施例的第一方面，提供一种存储阵列自刷新频率测试方法，包括：提供存储阵列；确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tn的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tn-1＜Tn，2≤n≤m；根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。
在本公开的一种示例性实施例中，所述确定所述存储阵列中各存储单元漏电的最短时长包括：停止所述存储阵列的自刷新功能和主动刷新功能，对所述存储阵列写入所述预设数据；多次读取所述存储阵列，在读取结果首次不为所述预设数据时确定本次读取所述存储阵列的时间点与上次读取所述存储阵列的时间点之间的时间差；将所述时间差设置为所述最短时长。
在本公开的一种示例性实施例中，所述多次读取所述存储阵列包括：在第k次读取所述存储阵列的时间点为tk时，tk+1-tk与tk-tk-1的差值不大于0.01秒，k为正整数，k≥2。
在本公开的一种示例性实施例中，所述根据所述第一时长设定所述存储阵列的主动刷新周期包括：确定所述第一时长与所述存储阵列对应的一个主动刷新周期内的刷新次数的比值，并标记为第二时长；将所述主动刷新周期设置为所述第一时长和所述第二时长之和。
在本公开的一种示例性实施例中，所述根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率包括：确定读取状态为未读取到预设数据的测试，并标记为备选测试；根据多个所述备选测试对应的自刷新时长确定所述存储阵列的自刷新周期。
在本公开的一种示例性实施例中，所述根据多个所述备选测试对应的自刷新时长确定所述存储阵列的自刷新周期包括：获取多个所述备选测试对应的自刷新时长；将多个所述备选测试对应的自刷新时长进行两两相减以获取多个目标差值；根据所述多个目标差值确定所述存储阵列的自刷新周期。
在本公开的一种示例性实施例中，第n次测试的自刷新时长Tn与第n-1次测试的自刷新时长Tn-1的差值为固定值，且所述差值小于1us。
在本公开的一种示例性实施例中，所述根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率包括：根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新周期；确定所述存储阵列的一个刷新周期内的刷新次数；根据所述存储阵列的一个刷新周期内的刷新次数和所述存储阵列的所述自刷新周期的比值确定所述存储阵列的自刷新频率。
在本公开的一种示例性实施例中，所述存储阵列的一个刷新周期内的刷新次数为8192次。
根据本公开的第二方面，提供一种存储阵列测试设备，包括：存储器；处理器，用于执行所述存储器中存储的代码，以执行如上任一项所述的存储阵列自刷新频率测试方法。
本公开实施例通过使用必定导致部分存储单元失效的主动刷新频率配合存储阵列的自刷新进行多次刷新测试，可以根据每次测试的读取状态确定每次测试对应的设定时间Tn内被自刷新的存储单元的范围，根据多次测试对应的读取状态确定存储阵列的自刷新周期，进而可以准确计算出存储阵列的自刷新频率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开示例性实施例中存储阵列自刷新频率测试方法的流程图。
图2是本公开实施例中提供的存储阵列的示意图。
图3是本公开一个实施例中步骤S104的子流程图。
图4是本公开实施例中一次测试的流程示意图。
图5A～图5C是本公开实施例中自刷新覆盖范围与读取状态的关系示意图。
图6是本公开一个实施例中步骤S110的子流程图。
图7是本公开一个实施例中步骤S1102的子流程图。
图8是本公开一个实施例中一种存储阵列测试设备的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1示意性示出本公开示例性实施例中存储阵列自刷新频率测试方法的流程图。参考图1，存储阵列自刷新频率测试方法100可以包括：
步骤S102，提供存储阵列；
步骤S104，确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；
步骤S106，根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；
步骤S108，进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tn的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tn-1＜Tn，2≤n≤m；
步骤S110，根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。
本公开实施例通过使用必定导致部分存储单元失效的主动刷新频率配合存储阵列的自刷新进行多次刷新测试，可以根据每次测试的读取状态确定每次测试对应的设定时间Tn内被自刷新的存储单元的范围，根据多次测试对应的读取状态确定存储阵列的自刷新周期，进而可以准确计算出存储阵列的自刷新频率。
下面，对存储阵列自刷新频率测试方法100的各步骤进行详细说明。
在步骤S102，提供存储阵列。
图2是本公开实施例中提供的存储阵列的示意图。
参考图2，在本公开实施例中，存储阵列200包括X行Y列(X和Y均为正整数)个存储单元CELL，每个存储单元CELL包括一个晶体管和一个存储电容。存储电容的一端接地，另一端连接晶体管的第一端；晶体管的第二端连接位线(Bit Line，BL)，控制端连接字线(WordLine，WL)。
在步骤S104，确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长。
本公开实施例主要手段是使用主动刷新配合自刷新进行刷新测试，通过区分主动刷新和自刷新的作用域来确定对应时间内自刷新作用的存储单元的范围。自刷新必定不会导致存储单元的存储状态异常，因此需要设置主动刷新为必定导致存储单元的存储状态异常。
为了确定必定导致至少一个存储单元漏电的主动刷新频率，首先要在步骤S104确定存储阵列中存储单元漏电的最短时长，即计算存储阵列的数据维持(Retention)能力。
图3是本公开一个实施例中步骤S104的子流程图。
参考图3，步骤S104可以包括：
步骤S1041，停止所述存储阵列的自刷新功能和主动刷新功能，对所述存储阵列写入所述预设数据；
步骤S1042，多次读取所述存储阵列，在读取结果首次不为所述预设数据时确定本次读取所述存储阵列的时间点与上次读取所述存储阵列的时间点之间的时间差；
步骤S1043，将所述时间差设置为所述最短时长。
首先可以控制存储阵列200停止自刷新和主动刷新，然后通过连接各存储单元的字线和位线对存储阵列200中的全部存储单元写入预设数据，例如，对全部存储单元写1。接下来，多次读取全部存储单元的存储数据，在第一次发现存储数据不是该预设数据(即至少一个存储单元的存储状态由于漏电发生了变更)时，确定本次读取与上次读取的时间差。
由于每次读取相当于刷新一次，为了准确判断所述存储单元失效时长，设第k次读取存储阵列的时间点(既可以为开始时间点也可以为结束时间点)为tk(k为正整数)，可以设置tk+1-tk与tk-tk-1具有固定的正数差值，该差值不大于0.01秒，例如可以为0.01秒、0.005秒等。举例来说，如果第3次读取的时间点与第2次读取的时间点之间的差值为1s，并且读取状态为读取到预设数据，则可以隔1.01s进行第4次读取，以判断存储阵列经过1.01s不刷新是否会出现漏电失效，如果仍旧为读取到预设数据，则在结束第4次读取后隔1.02s进行第5次读取，以判断存储阵列经过1.02s不刷新是否会出现漏电失效。以此类推，直至在读取状态为未读取到预设数据时，确定存储阵列经过多长时间不刷新会出现漏电失效。由此可以确定当前存储阵列在不刷新时存储单元漏电的最短时长，并将该最短时长确定为第一时长。该第一时长可以代表该存储阵列的数据维持(Retention)能力。可以理解的是，从上次刷新结束后持续不刷新到该最短时长时，至少一个存储单元的存储状态产生了异常(漏电)，因此在本公开实施例中，将第一个产生存储状态异常的存储单元称为该存储阵列的最坏存储单元。
在步骤S106，根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长。
主动刷新周期是指主动刷新一次存储阵列的全部存储单元所需要的时长。
在一个实施例中，可以将任意预设值与该第一时长相加以确定存储阵列的主动刷新周期。由于第一时长为存储阵列中存储单元状态发生异常的时间，因此主动刷新周期执行完后必会导致存储单元状态发生异常。
在另一些实施例中，为了更精确地确定主动刷新及自刷新的作用范围，可以将所主动刷新周期设置为第一时长和第二时长之和，该第二时长为第一时长与存储阵列对应的一个刷新周期内的刷新次数的比值。
例如，当存储阵列一个刷新周期内刷新8192次时，第一时长T1与8192的比值为T2＝T1/8192。第二时长T2等于主动刷新周期为第一时长T1时主动刷新一次的时长。将第一时长与第二时长相加，即可以设置主动刷新周期Tz的值大于以第一时长T1为周期刷新8192次的时长，不大于以第一时长T1为周期刷新8193次的时长。
需要说明的是，一次刷新可以刷新存储阵列中的多行存储单元，因此刷新8192次不代表存储阵列只有8192行存储单元。
在步骤S108，进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tn的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tn-1＜Tn，2≤n≤m。
图4是本公开实施例中一次测试的流程示意图。
参考图4，一次测试流程主要包括：
步骤S41，刷新位置计数清零；
步骤S42，对存储阵列写入预设数据；
步骤S43，执行时长为Tn的自刷新；
步骤S44，执行时长为Tz的主动刷新，其中Tz是步骤S104确定的主动刷新周期；
步骤S45，读取存储阵列；
步骤S46，记录读取状态。
主动刷新模式和自刷新模式共用刷新位置计数器(counter)。刷新位置计数器用于记录刷新截止位置(即刷新位置计数)，例如存储阵列中的第i行，1≤i≤X，X是存储阵列中存储单元的行数量。
无论是主动刷新还是自刷新，执行流程是从第1行开始刷新到第X行，刷新完整个存储阵列后，重新从第1行开始循环刷新，因此counter的数值从1递增到X后重新等于1再递增。这样循环直到主动刷新或自刷新停止。
在本公开实施例中，每次测试开始都将counter清零，执行自刷新结束后，设最后一个被自刷新的行的序号为i，则counter＝i。接下来，从第i+1行开始执行主动刷新，直至一个周期的主动刷新结束后，counter＝i。由于counter的读数是由自刷新的结束位置决定的，每次测试中自刷新的时长Tn也是确定的，因此可以通过每次测试中自刷新的时长Tn、自刷新周期、counter的读数i来初步确定自刷新在Tn时间内的覆盖范围。
设自刷新周期为Ts，则有：
Tn＝(Nn+in/X)*Ts (1)
其中Nn是第n次测试中自刷新执行的周期数，是未知的正整数。in/X是折合的自刷新执行的周期值，i/X小于等于1。公式(1)的含义是：
Tn等于执行(Nn+i/X)个自刷新周期Ts的时长。
为了测量自刷新周期Ts的值，本公开引入主动刷新，以制造失效存储单元，从而根据失效存储单元的出现(即存储阵列中至少一个存储单元的存储状态异常导致读取状态为失败)进一步准确判断设定时长内自刷新的覆盖范围。
图5A～图5C是本公开实施例中自刷新覆盖范围与读取状态的关系示意图。
设存储阵列200包括X行存储单元，存储阵列200中漏电最快的最坏存储单元51位于第j行，该存储单元51在两次刷新时间间隔大于等于Tz时必定会漏电出现存储状态异常，在距离上次刷新等于或超过Tz时必定会漏电。
在第n次测试中，设执行Tn时长的自刷新后，counter＝i，由于自刷新频率高，执行快，在Tn时刻，将全部存储单元视为均为满电状态。
参考图5A，当i＜j＜X时，设最坏存储单元51被主动刷新到的时间点为TA，最坏存储单元51经历两次刷新的时间差ΔTrefresh1为：
ΔTrefresh1＝TA-Tn＝((j-i)/X)*Tz (2)
可知ΔTrefresh1必小于Tz，如果合理设置主动刷新周期Tz，保障最坏存储单元51在未充电时长小于Tz时必定不会漏电，则此时最坏存储单元51并未漏电，也代表整个存储阵列的存储单元均不漏电。
由于读取存储阵列的时间点为Tn+Tz，则在读取存储阵列时，带入公式(2)可得最坏存储单元51的未充电时长ΔTretention1为：
ΔTretention1＝(Tn+Tz)-TA＝((X+i-j)/X)*Tz (3)
由公式(3)可知ΔTretention1＜Tz，如果合理设置主动刷新周期Tz，保障最坏存储单元51在未充电时长小于Tz时不会漏电，则图5A所示状态下存储单元51不漏电，即整个存储阵列的存储单元均不会漏电。
从而，当i＜j＜X时，读取状态均为读取到预设数据，即读取成功。
参考图5B，当0＜j＜i时，设最坏存储单元51被主动刷新到的时间点为TB，最坏存储单元51经历两次刷新的时间差ΔTrefresh2为：
ΔTrefresh2＝TB-Tn＝((X-i+j)/X)*Tz (4)
可知TB必小于Tz，如果合理设置主动刷新周期Tz，保障最坏存储单元51在未充电时长小于Tz时不会漏电，则此时最坏存储单元51并未漏电，即整个存储阵列的存储单元均不漏电。
由于读取存储阵列的时间点为Tn+Tz，则在读取存储阵列时，带入公式(4)可得最坏存储单元51的未充电时长ΔTretention2为：
ΔTretention2＝(Tn+Tz)-TB＝((i-j)/X)*Tz (5)
由公式(5)可知ΔTretention2＜Tz，如果合理设置主动刷新周期Tz，保障最坏存储单元51在未充电时长小于Tz时不会漏电，则图5B所示状态下存储单元51不漏电，即整个存储阵列的存储单元均不会漏电。
从而，当0＜j＜i时，读取状态均为读取到预设数据，即读取成功。
参考图5C，当i＝j时，位于第j行的最坏存储单元51两次被刷新的时长间隔为Tz，必定漏电，此时读取状态为未读取到预设数据，即读取失败。
由以上分析可知，更改Tn可以更改i的值，由于最坏存储单元51的位置不变，即j不变，可以改变Tn的值并测得不同Tn值对应的读取状态来判断counter＝j时对应的测试。
在步骤S110，根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。
图6是本公开一个实施例中步骤S110的子流程图。
参考图6，步骤S110可以包括：
步骤S1101，确定读取状态为未读取到预设数据的测试，并标记为备选测试；
步骤S1102，根据多个所述备选测试对应的自刷新时长确定所述存储阵列的自刷新周期。
如果已知第x、y、z次测试对应的读取状态均为读取失败，则可知，第x、y、z次测试对应的counter值均为j，此时，将第x、y、z次测试均标记为备选测试。根据公式(1)可知：
Tx＝(Nx+ix/X)*Ts (6)
Ty＝(Ny+iy/X)*Ts (7)
Tz＝(Nz+iz/X)*Ts (8)
且：
ix＝iy＝iz＝j (9)
则有：
Ty-Tx＝(Ny-Nx)*Ts (10)
Tz-Ty＝(Nz-Ny)*Ts (11)
其中Nx、Ny、Nz均为未知整数。由于Tx、Ty、Tz均为已知，可以根据Tx、Ty、Tz的值求解公式(6)～(11)，得到Ts的值。
图7是本公开一个实施例中步骤S1102的子流程图。
参考图7，步骤S1102可以包括：
步骤S11021，获取多个所述备选测试对应的自刷新时长；
步骤S11022，将多个所述备选测试对应的自刷新时长进行两两相减以获取多个目标差值；
步骤S11023，根据所述多个目标差值确定所述存储阵列的自刷新周期。
多个所述备选测试对应的自刷新时长即公式(6)～(9)的Tx、Ty、Tz，目标差值即公式(10)和(11)所示的Ty-Tx和Tz-Ty。
由公式(10)和(11)可知，每个目标差值均为存储阵列的自刷新周期的整数倍，倍数未知。一般而言，自刷新周期Ts在64ms左右，因此，可以根据Ty-Tx与64ms的商、Tz-Ty与64ms的商确定Ts的具体值。例如，如果(Ty-Tx)/64ms等于P，P包括整数部和小数部，则可以对P取整得到[P]或者[P]+1，使用(Ty-Tx)/[P]或者(Ty-Tx)/([P]+1)即可得到Ts的值。当(Ty-Tx)/[P]比(Ty-Tx)/([P]+1)更接近64ms时，确定Ts＝(Ty-Tx)/[P]，否则，确定Ts＝(Ty-Tx)/([P]+1)。
为了验证，可以计算(Tz-Ty)/Ts是否等于整数，以确定计算的正确性。或者，也可以按上述逻辑通过(Tz-Ty)/64ms＝Q来计算Ts，进行Ts的数值确认。
在一些情况下，为了便于计算Ts的值，还可以设置第n次测试的自刷新时长Tn与第n-1次测试的自刷新时长Tn-1的差值为固定值，该固定值例如可以为小于1us。此时，自刷新时长最近的两次读取状态为失败的测试之间，自刷新时长间隔一个自刷新周期，只需要对这两次测试对应的自刷新时长进行相减即可确定自刷新周期Ts。
为了准确确定Tz以保证i＝j+1和i＝j-1时最坏存储单元51均不会掉电，在本公开实施例中，可以将所主动刷新周期Tz设置为第一时长和第二时长之和，该第二时长为第一时长与存储阵列对应的一个刷新周期内的刷新次数的比值。
例如，当存储阵列一个刷新周期内刷新8192次(即X＝8192)时，当Tz＝T1时，主动刷新一次的时长T2＝T1/8192。将第一时长T1与第二时长T2相加，即可以保证i＝j+1和i＝j-1时最坏存储单元51均不会掉电。
测得自刷新周期Ts后，即可以根据一个刷新周期内刷新次数与自刷新周期的比值确定自刷新频率，从而准确测量自刷新频率。在一个实施例中，存储阵列的一个刷新周期内刷新次数为8192次。
图8是本公开一个实施例中一种存储阵列测试设备的示意图。
参考图8，存储阵列测试设备800可以包括：
存储器81；
处理器82，用于执行所述存储器中存储的代码，以执行如上任一项所述的存储阵列自刷新频率测试方法。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种存储阵列自刷新频率测试方法，其特征在于，包括：
提供存储阵列；
确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；
根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；
进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tn的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tn-1＜Tn，2≤n≤m；
根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。
2.如权利要求1所述的存储阵列自刷新频率测试方法，其特征在于，所述确定所述存储阵列中各存储单元漏电的最短时长包括：
停止所述存储阵列的自刷新功能和主动刷新功能，对所述存储阵列写入所述预设数据；
多次读取所述存储阵列，在读取结果首次不为所述预设数据时确定本次读取所述存储阵列的时间点与上次读取所述存储阵列的时间点之间的时间差；
将所述时间差设置为所述最短时长。
3.如权利要求2所述的存储阵列自刷新频率测试方法，其特征在于，所述多次读取所述存储阵列包括：在第k次读取所述存储阵列的时间点为tk时，tk+1-tk与tk-tk-1的差值不大于0.01秒，k为正整数，k≥2。
4.如权利要求1所述的存储阵列自刷新频率测试方法，其特征在于，所述根据所述第一时长设定所述存储阵列的主动刷新周期包括：
确定所述第一时长与所述存储阵列对应的一个主动刷新周期内的刷新次数的比值，并标记为第二时长；
将所述主动刷新周期设置为所述第一时长和所述第二时长之和。
5.如权利要求1所述的存储阵列自刷新频率测试方法，其特征在于，所述根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率包括：
确定读取状态为未读取到预设数据的测试，并标记为备选测试；
根据多个所述备选测试对应的自刷新时长确定所述存储阵列的自刷新周期。
6.如权利要求5所述的存储阵列自刷新频率测试方法，其特征在于，所述根据多个所述备选测试对应的自刷新时长确定所述存储阵列的自刷新周期包括：
获取多个所述备选测试对应的自刷新时长；
将多个所述备选测试对应的自刷新时长进行两两相减以获取多个目标差值；
根据所述多个目标差值确定所述存储阵列的自刷新周期。
7.如权利要求1或5所述的存储阵列自刷新频率测试方法，其特征在于，第n次测试的自刷新时长Tn与第n-1次测试的自刷新时长Tn-1的差值为固定值，且所述差值小于1us。
8.如权利要求1所述的存储阵列自刷新频率测试方法，其特征在于，所述根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率包括：
根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新周期；
确定所述存储阵列的一个刷新周期内的刷新次数；
根据所述存储阵列的一个刷新周期内的刷新次数和所述存储阵列的所述自刷新周期的比值确定所述存储阵列的自刷新频率。
9.如权利要求4或8所述的存储阵列自刷新频率测试方法，其特征在于，所述存储阵列的一个刷新周期内的刷新次数为8192次。
10.一种存储阵列测试设备，其特征在于，包括：
存储器；
处理器，用于执行所述存储器中存储的代码，以执行如权利要求1～9任一项所述的存储阵列自刷新频率测试方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6975298B1 (ja) * 2020-09-03 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. 半導体記憶装置
CN117766008A (zh) * 2022-09-19 2024-03-26 长鑫存储技术有限公司 内建自测试方法、内建自测试装置及半导体存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811048A (zh) * 2014-02-26 2014-05-21 上海新储集成电路有限公司 一种混合存储器结构的低功耗刷新方法
WO2017111798A1 (en) * 2015-12-23 2017-06-29 Intel Corporation High retention time memory element with dual gate devices
CN107146637A (zh) * 2016-03-01 2017-09-08 力晶科技股份有限公司 自刷新控制装置以及易失性半导体存储器装置
CN111190089A (zh) * 2018-11-14 2020-05-22 长鑫存储技术有限公司 抖动时间的确定方法及装置、存储介质和电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009390B1 (ko) * 1992-04-22 1995-08-21 삼성전자주식회사 반도체 메모리장치의 리프레시 어드레스 테스트회로
JP2606669B2 (ja) * 1994-09-22 1997-05-07 日本電気株式会社 半導体記憶装置
US6246619B1 (en) * 2000-02-07 2001-06-12 Vanguard International Semiconductor Corp. Self-refresh test time reduction scheme
DE10302292B3 (de) * 2003-01-22 2004-04-29 Infineon Technologies Ag Verfahren und Regelschaltung zum Auffrischen von dynamischen Speicherzellen
JP2007012173A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体記憶装置
JP2010135032A (ja) * 2008-12-08 2010-06-17 Renesas Electronics Corp 半導体記憶装置及びセルフリフレッシュテスト方法
KR101798920B1 (ko) 2010-11-30 2017-11-17 삼성전자주식회사 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법
US8996934B2 (en) * 2012-09-29 2015-03-31 Intel Corporation Transaction-level testing of memory I/O and memory device
US9880900B2 (en) * 2015-12-08 2018-01-30 Nvidia Corporation Method for scrubbing and correcting DRAM memory data with internal error-correcting code (ECC) bits contemporaneously during self-refresh state
CN107799143A (zh) * 2016-09-06 2018-03-13 钰创科技股份有限公司 输出存储电路在自刷新模式的信息的电路及其相关方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811048A (zh) * 2014-02-26 2014-05-21 上海新储集成电路有限公司 一种混合存储器结构的低功耗刷新方法
WO2017111798A1 (en) * 2015-12-23 2017-06-29 Intel Corporation High retention time memory element with dual gate devices
CN107146637A (zh) * 2016-03-01 2017-09-08 力晶科技股份有限公司 自刷新控制装置以及易失性半导体存储器装置
CN111190089A (zh) * 2018-11-14 2020-05-22 长鑫存储技术有限公司 抖动时间的确定方法及装置、存储介质和电子设备

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