KR101798920B1 - 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법 - Google Patents

다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법 Download PDF

Info

Publication number
KR101798920B1
KR101798920B1 KR1020100120719A KR20100120719A KR101798920B1 KR 101798920 B1 KR101798920 B1 KR 101798920B1 KR 1020100120719 A KR1020100120719 A KR 1020100120719A KR 20100120719 A KR20100120719 A KR 20100120719A KR 101798920 B1 KR101798920 B1 KR 101798920B1
Authority
KR
South Korea
Prior art keywords
refresh
self
register
information
cells
Prior art date
Application number
KR1020100120719A
Other languages
English (en)
Other versions
KR20120059097A (ko
Inventor
심보일
박상원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100120719A priority Critical patent/KR101798920B1/ko
Priority to US13/281,823 priority patent/US8547768B2/en
Priority to CN201110383830.3A priority patent/CN102479543B/zh
Priority to DE102011087354A priority patent/DE102011087354A1/de
Publication of KR20120059097A publication Critical patent/KR20120059097A/ko
Application granted granted Critical
Publication of KR101798920B1 publication Critical patent/KR101798920B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 태그 정보 레지스터, 리프레쉬 제어 회로 및 DQ핀을 포함한다. 상기 메모리 셀 어레이는 제 1 셀들 및 제 2 셀들을 갖는다. 상기 태그 정보 레지스터는 상기 제 1 셀들 및 제 2 셀들이 연결되는 워드라인 각각에 대한 리프레쉬 주기 정보를 저장한다. 상기 리프레쉬 제어 회로는 상기 태그 정보 레지스터에 저장된 상기 리프레쉬 주기 정보를 참조하여 리프레쉬 인에이블 신호와 리프레쉬 어드레스를 발생시킨다. 상기 DQ핀은 상기 메모리 셀 어레이에 저장된 데이터를 외부와 연결한다. 상기 상기 DQ 핀을 통해서 상기 리프레쉬 어드레스와 상기 리프레쉬 인에이블 신호를 외부로 전송한다.

Description

다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법{Semiconductor memory device performing multi-cycle self refresh and method of verifying the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및 이의 검증 방법에 관한 것이다.
일반적으로 DRAM 셀은 커패시터(cell capacitor)에 전하의 형태로 데이터(data)가 저장되는데 커패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류에 의해 외부로 소멸된다. 따라서, 누설 전류에 의해 데이터가 완전히 소멸되기 전에 저장된 데이터를 다시 써넣는 반복된 과정이 필요하다. 이를 리프레쉬(Refresh) 동작이라 한다.
DRAM 셀을 포함하는 메모리 장치는 데이터를 저장하기 위한 셀 어레이를 포함하며, 셀 어레이는 복수의 워드라인과 복수의 비트라인으로 구성된다. 이 때, 한 워드 라인에 연결된 모든 셀들이 동시에 리프레쉬 된다. 여기서, 모든 셀들의 데이터 보유 시간이 동일한 것이 아니므로 리프레쉬 타임은 데이터 보유 시간이 가장 짧은 셀, 즉 리텐션 특성이 좋지 않은 페일(fail) 셀을 기준으로 한다. 즉, 페일 셀이 데이터를 잃기 전에 다시 리프레쉬가 행해져야만, 데이터 손실이 없다.
최근 스마트 폰 등과 같은 모바일 전자제품에서 대용량 DRAM을 필요로 함에 따라 파워(power) 소모가 매우 중요해지고 있다. 특히 스텐바이(Stand-by) 모드에서 DRAM 셀 내 셀프 리프레쉬 동작에 따라 소모되는 전력의 감소가 필수적이다. 이를 위해, 메모리 셀의 리텐션 특성을 측정하여 워드라인 또는 뱅크 등의 상태에 따라 다른 리프레쉬 주기를 적용하는 다중 주기 셀프 리프레쉬 제어 방법이 제안되고 있다.
그러나 다중 주기 셀프 리프레쉬 제어 방법을 갖춘 제품 생산이 완료된 이후 다중 주기 셀프 리프레쉬 동작을 검증하는 방법이 문제가 된다.
상기와 같은 문제점을 해결하기 위하여 본 발명의 일 목적은 다중 주기 셀프 리프레쉬의 정상 동작 여부를 검증할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 반도체 메모리 장치의 다중 주기 셀프 리프레쉬를 용이하게 검증하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 태그 정보 레지스터, 리프레쉬 제어 회로 및 DQ핀을 포함한다. 상기 메모리 셀 어레이는 제 1 셀들 및 제 2 셀들을 갖는다. 상기 태그 정보 레지스터는 상기 제 1 셀들 및 제 2 셀들이 연결되는 워드라인 각각에 대한 리프레쉬 주기 정보를 저장한다. 상기 리프레쉬 제어 회로는 상기 태그 정보 레지스터에 저장된 상기 리프레쉬 주기 정보를 참조하여 리프레쉬 인에이블 신호와 리프레쉬 어드레스를 발생시킨다. 상기 DQ핀은 상기 메모리 셀 어레이에 저장된 데이터를 외부와 연결한다. 상기 DQ 핀을 통해서 상기 리프레쉬 어드레스와 상기 리프레쉬 인에이블 신호를 외부로 전송한다.
예시적인 실시예에 있어서, 상기 제 2 셀들에 수행되는 셀프 리프레쉬의 주기는 리텐션 특성에 의해 상기 제 1 셀들에 수행되는 셀프 리프레수의 주기보다 짧을 수 있다.
예시적인 실시예에 있어서, 상기 리프레쉬 인에이블 신호는 상기 리프레쉬 어드레스가 지정하는 워드 라인에 연결되는 적어도 하나의 제 2 셀의 존재여부에 따라 논리 레벨이 결정될 수 있다.
예시적인 실시예에 있어서, 상기 페일 셀들이 연결되는 워드 라인에 연속적으로 적어도 두 번의 활성화된 리프레쉬 인에이블 신호가 인가되는 동안에 상기 노멀 셀들이 연결되는 워드 라인에는 한 번의 활성화된 리프레쉬 인에이블 신호가 인가될 수 있다.
예시적인 실시예에 있어서, 상기 태그 정보 레지스터에 저장된 상기 리프레쉬 주기 정보도 상기 DQ 핀을 통해서 외부로 전송될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 동작 검증 방법에 있어서, 태그 정보 레지스터에 저장된 메모리 셀들 각각의 리텐션 특성에 대한 워드 라인 각각에 대한 리프레쉬 주기 정보에 기초하여 수행된 제1 셀프 리프레쉬 동작에 따른 상기 워드라인 각각에 대한 제1 셀프 리프레쉬 수행 정보를 DQ 핀을 통하여 출력하여 테스터의 제1 레지스터에 저장한다. 상기 리프레쉬 주기 정보에 기초하여 수행된 제2 셀프 리프레쉬 동작에 따른 상기 워드라인 각각에 대한 제2 셀프 리프레쉬 수행 정보를 상기 DQ 핀을 통하여 출력하여 상기 테스터의 제2 레지스터에 저장한다. 상기 리프레쉬 주기 정보, 상기 제1 셀프 리프레쉬 수행 정보 및 상기 제2 셀프 리프레쉬 수행 정보에 기초하여 상기 메모리 셀들에 리프레쉬 수행 여부를 판단한다.
예시적인 실시예에 있어서, 상기 리프레쉬 수행 여부를 판단하기 위하여 상기 제1 레지스터에 저장된 상기 제1 셀프 리프레쉬 수행 정보와 상기 제2 레지스터에 저장된 상기 제2 셀프 리프레쉬 수행 정보에 대하여 논리곱 연산을 수행하여 일치 정보로서 제3 레지스터에 저장한다. 상기 제3 레지스터에 저장된 상기 일치 정보와 상기 리프레쉬 주기 정보의 동일성 여부를 판단한다.
예시적인 실시예에 있어서, 상기 동일성 여부는 상기 일치 정보와 상기 리프레쉬 주기 정보에 대하여 배타적 부정 논리합 연산을 수행한 결과에 따라 판단될 수 있다.
예시적인 실시예에 있어서, 상기 제1 셀프 리프레쉬 수행 정보는 상기 제1 셀프 리프레쉬 동작 수행과 관련된 상기 워드 라인 각각에 인가되는 리프레쉬 인에이블 신호의 활성화 여부와 로우 어드레스를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 셀프 리프레쉬 수행 정보는 상기 제2 셀프 리프레쉬 동작 수행과 관련된 상기 워드 라인 각각에 인가되는 리프레쉬 인에이블 신호의 활성화 여부와 로우 어드레스를 포함할 수 있다.
본 발명에 따르면, 반도체 메모리 장치에 구현된 다중 주기 셀프 리프레쉬 동작 시에 발생될 수 있는 불량을 용이하게 검출할 수 있다. 이를 통해 메모리 장치의 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 리프레쉬 제어 회로를 나타내는 블록도이다.
도 3은 도 2의 리프레쉬 인에이블 신호 생성기의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 태그 정보 레지스터에 리프레쉬 주기 정보를 저장하는 방법을 나타내는 흐름도이다.
도 5는 도 1의 태그 정보 레지스터에 저장되는 리프레쉬 주기 정보를 나타낸다.
도 6은 도 1의 반도체 메모리 장치에서 다중 주기 셀프 리프레쉬 동작을 검증하기 위한 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 테스트 시스템을 나타내는 블록도 이다.
도 8은 본 발명의 일 실시예예 따른 도 7의 로직 회로의 구성을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 다중 주기 셀프 리프레쉬의 검증 방법을 나타내는 흐름도이다.
도 10은 도 9의 판단 단계를 세부적으로 나타내는 흐름도이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 도 8의 제 1 내지 제 4 레지스터에 저장되는 데이터의 일 예이다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시 된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 커맨드 디코더(110), 모드 셋 레지스터(120), 어드레스 레지스터(130), 선택 회로(1401), 데이터 입출력 회로(150), 로우 디코더(160), 칼럼 디코더(180), 기입/독출 회로(180), 메모리 셀 어레이(190), 태그 정보 레지스터(210) 및 리프레쉬 제어 회로(300)를 포함한다.
커맨드 디코더(110)는 커맨드 핀(240)을 통하여 외부로부터 인가되는 커맨드(CMD)를 수신한다. 커맨드 디코더(110)는 수신된 커맨드(CMD)를 디코딩하여 리프레쉬(REF) 커맨드, 기입 (WR)커맨드, 독출 (RD)커맨드 및 모드 레지스터 셋 (MRS) 커맨드 등을 발생시킨다. 커맨드 디코더(110)는 생성된 디코딩하여 리프레쉬(REF) 커맨드, 기입 (WR)커맨드, 독출 (RD)커맨드 및 모드 레지스터 셋 (MRS) 커맨드 등을 해당하는 회로 블록에 제공한다. 예를 들어, 커맨드 디코더(110)는 리프레쉬(REF) 커맨드를 리프레쉬 제어 회로(300), 선택 회로(140) 및 데이터 입출력 회로(150)에 제공할 수 있다. 모드 셋 레지스터(MSR, 120)는 어드레스 핀(230)을 통하여 수신된 외부 어드레스(ADD)와 커맨드 디코더(110)로부터 수신한 모드 레지스터 셋 (MRS)커맨드에 따라 반도체 메모리 장치(100)의 동작 모드를 결정한다. 일반적으로 반도체 메모리 장치는 동작을 실행하면서 MRS 모드와 EMRS(Extended Mode Register Set) 모드에 순차적으로 진입된다. 특히 EMRS 모드에서는 리텐션 검증 모드(Retention Verification Mode)가 포함되어 있어서 메모리 셀의 리텐션 특성을 테스트할 수 있다.
태그 정보 레지스터(Tag information register(TIR), 210)는 리텐션 검증 모드에서 테스트된 메모리 셀 어레이(190)에 포함되는 메모리 셀들 각각의 리텐션 특성을 기초로 하여 설정된 리프레쉬 주기 정보(또는 태그 정보)를 저장할 수 있다. 태그 정보 레지스터(210)에 저장된 상기 리프레쉬 주기 정보는 상기 메모리 셀 어레이(190)에 대한 셀프 리프레쉬 동작 시에 워드라인에 각각에 대한 셀프 리프레쉬 주기를 제어하기 위해 인용될 수 있다. 또한 태그 정보 레지스터(210)에 저장된 상기 리프레쉬 주기 정보는 DQ 핀(220)을 통해서 외부에 전송될 수 있다. 태그 정보 레지스터(210)에 저장되는 리프레쉬 주기 정보(TI)는 메모리 셀 어레이(190)의 워드 라인 각각에 대한 로우 어드레스(리프레쉬 어드레스)와 워드 라인 각각에 인가되는 리프레쉬 인에이블 신호(REFEN)의 활성화 여부에 대한 정보를 포함할 수 있다.
리프레쉬 제어 회로(300)는 리프레쉬(REF) 커맨드와 리프레쉬 주기 정보에 관한 태그 정보(TI)에 기초하여 리프레쉬 어드레스(REFADD)와 리프레쉬 인에이블 신호(REFEN)를 생성한다. 리프레쉬 어드레스(REFADD)는 선택 회로(140)에 제공되고 리프레쉬 인에이블 신호(REFEN)는 로우 디코더(160)에 제공된다.
어드레스 레지스터(130)는 어드레스 핀(230)을 통하여 수신된 외부 어드레스(ADD)를 일시적으로 저장하고, 외부 어드레스(ADD) 중 로우 어드레스(RADD)는 선택 회로(140)에 제공하고, 칼럼 어드레스(CADD)는 컬럼 디코더(170)에 제공한다.
선택 회로(140)는 리프레쉬(REF) 커맨드에 응답하여 리프레쉬 제어 회로(300)에서 제공되는 리프레쉬 어드레스(REFADD)와 어드레스 레지스터(130)로부터 제공되는 로우 어드레스(RADD) 중 하나를 선택하여 선택된 로우 어드레스(XADD)로서 로우 디코더(160)에 제공한다. 예를 들어, 리프레쉬(REF) 커맨드가 셀프 리프레쉬 동작을 나타내는 제1 로직 레벨일 경우에 선택 회로(140)는 리프레쉬 어드레스(REFADD)를 선택할 수 있다. 예를 들어, 리프레쉬(REF) 커맨드가 기입 또는 독출 동작을 나타내는 제2 로직 레벨일 경우에 선택 회로(140)는 로우 어드레스(RADD)를 선택할 수 있다.
데이터 입출력 회로(150)는 리프레쉬(REF) 커맨드에 응답하여 메모리 셀 어레이(190)에 기입될 데이터를 기입/독출 회로(180)에 제공하거나, 메모리 셀 어레이(190)로부터 독출된 데이터를 기입/독출 회로(180)를 통하여 제공받아 외부로 출력한다. 또한 데이터 입출력 회로(150)는 리프레쉬(REF) 커맨드에 응답하여 태그 정보(TI)와 리프레쉬 어드레스(REFADD) 및 리프레쉬 인에이블 신호(REFEN)의 활성화 여부를 DQ핀(220)을 통하여 외부로 출력한다.
로우 디코더(125)는 셀프 리프레쉬 모드에서는 선택 회로(140)로부터 제공되는 리프레쉬 어드레스(REFADD)에 응답하여 워드 라인들(WLi)를 순차적으로 선택할 수 있다. 로우 디코더(125)가 워드 라인들(WLi)을 순차적으로 선택하는 동안 리프레쉬 제어 회로(300)로부터 제공되는 리프레쉬 인에이블 신호(REFEN)에 의하여 선택되는 워드라인의 활성화여부가 결정될 수 있다.
칼럼 디코더(170)는 어드레스 레지스터(130)로부터 출력된 컬럼 어드레스(CADD)를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트라인(또는, 컬럼)을 선택할 수 있다.
메모리 셀 영역(190)은 다수의 비트 라인들(BLi, i는 자연수) 및 다수의 워드 라인들(WLj, j는 자연수) 각각에 연결된 메모리 셀들을 포함한다. 상기 메모리 셀들은 데이터 리텐션(retention) 특성에 따라 제 1 셀과 제 2 셀로 구분할 수 있다. 상기 제1 셀은 리텐션 특성을 기준으로 패스(Pass)되는 노멀 셀일 수 있다. 상기 제 2 셀은 특정 리텐션 특성을 기준으로 페일(Fail)되는 페일(fail) 셀일 수 있다. 따라서 제 2 셀은 데이터 보유 시간이 짧기 때문에 제 2 셀들에 대한 리프레쉬 동작은 제 1 셀들에 대한 리프레쉬 동작 보다 더 자주 수행되어야 한다. 즉 제 2셀의 리프레쉬 주기는 제 1 셀의 리프레쉬 주기보다 더 짧다. 메모리 셀 어레이(190)는 다수의 메모리 뱅크를 포함한다. 각 메모리 뱅크는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분될 수 있다.
기입/독출 회로(121)는 메모리 셀 어레이(190)에 데이터를 기입하거나 상기 메모리 셀에 저장된 데이터의 독출(read) 하기 위한 회로이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 리프레쉬 제어 회로를 나타내는 블록도이다.
도 2를 참조하면, 리프레쉬 제어 회로(300)는 발진기(310), 어드레스 카운터(320) 및 리프레쉬 인에이블 신호 생성기(330)를 포함한다. 발진기(310)는 커맨드 디코더(110)로부터 출력되는 리프레쉬(REF) 커맨드에 응답하여 일정한 주기를 갖는 펄스 신호(PLS)를 생성한다. 어드레스 카운터(320)는 커맨드 디코더(110)로부터 출력되는 리프레쉬(REF) 커맨드에 응답하여 리프레쉬의 대상이 되는 로우 어드레스를 지정하기 위한 리프레쉬 어드레스(REFADD)를 생성하여 선택 회로(140)에 제공한다. 어드레스 카운터(320)는 커맨드 디코더(110)로부터 출력되는 셀프 리프레쉬 종료 신호에 응답하여 카운팅 동작을 중단할 수 있다. 어드레스 카운터(320)는 펄스 신호(PLS)에 동기되어 동작한다. 어드레스 카운터(320)는 시작 리프레쉬 어드레스부터 카운팅하여 리프레쉬 어드레스(REFADD)를 순차적으로 발생한다. 이 때 카운팅은 업-카운팅 또는 다운-카운팅일 수 있다. 리프레쉬 어드레스(REFADD)가 마지막 리프레쉬 어드레스(REFM)에 도달하면, 어드레스 카운터(320)는 시작 리프레쉬 어드레스로 초기화되고, 다시 시작 리프레쉬 어드레스부터 카운팅한다.
리프레쉬 인에이블 신호 생성기(330)는 펄스 신호(PLS)에 동기되어 동작하고 리프레쉬(REF) 커맨드, 태그 정보(TI) 및 마지막 리프레쉬 어드레스(REFM)에 기초하여 리프레쉬 어드레스(REFADD)가 나타내는 워드 라인의 활성화 여부를 결정하는 리프레쉬 인에이블 신호(REFEN)를 생성한다. 즉 리프레쉬 인에이블 신호 생성기(330)는 리프레쉬 어드레스(REFADD)가 나타내는 워드 라인의 활성화 여부를 결정하는 리프레쉬 인에이블 신호(REFEN)를 생성한다.
도 3은 도 2의 리프레쉬 인에이블 신호 생성기의 구성을 나타내는 블록도이다.
도 3을 참조하면, 리프레쉬 인에이블 신호 생성기(330)는 카운터(331) 및 리프레쉬 인에이블 신호 생성부(333)를 포함한다. 카운터(331)는 어드레스 카운터(320)에서 출력되는 마지막 리프레쉬 어드레스(REFM)를 카운팅하여 카운팅 출력 신호(COUT)를 출력한다. 예를 들어, 리프레쉬 동작이 시작될 때 카운팅 출력 신호(COUT)는 0일 수 있고, 리프레쉬 어드레스(REFADD)가 마지막 리프레쉬 어드레스(REFM)에 도달하면, 카운팅 출력 신호(COUT)는 1일 수 있다. 리프레쉬 인에이블 신호 생성부(333)는 태그 정보(TI) 및 리프레쉬 어드레스(REFADD)에 기초하고 카운팅 출력 신호(COUT)의 값이 변할 때마다 동작 모드를 바꾸어 리프레쉬 인에이블 신호(REFEN)를 생성한다.
예를 들어, 메모리 셀들에 수행되는 제1 셀프 리프레쉬 동작동안 카운팅 출력 신호(COUT)는 0이고, 카운팅 출력 신호(COUT)가 0인 경우, 리프레쉬 인에이블 신호 생성부(333)는 태그 정보(TI) 및 리프레쉬 어드레스(REFADD)에 따라 태그 정보(TI)에 포함되는 리프레쉬 주기 정보에 따라 선택적으로 활성화되는 리프레쉬 인에이블 신호(REFEN)를 생성한다. 또한 예를 들어, 메모리 셀들에 수행되는 제2 셀프 리프레쉬 동작 동안 카운팅 출력 신호(COUT)는 1이고, 카운팅 출력 신호(COUT)가 1인 경우, 리프레쉬 인에이블 신호 생성부(333)는 태그 정보(TI)와 관계없이 활성화되는 리프레쉬 인에이블 신호(REFEN)를 생성한다. 보다 상세하게는, 제1 셀프 리프레쉬 동작 동안에는 메모리 셀 어레이(190)에 포함되는 페일 셀들이 연결되는 워드 라인들에만 활성화되는 리프레쉬 인에이블 신호(REFEN)가 인가되고, 메모리 셀 어레이(190)에 포함되는 노멀 셀들만 연결되는 워드 라인들에는 비활성화되는 리프레쉬 인에이블 신호(REFEN)가 인가된다. 즉 제1 셀프 리프레쉬 동작 동안에는 페일 셀들이 포함되는 로우(Row, 하나의 워드 라인에 연결된 메모리 셀들)에 대하여만 셀프 리프레쉬 동작이 수행된다. 제2 셀프 리프레쉬 동작 동안에는 페일 셀의 포함여부에 관계 없이 각 워드라인(로우)에 순차적으로 활성화되는 리프레쉬 인에이블 신호(REFEN)가 인가되어 각 로우에 대하여 순차적으로 리프레쉬 동작이 수행된다. 따라서 페일 셀들을 포함하는 로우는 제1 셀프 리프레쉬 동작과 제2 셀프 리프레쉬 동작이 연속적으로 수행되고, 노멀 셀들만을 포함하는 로우는 제2 셀프 리프레쉬 동작이 수행된다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 태그 정보 레지스터에 리프레쉬 주기 정보를 저장하는 방법을 나타내는 흐름도이다.
도 1 및 도 4를 참조하면, 메모리 장치(100)는 모드 셋 레지스터 (120)에 의해 EMRS 모드로 진입한다(S410). EMRS 모드 중 리텐션 검증 모드에서는 메모리 셀 어레이(190)의 메모리 셀들의 리텐션 특성을 테스트 한다(S420). 이 때, 메모리 셀 어레이(190)의 메모리 셀들은 리텐션 특성에 따라 노멀 셀과 페일 셀로 구분될 수 있다. 상기 메모리 셀들의 리텐션 특성에 따라 로우 어드레스(또는 워드라인)에 따른 리프레쉬 주기 정보를 설정한다(S430). 예를 들어, 메모리 블록 단위로 리프레쉬 주기를 설정한다고 할 때, 적어도 하나의 페일 셀이 포함된 메모리 블록의 리프레쉬 주기는 노멀 셀만으로 이루어진 메모리 블록보다 리프레쉬 주기가 짧게 설정된다. 메모리 블록 또는 워드라인 별로 설정된 리프레쉬 주기 정보를 태그 정보 레지스터(210)에 저장한다(S440). 이 후, 메모리 셀 어레이(190)에 셀프 리프레쉬 동작을 수행할 때 태그 정보 레지스터(210)에 저장된 리프레쉬 주기 정보에 따라 로우 어드레스 별로 리프레쉬 동작을 수행할 수 있다(S450).
도 5는 도 1의 태그 정보 레지스터에 저장되는 리프레쉬 주기 정보를 나타낸다.
도 5를 참조하면, 태그 정보 레지스터(210)는 메모리 셀의 리텐션 특성을 기초로 하여 워드라인(로우 어드레스) 각각에 따른 리프레쉬 주기 정보를 저장한다. 태그 정보 레지스터(210)에 저장되는 리프레쉬 주기 정보는 셀프 리프레쉬 동작을 검증하기 위해 DQ핀(220)을 통해 외부로 전달된다. 도 5에서는 4Gb 기억 용량을 가지는 반도체 메모리 장치를 예로 들었다. 반도체 메모리 장치에서 메모리 블록의 각 워드라인이 8K 개일 때, 요구되는 어드레스의 핀들의 개수는 13(A0~A12)개이다. 태그 정보 레지스터(210)에 저장되는 리프레쉬 주기 정보(211)는 DQ핀을 통해 출력되기 때문에, DQ핀(DQ0~DQ15) 기준으로 16개의 비트로 구성된다. 리프레쉬 주기 정보(211)는 제1 부분(212)과 제2 부분(213)으로 구분될 수 있다. 리프레쉬 주기 정보(211)의 제1 부분(212)은 리프레쉬 인에이블 신호(REFEN)의 활성화여부를 나타내고, 제2 부분(213)은 각 워드라인의 로우 어드레스를 나타낸다. 예를 들어, 데이터의 보유 시간이 짧은 페일 셀이 적어도 하나 이상 연결되는 워드라인은 리프레쉬 주기를 제1 주기(예를 들어, 64ms)로 설정하고, 데이터 보유 시간이 긴 노멀 셀들만이 연결된 워드라인은 리프레쉬 주기를 제2 주기(예를 들어, 128ms)로 설정할 수 있다. 이 때 상기 리프레쉬 주기 정보(20)에서 제 1 부분이 '1' 이면 해당 로우(하나의 워드 라인에 연결되는 메모리 셀들) 리프레쉬 주기는 64ms이고, 제 1 부분이 '0'이면 해당 로우 리프레쉬 주기는 128ms이다.
도 6은 도 1의 반도체 메모리 장치에서 다중 주기 셀프 리프레쉬 동작을 검증하기 위한 블록도이다.
다중 주기 셀프 리프레쉬 동작의 장점은 데이터 보유 시간이 짧은 페일 셀과 데이터 보유 시간이 길은 노멀 셀을 구분하여 셀프 리프레쉬 주기를 각각 다르게 함으로써 스탠바이(stand-by) 모드에서의 전력 소모를 감소시킬 수 있다는 것이다. 그러나 종래의 반도체 메모리 장치에서는 전력 소모를 감소시킬 수는 있었지만 반도체 메모리 장치 내에서 다중 주기 셀프 리프레쉬의 동작이 제대로 수행되는지 여부를 검증할 수 있는 방법이 없었다.
도 5 및 도 6을 참조하면, 리프레쉬 제어 회로(300)에서 생성되는 리프레쉬 인에이블 신호(REFEN)와 선택 회로(140)에서 선택되는 리프레쉬 어드레스(XADD)가 리프레쉬 수행 정보로서 데이터 입출력 회로(150) 및 DQ 핀(220)을 통해 외부로 전송될 수 있다. 이 때 16 개의 DQ핀이 이용될 수 있다. 상기 리프레쉬 수행 정보(221)의 제1 부분(221)인 최상위 비트(DQ0)는 리프레쉬 인에이블 신호(REFEN)의 활성화 여부를 나타내고, 제2 부분(32)은 해당 워드 라인의 로우 어드레스를 나타낸다. 예를 들어, 64ms 주기에서 셀프 리프레쉬 동작을 수행할 때, 상기 리프레쉬 수행 정보(30)의 제1 부분(222)가 '0' 이면 해당 로우의 리프레쉬 동작이 수행 되지 않았다는 것을 나타내며, 제1 부분(222)가 '1'이면 해당 로우에 대하여 리프레쉬 동작이 수행되었다는 표시가 될 수 있다.
또한, 상기 리프레쉬 수행 정보(222)와 별도로 태그 정보 레지스터(210)에 저장된 리프레쉬 주기 정보(211)도 데이터 입출력 회로(150) 및 DQ 핀(220)을 통해 외부로 전송될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 테스트 시스템을 나타내는 블록도 이다.
반도체 칩(semiconductor chip)(또는 반도체 메모리 장치)의 테스트(test)는 반도체 칩의 패스(pass) 또는 페일(fail)을 분류하는 반도체 칩 생산의 최종 단계이다.
도 7을 참조하면, 테스트 시스템(500)은 테스트 보드(test board, 510) 및 테스터(520)를 포함한다.
테스트 보드(510)는 테스트 하고자 하는 반도체 메모리 장치가 장착되는 소켓(511), 클럭 신호를 전달하는 클럭 핀(CLOCK), 어드레스 신호를 전달하는 어드레스 핀(Ai, i = 0부터 n까지의 정수), 제어 신호들(RAS, CAS, WE, CKE, CS, DQM, DQS)을 전달하는 제어 핀(CONTROL), 데이터 입출력 핀들(DQ0, DQ1, DQ2, ..., DQ31), 및 기준 전압 핀(VREFi, 미도시)을 포함한다.
테스트 보드(510)에는 테스트하고자 하는 반도체 메모리 장치(100)가 실장된다. 상기 반도체 메모리 장치(100)는 x16 또는 x32 반도체 칩일 수 있고, 반도체 메모리 장치도 테스트 보드와 마찬가지로 클럭 핀(CLOCK), 어드레스 핀(Ai), 제어 핀(CONTROL), 데이터 입출력 핀들(DQ0, DQ1, DQ2,...)을 포함한다. 상기 반도체 메모리 장치의 핀들(pins)은 대응되는 테스트 보드(40)의 핀들에 연결된다.
테스터(520)는 테스트 패턴을 생성하는 테스트 패턴 생성기(530), 반도체 메모리 장치(100)로부터 전송된 데이터를 비교하는 비교기(540) 및 로직 회로(540)를 포함한다. 또한 테스터(520)는 테스트 패턴 생성기(530)에 연결된 구동 핀(미도시)들 또는 및 비교기(540)에 연결된 비교 핀들(미도시)들을 포함할 수 있다. 테스트 보드(510)와 테스터(520)는 해당 핀들을 연결하는 채널들(CH)을 통하여 서로 연결된다.
로직 회로(600)는 반도체 메모리 장치(100)의 다중 주기 셀프 리프레쉬 동작을 검증할 수 있다.
테스터(50)는 테스트 패턴 생성기(530)에 의해 생성된 테스트 패턴들을 구동 핀들 및 비교 핀들을 통해 반도체 칩에 인가하고 상기 인가된 신호에 응답하여 비교 핀들을 통해 출력되는 반도체 칩의 출력 데이터를 비교기(240)를 통하여 측정(measure)하여 반도체 칩의 패스 또는 페일 여부를 판단할 수 있다.
도 8은 본 발명의 일 실시예예 따른 도 7의 로직 회로의 구성을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 다중 주기 셀프 리프레쉬의 검증 방법을 나타내는 흐름도이다.
도 8을 참조하면, 로직 회로(600)는 제1 레지스터(610), 제2 레지스터(620), 앤드 게이트(630), 제3 레지스터(640), 제4 레지스터(650) 및 익스클루시브 노어 게이트(660)를 포함하여 구성될 수 있다.
도 1, 도 2, 도 3, 도 8 및 도 9를 참조하면, 태그 정보 레지스터(210)에 저장된 리프레쉬 주기 정보(TI)를 참조하여 리프레쉬 제어 회로(300)가 메모리 셀 어레이(190)에 대하여 제1 셀프 리프레쉬 동작을 수행하고, 제1 셀프 리프레쉬 동작과 관련된 워드 라인 각각에 대한 제1 셀프 리프레쉬 수행 정보를 DQ 핀(220)을 통하여 제1 레지스터(610)에 저장한다(S310). 여기서 제1 셀프 리프레쉬 수행 정보는 도 8에서 제1 사이클(CYCLE1)으로 표시되어 있고, 제1 셀프 리프레쉬 정보는 워드 라인 각각을 나타내는 로우 어드레스(리프레쉬 어드레스)와 각각의 워드 라인에 인가되는 리프레쉬 인에이블 신호(REFEN)의 활성화 여부를 포함할 수 있다. 다음에 리프레쉬 제어 회로(300)가 메모리 셀 어레이(190)에 대하여 리프레쉬 주기 정보(TI)를 참조하여 제2 셀프 리프레쉬 동작을 수행하고, 제2 셀프 리프레쉬 동작과 관련된 워드 라인 각각에 대한 제2 셀프 리프레쉬 수행 정보를 DQ 핀(220)을 통하여 제2 레지스터(620)에 저장한다(S320). 여기서 제2 셀프 리프레쉬 수행 정보는 도 8에서 제2 사이클(CYCLE2)으로 표시되어 있고, 제2 셀프 리프레쉬 정보는 워드 라인 각각을 나타내는 로우 어드레스(리프레쉬 어드레스)와 각각의 워드 라인에 인가되는 리프레쉬 인에이블 신호(REFEN)의 활성화 여부를 포함할 수 있다. 여기서, 제1 셀프 리프레쉬 동작과 제2 셀프 리프레쉬 동작은 동일한 주기로 수행될 수 있고, 제1 셀프 리프레쉬 동작시에는 페일 셀들이 포함된 로우에 대하여만 리프레쉬 동작이 수행되고, 제2 셀프 리프레쉬 동작시에는 페일 셀의 포함여부에 관계없이 모든 로우에 대하여 셀프 리프레쉬 동작이 수행된다. 이렇게 되면 페일 셀을 포함하는 로우의 리프레쉬 주기는 노멀 셀들만을 포함하는 로우의 리프레쉬 주기의 반이 된다. 다음에 리프레쉬 주기 정보(TI), 제1 셀프 리프레쉬 수행 정보(CYCLE1) 및 제2 셀프 리프레쉬 수행 정보(CYCLE2)에 기초하여 메모리 셀 어레이(190)에 포함되는 메모리 셀들의 다중 주기 셀프 리프레쉬의 수행 여부를 판단한다(S330).
도 10은 도 9의 판단 단계를 세부적으로 나타내는 흐름도이다.
도 8, 도 9 및 도 10을 참조하면, 포함되는 메모리 셀들의 다중 주기 셀프 리프레쉬의 수행 여부를 판단하기 위하여 제1 레지스터(610)에 저장된 제1 셀프 리프레쉬 수행 정보(CYCLE1)와 제2 레지스터(620)에 저장된 제2 셀프 리프레쉬 수행 정보(CYCLE2)에 대하여 앤드 게이트(630)를 이용하여 논리 곱 연산을 수행하고, 논리 곱 연산의 결과를 제3 레지스터(640)에 일치 정보로서 저장한다(S331). 따라서 제3 레지스터(640)에 저장되는 일치 정보에 의하여 제1 셀프 리프레쉬 수행 정보(CYCLE1)와 제2 레지스터(620)에 저장된 제2 셀프 리프레쉬 수행 정보(CYCLE2)의 동일성 여부를 판단할 수 있다. 다음에 제3 레지스터(640)에 저장된 일치 정보와 제4 레지스터(650)에 저장된 리프레쉬 주기 정보(TI)에 대하여 익스클루시부 노어 게이트(660)를 이용하여 배타적 부정 논리합 연산을 수행하여 판정 신호(DS)를 제공한다. 제3 레지스터(640)에 저장된 일치 정보와 제4 레지스터(650)에 저장된 리프레쉬 주기 정보(TI)에 대하여 수행되는 배타적 부정 논리합 연산을 통하여 메모리 셀들에 대한 다중 주기 셀프 리프레쉬의 수행 여부를 검증할 수 있다. 예를 들어, 하나의 로우에 대한 제3 레지스터(640)에 저장된 일치 정보와 제4 레지스터(650)에 저장된 리프레쉬 주기 정보(TI)가 일치하면 판정 신호(DS)는 로직 하이 레벨이 되고, 일치하지 않으면 판정 신호(DS)는 로직 로우 레벨이 된다. 따라서 판정 신호(DS)의 논리 레벨에 따라 각 로우에 대한 다중 주기 셀프 리프레쉬 수행 여부를 판단할 수 있다.
도 7 및 도 8을 참조하여 설명한 본 발명의 일 실시예에 따른 테스트 시스템의 구성은 하나의 예를 제시한 것에 불과하며, 상기 언급된 논리 소자들의 개수와 구성은 동일한 목적을 달성하기 위해서 다른 구성을 취할 수 있다. 또한 셀 특성에 따라 수행될 수 있는 리프레쉬 주기의 종류가 3개 이상인 경우에도 논리 소자들의 개수와 구성이 달라질 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 도 8의 제 1 내지 제 4 레지스터에 저장되는 데이터의 일 예이다.
도 2, 도 7 내지 도 11d를 참조하면, 발진기(310)는 리프레쉬(REF) 커맨드에 응답하여 64ms 주기를 가지는 펄스 신호(PLS)를 어드레스 카운터(320)와 리프레쉬 인에이블 신호 생성기(330)에 제공한다. 펄스 신호(PLS)가 상승 에지(rising edge)일 때마다 어드레스 카운터(320)는 리프레쉬 어드레스(REFADD)를 출력하고, 리프레쉬 인에이블 신호 생성기(330)는 리프레쉬 어드레스(REFADD)와 리프레쉬 주기 정보(TI)를 참조하여 리프레쉬 어드레스(REFADD)에 해당하는 로우를 활성화시킬지 여부를 결정하는 리프레쉬 인에이블 신호(REFEN)를 생성한다.
셀프 리프레쉬 2 사이클(Cycle)을 순차적으로 진행하였을 때, 각 사이클마다 모든 로우에 대한 리프레쉬 여부를 확인한다. 다중 주기 셀 리프레쉬에서, 적어도 하나의 페일 셀을 포함하는 제1 로우(워드라인)의 리프레쉬 주기는 노멀 셀만으로 이루어진 제2 로우(워드라인)의 리프레쉬 주기보다 짧다. 페일 셀은 데이터 보유 시간이 짧기 때문에 더 빈번하게 리프레쉬 동작을 수행해야 되기 때문이다. 따라서 셀프 리프레쉬의 첫 번째 사이클에서는 페일 셀을 포함하는 로우에 대하여만 리프레쉬가 수행된다. 이 후 두 번째 사이클에서는 모든 로우에 리프레쉬가 수행된다. 즉, 제1 로우에 대하여는 매 사이클마다 리프레쉬를 수행하므로 제1 로우는 64ms의 리프레쉬 주기를 가지게 되고, 제2 로우는 두번째 사이클 마다 리프레쉬를 진행하므로 128ms의 리프레쉬 주기를 가질 수 있다.
도 11a는 본 발명의 일 실시예에 따른 제1 레지스터에 저장되는 제1 리프레쉬 수행 정보를 나타낸다.
도 11a를 참조하면, 반도체 메모리 장치(100)에서 셀프 리프레쉬의 첫번째 사이클에서 생성되는 로우 어드레스(XADD)와 리프레쉬 인에이블 신호(REFEN)의 논리 레벨을 DQ핀(220)을 통해서 출력하면 테스터(520)는 제1 리프레쉬 수행 정보(CYCLE1) 제1 레지스터(610)에 저장한다. 이 때, 최상위 비트(DQ0)는 워드 라인의 활성화 여부를 나타내는 리프레쉬 인에이블 신호(REFEN)의 논리 레벨을 나타내고(즉 해당 워드 라인의 리프레쉬 수행여부), 그 외 비트는 해당 워드라인의 로우 어드레스를 나타낸다. 상기 최상위 비트가 '0'이면 해당 워드 라인에 대해 리프레쉬가 수행되지 않았다는 의미이며, 최상위 비트가 '1'이면 해당 로우 어드레스에 대해 리프레쉬가 수행되었음을 의미한다.
예를 들어, 도 11a에서와 같이 두번째 로우에 대한 리프레쉬 수행 정보의 최상위 비트가 '1'로 64ms 주기의 셀프 리프레쉬 동작을 하였고, 첫번째 및 세번째 로우 어드레스의 최상위 비트가 '0'이므로 리프레쉬 동작을 아직 하지 않았음을 알 수 있다. 즉 두번째 로우는 적어도 하나의 페일 셀을 포함하고 있음을 알 수 있다.
도 11b는 본 발명의 일 실시예에 따른 제2 레지스터에 저장되는 제2 리프레쉬 수행 정보를 나타낸다.
도 11b를 참조하면, 반도체 메모리 장치(100)에서 셀프 리프레쉬의 첫번째 사이클에서 생성되는 로우 어드레스(XADD)와 리프레쉬 인에이블 신호(REFEN)의 논리 레벨을 DQ핀(220)을 통해서 출력하면 테스터(520)는 제2 리프레쉬 수행 정보(CYCLE2) 제2 레지스터(620)에 저장한다. 제2 리프레쉬 수행 정보(CYCLE2)의 최상위 비트(DQ0)가 모두 '1'이므로, 셀프 리프레쉬의 두번째 사이클에서는 모든 워드라인에 대해 리프레쉬 동작이 수행되었음을 알 수 있다.
도 11c는 본 발명의 일 실시예에 따른 제3 레지스터에 저장되는 일치 정보를 나타낸다. 일치 정보는 제1 레지스터(610)에 저장된 제1 셀프 리프레쉬 수행 정보(CYCLE1)와 제2 레지스터(620)에 저장된 제2 셀프 리프레쉬 수행 정보(CYCLE2)에 대하여 앤드 게이트(630)를 이용하여 논리 곱 연산을 수행하고, 논리 곱 연산의 결과에 해당한다. 도 11c에서와 같이, 두 번째 로우에 대한 일치 정보의 최상위 비트가 '1'이므로 64ms 주기로 셀프 리프레쉬를 실시하였으며, 첫번째 및 세번째 로우의 일치 정보의 최상위 비트가 '0'이므로 128ms 주기로 셀프 리프레쉬가 실시되었음을 확인할 수 있다.
도 11d는 본 발명의 일 실시예에 따른 제4 레지스터에 저장되는 리프레쉬 주기 정보를 나타낸다. 제4 레지스터(650)에 저장되는 리프레쉬 주기 정보(TI)는 태그 정보 레지스터(210)에 저장되는 리프레쉬 주기 정보(TI)와 동일하다.
도 11d에서와 같이, 최상위 비트(DQ0)가 '0'인 첫 번째 로우와 세번째 로우의 셀프 리프레쉬 주기는 128ms를 나타내며, 최상위 비트(DQ0)이 '1'인 두 번째 로우의 셀프 리프레쉬의 주기는 64ms를 나타낸다.
상기 제 3 레지스터(640)에 저장된 일치 정보와 제 4 레지스터(650)에 저장된 리프레쉬 주기 정보가 동일한 경우에는 판정 신호(DS)는 로직하이 레벨이고, 이 경우에 동일한 경우에는 태그 정보 레지스터(210)에 저장된 리프레쉬 주기 정보(TI)에 따라서 메모리 셀 영역(190)의 로우 어드레스 별로 다중 주기 셀프 리프레쉬가 수행됨을 확인할 수 있다.
상기 발명의 실시 예에서는 64ms 및 128ms 주기로 두가지 타입의 셀플 리프레쉬 동작을 예로 들어 설명하였지만, 리프레쉬의 주기나 빈도는 메모리 셀들의 특성에 따라 달라질 수 있다.
본 발명의 실시예들에 따르면, 다중 주기 셀프 리프레쉬 동작을 수행하는 반도체 메모리 장치는 태그 정보 레지스터에 저장된 리프레쉬 주기 정보와 셀프 리프레쉬 회로에서 발생하는 리프레쉬 어드레스에 따른 리프레쉬 인에이블 신호의 활성화 여부를 DQ핀을 통해 외부로 출력할 수 있다. 이러한 리프레쉬 어드레스와 리프레쉬 인에이블 신호에 기초하여 외부에서 다중 주기 셀프 리프레쉬 여부를 검증할 수 있다.
본 발명의 실시예들은 다양한 분야의 메모리 장치 및 테스트 분야에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제 1 셀들 및 제 2 셀들을 갖는 메모리 셀 어레이;
    상기 제 1 셀들 및 상기 제 2 셀들이 연결되는 워드라인들 각각에 대한 리프레쉬 주기 정보를 저장하는 태그 정보 레지스터;
    상기 태그 정보 레지스터에 저장된 상기 리프레쉬 주기 정보를 참조하여 리프레쉬 인에이블 신호와 리프레쉬 어드레스를 발생시키는 리프레쉬 제어 회로; 및
    상기 메모리 셀 어레이에 저장된 데이터를 외부와 연결하는 DQ핀을 포함하고,
    상기 DQ 핀을 통해서 상기 리프레쉬 어드레스와 상기 리프레쉬 인에이블 신호를 외부로 전송하고,
    상기 리프레쉬 인에이블 신호는 상기 리프레쉬 어드레스가 지정하는 워드 라인에 연결되는 적어도 하나의 제 2 셀의 존재여부에 따라 논리 레벨이 결정되는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 2 셀들에 수행되는 셀프 리프레쉬의 주기는 상기 제2 셀들의 데이터 보유 시간 특성에 의해 상기 제 1 셀들에 수행되는 셀프 리프레쉬의 주기보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 2 셀들이 연결되는 워드 라인에 연속적으로 적어도 두 번의 활성화된 리프레쉬 인에이블 신호가 인가되는 동안에 상기 제 1 셀들이 연결되는 워드 라인에는 한 번의 활성화된 리프레쉬 인에이블 신호가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 태그 정보 레지스터에 저장된 상기 리프레쉬 주기 정보도 상기 DQ 핀을 통해서 외부로 전송되는 것을 특징으로 하는 반도체 메모리 장치
  6. 메모리 셀들을 구비하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 동작 검증 방법에 있어서,
    태그 정보 레지스터에 저장된 상기 메모리 셀들 각각의 데이터 보유 시간 특성에 대한 워드 라인들 각각에 대한 리프레쉬 주기 정보에 기초하여 수행된 제1 셀프 리프레쉬 동작에 따른 상기 워드라인들 각각에 대한 제1 셀프 리프레쉬 수행 정보를 DQ 핀을 통하여 출력하여 테스터의 제1 레지스터에 저장하는 단계;
    상기 리프레쉬 주기 정보에 기초하여 수행된 제2 셀프 리프레쉬 동작에 따른 상기 워드라인들 각각에 대한 제2 셀프 리프레쉬 수행 정보를 상기 DQ 핀을 통하여 출력하여 상기 테스터의 제2 레지스터에 저장하는 단계; 및
    상기 리프레쉬 주기 정보, 상기 제1 셀프 리프레쉬 수행 정보 및 상기 제2 셀프 리프레쉬 수행 정보에 기초하여 상기 메모리 셀들에 대한 리프레쉬 수행 여부를 판단하는 단계를 포함하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 검증 방법.
  7. 제6항에 있어서, 상기 리프레쉬 수행 여부를 판단하는 단계는,
    상기 제1 레지스터에 저장된 상기 제1 셀프 리프레쉬 수행 정보와 상기 제2 레지스터에 저장된 상기 제2 셀프 리프레쉬 수행 정보에 대하여 논리곱 연산을 수행하여 일치 정보로서 제3 레지스터에 저장하는 단계; 및
    상기 제3 레지스터에 저장된 상기 일치 정보와 상기 리프레쉬 주기 정보의 동일성 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 검증 방법.
  8. 제7항에 있어서, 상기 동일성 여부는 상기 일치 정보와 상기 리프레쉬 주기 정보에 대하여 배타적 부정 논리합 연산을 수행한 결과에 따라 판단되는 것을 특징으로 하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 검증 방법.
  9. 제6항에 있어서, 상기 제1 셀프 리프레쉬 수행 정보는 상기 제1 셀프 리프레쉬 동작 수행과 관련된 상기 워드 라인들 각각에 인가되는 리프레쉬 인에이블 신호의 활성화 여부와 로우 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 검증 방법.
  10. 제6항에 있어서, 상기 제2 셀프 리프레쉬 수행 정보는 상기 제2 셀프 리프레쉬 동작 수행과 관련된 상기 워드 라인들 각각에 인가되는 리프레쉬 인에이블 신호의 활성화 여부와 로우 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 다중 주기 셀프 리프레쉬 검증 방법.
KR1020100120719A 2010-11-30 2010-11-30 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법 KR101798920B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100120719A KR101798920B1 (ko) 2010-11-30 2010-11-30 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법
US13/281,823 US8547768B2 (en) 2010-11-30 2011-10-26 Verifying multi-cycle self refresh operation of semiconductor memory device and testing the same
CN201110383830.3A CN102479543B (zh) 2010-11-30 2011-11-28 验证半导体存储器器件的多周期自刷新操作及其测试
DE102011087354A DE102011087354A1 (de) 2010-11-30 2011-11-29 Halbleiterspeicherelement, Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperationeines Haibleiterspeicherelements undTestsystem

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100120719A KR101798920B1 (ko) 2010-11-30 2010-11-30 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법

Publications (2)

Publication Number Publication Date
KR20120059097A KR20120059097A (ko) 2012-06-08
KR101798920B1 true KR101798920B1 (ko) 2017-11-17

Family

ID=46049969

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100120719A KR101798920B1 (ko) 2010-11-30 2010-11-30 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법

Country Status (4)

Country Link
US (1) US8547768B2 (ko)
KR (1) KR101798920B1 (ko)
CN (1) CN102479543B (ko)
DE (1) DE102011087354A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101974108B1 (ko) * 2012-07-30 2019-08-23 삼성전자주식회사 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법
KR20140063240A (ko) 2012-11-16 2014-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 리프레쉬 레버리징 구동방법
US9171605B1 (en) 2012-12-21 2015-10-27 Samsung Electronics Co., Ltd. Concentrated address detecting method of semiconductor device and concentrated address detecting circuit using the same
US9196347B2 (en) 2013-03-14 2015-11-24 International Business Machines Corporation DRAM controller for variable refresh operation timing
KR102133380B1 (ko) 2013-08-09 2020-07-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
CN104575614A (zh) * 2015-02-10 2015-04-29 武汉新芯集成电路制造有限公司 一种存储单元失效筛选的方法
JP2017157258A (ja) * 2016-03-01 2017-09-07 力晶科技股▲ふん▼有限公司 セルフリフレッシュ制御装置及び揮発性半導体記憶装置
KR20170118484A (ko) * 2016-04-15 2017-10-25 에스케이하이닉스 주식회사 리프레쉬 제어 장치
TWI643199B (zh) * 2016-09-06 2018-12-01 鈺創科技股份有限公司 輸出記憶體電路在自刷新模式的資訊的電路及其相關方法
KR20180077973A (ko) * 2016-12-29 2018-07-09 삼성전자주식회사 리프레쉬 동작을 제어하는 메모리 장치
KR102443555B1 (ko) * 2018-04-16 2022-09-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20190123875A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템
CN108597551B (zh) * 2018-04-26 2020-12-08 上海交通大学 读密集型大数据处理的内存刷新方法和系统
KR102546652B1 (ko) * 2018-09-07 2023-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN114121074B (zh) 2020-08-31 2023-09-01 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备
US11929130B2 (en) * 2020-09-30 2024-03-12 Changxin Memory Technologies, Inc. Method and device for testing sr cycle as well as method and device for testing ar number
CN117393015B (zh) * 2023-12-11 2024-03-22 浙江力积存储科技有限公司 一种三维存储器架构及其刷新方法和存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080025105A1 (en) * 2006-07-27 2008-01-31 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and refresh method thereof
US20080239853A1 (en) * 2007-03-29 2008-10-02 Hynix Semiconductor Inc. Semiconductor memory device
US7474578B2 (en) * 2005-01-17 2009-01-06 Samsung Electronics Co., Ltd. Refresh control circuit and method thereof and bank address signal change circuit and methods thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN86101206B (zh) * 1985-03-25 1988-08-24 株式会社日立制作所 半导体存贮器
US5335202A (en) 1993-06-29 1994-08-02 Micron Semiconductor, Inc. Verifying dynamic memory refresh
US5450364A (en) 1994-01-31 1995-09-12 Texas Instruments Incorporated Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices
US6392948B1 (en) 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2006155841A (ja) * 2004-12-01 2006-06-15 Nec Electronics Corp 半導体記憶装置及びリフレッシュ制御方法
KR100810060B1 (ko) 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
KR100856060B1 (ko) * 2007-04-06 2008-09-02 주식회사 하이닉스반도체 반도체메모리소자의 내부리프레쉬신호 생성장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7474578B2 (en) * 2005-01-17 2009-01-06 Samsung Electronics Co., Ltd. Refresh control circuit and method thereof and bank address signal change circuit and methods thereof
US20080025105A1 (en) * 2006-07-27 2008-01-31 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and refresh method thereof
US20080239853A1 (en) * 2007-03-29 2008-10-02 Hynix Semiconductor Inc. Semiconductor memory device

Also Published As

Publication number Publication date
KR20120059097A (ko) 2012-06-08
US20120134224A1 (en) 2012-05-31
US8547768B2 (en) 2013-10-01
CN102479543A (zh) 2012-05-30
CN102479543B (zh) 2016-06-01
DE102011087354A1 (de) 2012-05-31

Similar Documents

Publication Publication Date Title
KR101798920B1 (ko) 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법
US8520461B2 (en) Row address code selection based on locations of substandard memory cells
JP3746621B2 (ja) 複合半導体メモリ装置のセルフテスト回路及びこれを用いたセルフテスト方法
US9858981B2 (en) Semiconductor memory devices including redundancy memory cells
US9865324B2 (en) Method and apparatus for decoding commands
US20100165769A1 (en) Semiconductor memory device having auto-precharge function
KR20150040481A (ko) 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
US20070011596A1 (en) Parity check circuit to improve quality of memory device
CN104810043A (zh) 突发长度控制电路
KR100546362B1 (ko) 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
US7440309B2 (en) Memory having parity error correction
US7765442B2 (en) Memory device testable without using data and dataless test method
KR101752154B1 (ko) 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법
JP2010073292A (ja) 半導体記憶装置及びそのテスト方法
US20090040850A1 (en) Semiconductor memory, test method of semiconductor memory and system
CN111816230B (zh) 半导体存储器件及其操作方法
US7471569B2 (en) Memory having parity error correction
US9030895B2 (en) Memory device with pin register to set input/output direction and bitwidth of data signals
US7254090B2 (en) Semiconductor memory device
JP5212100B2 (ja) 半導体メモリおよびメモリシステム
US20130235677A1 (en) Circuit for parallel bit test of semiconductor memory device
WO2023245780A1 (zh) 测试方法、测试结构及存储器
KR20100128045A (ko) 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법
KR101865935B1 (ko) Ｂｉｓｔ 장치 및 이를 포함하는 반도체 장치
US20080244157A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant