DE102011087354A1 - Halbleiterspeicherelement, Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperationeines Haibleiterspeicherelements undTestsystem - Google Patents

Halbleiterspeicherelement, Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperationeines Haibleiterspeicherelements undTestsystem Download PDF

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Abstract

Ein Halbleiterspeicherelement (100) umfasst: ein Speicherzellenfeld (190) mit einer Mehrzahl von Speicherzellen, die in erste Zellen und in zweite Zellen gemäß zugehörigen Datenhaltezeiten unterteilt sind, ein Taginformationsregister (210), das dazu ausgebildet ist, Auffrischungszyklusinformationen für jede Wortleitung (WLj) zu speichern, die mit den ersten Zellen und den zweiten Zellen verbunden sind, eine Auffrischungssteuerschaltung (300), die dazu ausgebildet ist, ein Auffrischungsfreigabesignal (REFEN) und eine Auffrischungsadresse (REFADD) basierend auf den Auffrischungszyklusinformationen zu erzeugen, und einen Ausgang (220), der dazu ausgebildet ist, das Auffrischungsfreigabesignal, die Auffrischungsadresse und Daten, die in dem Speicherzellenfeld gespeichert sind, nach außen zu übertragen.

Description

  • Die Erfindung betrifft ein Halbleiterspeicherelement, ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation eines Halbleiterspeicherelements und ein Testsystem.
  • In der Regel speichern DRAM-Zellen Daten in Kondensatoren als Konfiguration von elektrischen Ladungen, und die elektrischen Ladungen (Daten) können aufgrund von Fehlerstrom verloren gehen. Deshalb müssen verlorene Daten in den DRAM-Zellen wiederhergestellt werden, um zu verhindern, dass Daten auf Dauer verloren sind, was als Auffrischungsoperation bezeichnet wird.
  • DRAM-Zellen können jedoch unterschiedliche Datenhaltecharakteristiken (Datenhalteeigenschaften) aufweisen. Das heißt, manche DRAM-Zellen können Datenhaltezeiten aufweisen, die kürzer sind als die bei anderen DRAM-Zellen. Die Auffrischungsoperation muss daher ausgehend von den DRAM-Zellen durchgeführt werden, die die kürzesten Datenhaltezeiten aufweisen, was einen höheren Energieverbrauch erfordert.
  • Der Erfindung liegt die technische Aufgabe zugrunde, ein Halbleiterspeicherelement, ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation eines Halbleiterspeicherelements und ein Testsystem zur Verfügung zu stellen, die ein zuverlässiges und leichtes Testen von Multizyklusselbstauffrischungsoperationen bei Halbleiterspeicherelementen ermöglichen, wobei bevorzugt der Energieverbrauch reduziert ist.
  • Die Erfindung löst diese Aufgabe dadurch, dass sie ein Halbleiterspeicherelement mit den Merkmalen des Anspruch 1, ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation eines Halbleiterspeicherelements mit den Merkmalen des Anspruch 8 und ein Testsystem mit den Merkmalen des Anspruch 16 zur Verfügung stellt.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme zum Inhalt dieser Beschreibung gemacht wird, um unnötige Textwiederholungen zu vermeiden.
  • Gemäß beispielhaften Ausführungsformen umfasst ein Halbleiterspeicherelement ein Speicherzellenfeld, ein Taginformationsregister, eine Auffrischungssteuerschaltung und einen Ausgang. Das Speicherzellenfeld umfasst eine Mehrzahl von Speicherzellen, die gemäß zugehörigen Datenhaltezeiten in erste Zellen und in zweite Zellen unterteilt sind. Das Taginformationsregister speichert Auffrischungszyklusinformationen für jede Wortleitung, die mit den ersten Zellen und den zweiten Zellen verbunden ist. Die Auffrischungssteuerschaltung ist dazu ausgebildet, ein Auffrischungsfreigabesignal und eine Auffrischungsadresse basierend auf den Auffrischungszyklusinformationen zu erzeugen. Der Ausgang ist dazu ausgebildet, das Auffrischungsfreigabesignal, die Auffrischungsadresse und Daten, die in dem Speicherzellenfeld gespeichert sind, nach außen zu übertragen.
  • In verschiedenen Ausführungsformen ist eine Datenhaltezeit einer jeweiligen ersten Zelle kürzer als eine Datenhaltezeit einer jeweiligen zweiten Zelle.
  • In verschiedenen Ausführungsformen weist das Auffrischungsfreigabesignal, das an eine jeweilige Wortleitung angelegt wird, einen logischen Pegel auf, der davon abhängt, ob die Wortleitung mit einer Zeile verbunden ist, die mindestens eine erste Zelle umfasst. Das Auffrischungsfreigabesignal kann zweimal aufeinanderfolgend an Wortleitungen angelegt werden, die mit Zeilen verbunden sind, die mindestens eine erste Zelle umfassen, und das Auffrischungsfreigabesignal kann einmal an eine Zeile angelegt werden, die zweite Zellen und keinerlei erste Zellen umfasst.
  • In verschiedenen Ausführungsformen kann ein Zyklus einer Selbstauffrischungsoperation, der für das Speicherzellenfeld basierend auf der Auffrischungsadresse durchgeführt wird, individuell für jede Wortleitung eingestellt werden.
  • In verschiedenen Ausführungsformen kann die Auffrischungssteuerschaltung umfassen: einen Schwingkreis (Oszillator), der ein Pulssignal in Abhängigkeit von einem Auffrischungsbefehl erzeugt, einen Adresszähler, der die Auffrischungsadresse synchron zu dem Pulssignal erzeugt, und einen Auffrischungsfreigabesignalgenerator, der das Auffrischungsfreigabesignal erzeugt, welches selektiv gemäß einer zugehörigen Wortleitung basierend auf den Auffrischungszyklusinformationen freigegeben wird.
  • In verschiedenen Ausführungsformen können die Auffrischungszyklusinformationen über den Ausgang nach außen übertragen werden.
  • Gemäß beispielhaften Ausführungsformen wird ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation eines Halbleiterspeicherelements, das ein Speicherzellenfeld umfasst, zur Verfügung gestellt. Das Verfahren umfasst: Speichern von ersten Selbstauffrischungsleistungsinformationen bezüglich einer jeweiligen Wortleitung einer Mehrzahl von Wortleitungen, die mit dem Speicherzellenfeld verbunden sind, in einem ersten Register eines Testers über einen DQ-Pin, wobei die ersten Selbstauffrischungsleistungsinformationen einer ersten Selbstauffrischungsoperation zugeordnet sind, die für Speicherzellen in dem Speicherzellenfeld gemäß Auffrischungszyklusinformationen für jede Wortleitung durchgeführt werden, die in einem Taginformationsregister gespeichert sind, Speichern von zweiten Selbstauffrischungsleistungsinformationen bezüglich einer jeweiligen Wortleitung in einem zweiten Register in dem Tester über den DQ-Pin, wobei die zweiten Selbstauffrischungsleistungsinformationen einer zweiten Selbstauffrischungsoperation zugeordnet sind, die für die Speicherzellen gemäß der Auffrischungszyklusinformationen durchgeführt wird, und Bestimmen, ob eine Multizyklusselbstauffrischungsoperation für die Speicherzellen durchgeführt wird basierend auf den Auffrischungszyklusinformationen, den ersten Selbstauffrischungsleistungsinformationen und den zweiten Selbstauffrischungsleistungsinformationen.
  • In verschiedenen Ausführungsformen kann ein Bestimmen, ob die Multizyklusselbstauffrischungsoperation durchgeführt wird, Speichern von Identifikationsinformationen in einem dritten Register des Testers durch Durchführen einer UND-Operation (AND-Operation) mit den ersten Selbstauffrischungsleistungsinformationen, die in dem ersten Register gespeichert sind, und den zweiten Selbstauffrischungsleistungsinformationen, die in dem zweiten Register gespeichert sind, und Bestimmen, ob die Identifikationsinformationen, die in dem dritten Register gespeichert sind, mit den Auffrischungszyklusinformationen identisch sind, umfassen. Ein Bestimmen, ob die Identifikationsinformationen, die in dem dritten Register gespeichert sind, identisch mit den Auffrischungszyklusinformationen sind, kann ein Durchführen einer exklusiven NOR-Operation mit den Identifikationsinformationen und den Auffrischungszyklusinformationen umfassen.
  • In verschiedenen Ausführungsformen können die ersten Selbstauffrischungsleistungsinformationen umfassen, ob das Auffrischungsfreigabesignal, das an jede Wortleitung angelegt wird, freigegeben ist, und eine Zeilenadresse umfassen, die jede Wortleitung bestimmt, die der ersten Selbstauffrischungsoperation zugeordnet ist. Die zweiten Selbstauffrischungsleistungsinformationen können umfassen, ob das Auffrischungsfreigabesignal, das an jede Wortleitung angelegt wird, freigegeben ist, und können eine Zeilenadresse umfassen, die jede Wortleitung bestimmt, die der zweiten Selbstauffrischungsoperation zugeordnet ist.
  • In verschiedenen Ausführungsformen kann das Auffrischungsfreigabesignal an Wortleitungen angelegt werden, die mit mindestens einer ersten Zelle verbunden sind, die eine Datenhaltezeit aufweist, die kleiner ist als eine Datenhaltezeit von zweiten Zellen, während die erste Selbstauffrischungsoperation durchgeführt wird. Das Auffrischungsfreigabesignal kann an jede Wortleitung unabhängig davon angelegt werden, ob mindestens eine erste Zelle verbunden ist, während die zweite Selbstauffrischungsoperation durchgeführt wird.
  • In verschiedenen Ausführungsformen kann ein Zyklus der Selbstauffrischungsoperation, die für Speicherzellen basierend auf der Auffrischungsadresse durchgeführt wird, individuell für jede Wortleitung eingestellt werden.
  • Gemäß beispielhaften Ausführungsformen umfasst ein Testsystem ein Testboard und einen Tester. Das Testboard umfasst einen Sockel, auf den ein zu testendes Halbleiterspeicherelement angeordnet wird. Das Halbleiterspeicherelement führt eine Multizyklusselbstauffrischungsoperation unter Verwendung von Auffrischungszyklusinformationen für jede Zeilenadresse durch, die in einem Taginformationsregister gespeichert ist. Der Tester ist dazu ausgebildet, die Multizyklusselbstauffrischungsoperation zu verifizieren, die in dem Halbleiterspeicherelement basierend auf einer Auffrischungsadresse, einem Auffrischungsfreigabesignal gemäß der Auffrischungsadresse und den Auffrischungszyklusinformationen durchgeführt wird. Die Auffrischungsadresse und das Auffrischungsfreigabesignal werden ausgegeben, wenn eine Auffrischungsoperation in dem Halbleiterspeicherelement durchgeführt wird.
  • In verschiedenen Ausführungsformen kann der Tester ein erstes, ein zweites, ein drittes und ein viertes Register umfassen. Das erste Register kann erste Selbstauffrischungsleistungsinformationen speichern, die einer ersten Selbstauffrischungsoperation zugeordnet sind, die für Speicherzellen in dem Halbleiterspeicherelement durchgeführt wird. Das zweite Register kann zweite Selbstauffrischungsleistungsinformationen speichern, die einer zweiten Selbstauffrischungsoperation zugeordnet sind, die für die Speicherzellen durchgeführt wird. Das dritte Register kann ein Ergebnis einer UND-Operation speichern, die mit den ersten Selbstauffrischungsleistungsinformationen und den zweiten Selbstauffrischungsleistungsinformationen durchgeführt wird. Das vierte Register kann die Auffrischungszyklusinformationen für jede Zeilenadresse speichern.
  • Der Tester kann weiter ein exklusives NOR-Gatter (NOR-Gate) umfassen, das eine exklusive NOR-Operation mit dem Ergebnis der UND-Operation, das in dem dritten Register gespeichert ist, und den Auffrischungszyklusinformationen durchführt, die in dem vierten Register gespeichert sind.
  • In verschiedenen Ausführungsformen können die Auffrischungsadresse und die Informationen, ob das Auffrischungsfreigabesignal freigegeben ist, an den Tester über einen DQ-Pin des Halbleiterspeicherelements übertragen werden.
  • Dementsprechend stellen beispielhafte Ausführungsformen ein einfaches Testen von Multizyklusselbstauffrischungsoperationen in Halbleiterspeicherelementen zur Verfügung, wobei der Energieverbrauch reduziert ist.
  • Vorteilhafte Ausführungsformen der Erfindung, wie sie nachfolgend ausführlich beschrieben werden, sind in den Zeichnungen dargestellt, in denen:
  • 1 ein Blockdiagramm zeigt, das ein Halbleiterspeicherelement gemäß beispielhaften Ausführungsformen darstellt.
  • 2 ein Blockdiagramm zeigt, das ein Beispiel der Auffrischungssteuerschaltung von 1 gemäß beispielhaften Ausführungsformen darstellt.
  • 3 ein Blockdiagramm zeigt, das den Auffrischungsfreigabesignalgenerator von 2 gemäß beispielhaften Ausführungsformen darstellt.
  • 4 ein Flussbild zeigt, das ein Verfahren zum Speichern von Auffrischungszyklusinformationen im Taginformationsregister gemäß beispielhaften Ausführungsformen darstellt.
  • 5 die im Taginformationsregister von 1 gespeicherten Auffrischungszyklusinformationen gemäß beispielhaften Ausführungsformen darstellt.
  • 6 ein Blockdiagramm zeigt, das darstellt, dass die Multizyklusselbstauffrischungsoperation im Halbleiterspeicherelement von 1 gemäß beispielhaften Ausführungsformen verifiziert wird.
  • 7 ein Blockdiagramm zeigt, das ein Testsystem gemäß beispielhaften Ausführungsformen darstellt.
  • 8 ein Schaltbild zeigt, das ein Beispiel der Logikschaltung von 7 gemäß beispielhaften Ausführungsformen darstellt.
  • 9 ein Flussbild zeigt, das ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation gemäß beispielhaften Ausführungsformen darstellt.
  • 10 ein Flussbild zeigt, das im Detail den Schritt zum Bestimmen der Multizyklusselbstauffrischungsoperation von 9 gemäß beispielhaften Ausführungsformen darstellt.
  • 11A die erste Selbstauffrischungsleistungsinformationen, die im ersten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen darstellt.
  • 11B die zweite Selbstauffrischungsleistungsinformationen, die im zweiten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen darstellt.
  • 11C die Identifikationsinformationen, die im dritten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen darstellt.
  • 11D die Auffrischungszyklusinformationen, die im vierten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen darstellt.
  • Es versteht sich, dass, wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element bezeichnet ist, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dazwischen liegende Elemente vorhanden sein können. Wenn hingegen ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element bezeichnet ist, dann sind keine dazwischen liegenden Elemente vorhanden. Andere Wörter, die zur Beschreibung der Beziehung zwischen Elementen verwendet sind, sollten in gleicher Weise interpretiert werden (z. B. ”zwischen” und ”direkt zwischen”, ”neben” und ”direkt neben” usw.).
  • 1 zeigt ein Blockdiagramm, das ein Halbleiterspeicherelement gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu 1 umfasst ein Halbleiterspeicherelement 100 einen Befehlsdekodierer 110, ein Moduseinstellregister (Mode Set Register, MSR) 120, ein Adressenregister 130, eine Auswahlschaltung 140, eine Dateneingabe-/-ausgabeschaltung (DATA I/O) 150, einen Zeilendekodierer 160, eine Schreib-/Leseschaltung (S/A und W/D) 180, ein Speicherzellenfeld 190, ein Taginformationsregister (TIR) 210 und eine Auffrischungssteuerschaltung 300.
  • Der Befehlsdekodierer 110 empfängt einen Befehl CMD, der von außen durch einen Befehlspin 240 aufgegeben wird. Der Befehlsdekodierer 110 dekodiert den Befehl CMD, so dass ein Auffrischungsbefehl REF, ein Schreibbefehl WR, ein Lesebefehl RD und ein Modusregistereinstellbefehl MRS erzeugt werden. Außerdem stellt der Befehlsdekodierer 110 den Auffrischungsbefehl REF, den Schreibbefehl WR, den Lesebefehl RD und den Modusregistereinstellbefehl MRS zugehörigen Schaltungsblöcken bereit. Zum Beispiel kann der Befehlsdekodierer 110 den Auffrischungsbefehl REF der Auffrischungssteuerschaltung 300, der Auswahlschaltung 140 und der Dateneingabe-/-ausgabeschaltung 150 bereitstellen.
  • Das Moduseinstellregister (MSR) 120 bestimmt einen Operationsmodus (eine Betriebsweise) des Halbleiterspeicherelements 100 basierend auf einer externen Adresse ADD, die über einen Adresspin 230 empfangen ist, und dem Modusregistereinstellbefehl MRS, der vom Befehlsdekodierer 110 empfangen ist. In der Regel tritt das Halbleiterspeicherelement 100 sequentiell in einen Modusregistereinstellmodus und einen erweiterten Modusregistereinstellmodus (EMRS) ein, während Operationen ausgeführt werden. Der EMRS-Modus beinhaltet einen Halteverifikationsmodus, wobei Haltecharakteristiken von Speicherzellen im EMRS-Modus getestet werden können.
  • Das TIR 210 kann Auffrischungszyklusinformationen (oder Taginformationen TI) jeder Speicherzelle, die im Speicherzellenfeld 190 enthalten ist, speichern und jeder Auffrischungszyklus kann basierend auf der Haltecharakteristik jeder Speicherzelle bestimmt werden, die im Halteverifikationsmodus getestet wird. Die im TIR 210 gespeicherten Auffrischungszyklusinformationen können herangezogen werden, um den Selbstauffrischungszyklus jeder der Wortleitungen zu steuern, die mit dem Speicherzellenfeld 190 verbunden sind, während eine Auffrischungsoperation am Speicherzellenfeld 190 durchgeführt wird. Außerdem können im TIR 210 gespeicherte Auffrischungszyklusinformationen über einen Ausgabepin, der beispielsweise als DQ-Pin 220 angegeben ist, nach außen übertragen werden. Die im TIR 210 gespeicherten Auffrischungszyklusinformationen können auch eine Zeilenadresse (Auffrischungsadresse) beinhalten, die für jede Wortleitung bezeichnet ist, und Informationen dazu, ob ein Auffrischungsfreigabesignal REFEN, das an jede Wortleitung angelegt wird, freigegeben ist.
  • Die Auffrischungssteuerschaltung 300 erzeugt eine Auffrischungsadresse REFADD und das Auffrischungsfreigabesignal REFEN basierend auf dem Auffrischungsbefehl REF und den Taginformationen TI zu den Auffrischungszyklusinformationen. Die Auffrischungsadresse REFADD wird der Auswahlschaltung 140 bereitgestellt und das Auffrischungsfreigabesignal REFEN wird dem Zeilendekodierer 160 bereitgestellt.
  • Das Adressenregister 130 speichert die externe Adresse ADD, die über den Adressenpin 230 empfangen ist, vorübergehend (temporär) und gibt eine Zeilenadresse RADD der externen Adresse ADD an den Zeilendekodierer 160 und gibt eine Spaltenadresse CADD der externen Adresse ADD an den Spaltendekodierer 170.
  • Die Auswahlschaltung 140 wählt die Auffrischungsadresse REFADD oder die Zeilenadresse RADD als ausgewählte Zeilenadresse RADD aus, die in Abhängigkeit vom Auffrischungsbefehl REF an den Zeilendekodierer 160 bereitgestellt wird. Zum Beispiel kann die Auswahlschaltung 140 die Auffrischungsadresse REFADD als die ausgewählte Zeilenadresse RADD auswählen, wenn der Auffrischungsbefehl REF einen ersten logischen Pegel aufweist, der eine Selbstauffrischungsoperation angibt, und die Auswahlschaltung 140 kann die Zeilenadresse RADD als die ausgewählte Zeilenadresse XADD auswählen, wenn der Auffrischungsbefehl REF einen zweiten logischen Pegel aufweist, der eine Schreib- oder Leseoperation angibt.
  • Die Dateneingabe-/-ausgabeschaltung 150 versorgt die Schreib-/Leseschaltung 180 mit Daten, die in das Speicherzellenfeld 190 zu schreiben sind, oder empfängt von der Schreib-/Leseschaltung 180 Daten, die aus dem Speicherzellenfeld 190 ausgelesen sind, in Abhängigkeit vom Auffrischungsbefehl REF. Außerdem gibt die Dateneingabe-/-ausgabeschaltung 150 die Taginformationen TI, die Auffrischungsadresse REFADD und die Informationen dazu, ob ein Auffrischungsfreigabesignal REFEN freigegeben ist, über den DQ-Pin 220 in Abhängigkeit vorn Auffrischungsbefehl REF nach außen.
  • Der Zeilendekodierer 120 wählt sequentiell die Wortleitungen WLj in Abhängigkeit von der Auffrischungsadresse REFADD von der Auswahlschaltung 140 in einem Selbstauffrischungsmodus aus. Ob die ausgewählte Wortleitung freigeben ist, wird basierend auf dem Auffrischungsfreigabesignal REFEN von der Auffrischungssteuerschaltung 300 bestimmt, während die Wortleitungen WLj sequentiell ausgewählt werden.
  • Der Spaltendekodierer 170 dekodiert die Spaltenadresse CADD vom Adressenregister 130, um mindestens eine der Bitleitungen BLi (oder Spalten) in Abhängigkeit von der dekodierten Spaltenadresse CADD auszuwählen.
  • Das Speicherzellenfeld 190 umfasst eine Mehrzahl von Speicherzellen (nicht dargestellt), die mit einer Mehrzahl von Bitleitungen BLi, wobei i eine natürliche Zahl größer als zwei ist, und einer Mehrzahl von Wortleitungen WLj, wobei j eine natürliche Zahl größer als zwei ist, verbunden sind. Die Speicherzellen können in zwei Gruppen eingeteilt werden, die gemäß den Datenhaltecharakteristiken (oder Datenhaltezeiten) jeder der Speicherzellen als erste Zellen bzw. zweite Zellen identifiziert sind. Die ersten Zellen sind dazu geeignet, Daten zu speichern, ohne dass sie in einer Zeitdauer, die kürzer ist als ein Referenzintervall, aufgefrischt werden. Die zweiten Zellen sind dazu geeignet, Daten zu speichern, ohne dass sie in einer Zeitdauer, die länger ist als ein Referenzintervall, aufgefrischt werden. Das heißt, unter Verwendung des Referenzintervalls können die ersten Zellen einen Datenhaltetest nicht bestehen und die zweiten Zellen können den Datenhaltetest bestehen, da jede der ersten Zellen eine kürzere Datenhaltedauer aufweist. Deshalb müssen die ersten Zellen häufiger aufgefrischt werden als die zweiten Zellen, weil die ersten Zellen Daten über eine kürzere Zeitdauer halten, ohne dass sie verloren gehen, als die zweiten Zellen. Dementsprechend ist ein erster Auffrischungszyklus der ersten Zellen kürzer als ein zweiter Auffrischungszyklus der zweiten Zellen. Beispielsweise können die ersten Zeilen doppelt so häufig aufgefrischt werden wie die zweiten Zellen.
  • Obwohl es nicht dargestellt ist, kann das Speicherzellenfeld 190 eine Mehrzahl von Speicherbänken umfassen. Jede Speicherbank kann in Speicherblöcke unterteilt sein und jeder Speicherblock kann in eine Mehrzahl von Speicherseiten unterteilt sein.
  • Die Lese-/Schreibschaltung 180 schreibt Daten in das Speicherzellenfeld 190 oder liest Daten aus dem Speicherzellenfeld 190.
  • 2 zeigt ein Blockdiagramm, das ein Beispiel einer Auffrischungssteuerschaltung von 1 gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu 2 umfasst die Auffrischungssteuerschaltung 300 einen Schwingkreis (Oszillator OSC) 310, einen Adresszähler 320 und einen Auffrischungsfreigabesignalgenerator (REFEN-Generator) 330. Der Schwingkreis 310 erzeugt ein Pulssignal PLS mit einer regelmäßigen Periode (Zyklus) in Abhängigkeit von einem Auffrischungsbefehl REF. Der Adresszähler 320 erzeugt die Auffrischungsadresse REFADD zum Bezeichnen von aufzufrischenden Zeilenadressen und stellt die Auffrischungsadresse REFADD in Abhängigkeit vom Auffrischungsbefehl REF der Auswahlschaltung 140 bereit. Der Adresszähler 320 kann die Zähloperation in Abhängigkeit von einem Selbstauffrischungsabbruchsignal vom Befehlsdekodierer 110 beenden. Der Adresszähler 320 arbeitet in Synchronisation mit dem Pulssignal PLS. Der Adresszähler 320 erzeugt die Auffrischungsadresse REFADD sequentiell durch Zählen ab einer Startauffrischungsadresse. Die Zähloperation kann eine Aufwärtszähloperation oder eine Abwärtszähloperation sein. Wenn die Auffrischungsadresse REFADD zu einer Endauffrischungsadresse REFM kommt, wird der Adresszähler 320 initialisiert, so dass er ab der Startauffrischungsadresse zählt.
  • Der Auffrischungsfreigabesignalgenerator 330 arbeitet in Synchronisation mit dem Pulssignal PLS und erzeugt das Auffrischungsfreigabesignal REFEN, das, basierend auf dem Auffrischungsbefehl REF, den Taginformationen TI und der Endauffrischungsadresse REFM bestimmt, ob die von der Auffrischungsadresse REFADD bezeichnete Wortleitung freigegeben ist. Das heißt, der Auffrischungsfreigabesignalgenerator 330 erzeugt das Auffrischungsfreigabesignal REFEN, das bestimmt, ob die von der Auffrischungsadresse REFADD bezeichnete Wortleitung freigegeben ist.
  • 3 zeigt ein Blockdiagramm, das den Auffrischungsfreigabesignalgenerator von 2 gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu 3 umfasst der Auffrischungsfreigabesignalgenerator 330 einen Zähler 331 und eine Auffrischungsfreigabesignalgeneratoreinheit 333 (REFEN-Generatoreinheit). Der Zähler 331 zählt die Endauffrischungsadresse REFM vom Adresszähler 320 und gibt ein Zählausgabesignal COUT aus. Wenn zum Beispiel die Auffrischungsoperation startet, kann das Zählausgabesignal COUT gleich ”0” betragen, und wenn die Auffrischungsadresse REFADD zur Endauffrischungsadresse REFM kommt, kann das Zählausgabesignal COUT gleich ”1” betragen. Die Auffrischungsfreigabesignalgeneratoreinheit 333 erzeugt das Auffrischungsfreigabesignal REFEN basierend auf den Taginformationen TI und der Auffrischungsadresse REFADD und durch Wechseln des Operationsmodus, sobald der Wert des Zählausgabesignals COUT sich ändert.
  • Während zum Beispiel eine erste Selbstauffrischungsoperation an einer Speicherzelle durchgeführt wird und das Zählausgabesignal COUT einen Wert von ”0” aufweist, kann basierend auf der Auffrischungsadresse REFADD und den Taginformationen TI die Auffrischungsfreigabesignalgeneratoreinheit 333 das Auffrischungsfreigabesignal REFEN erzeugen, das gemäß den in den Taginformationen TI enthaltenen Auffrischungszyklusinformationen selektiv freigegeben wird. Außerdem kann, beispielsweise während eine zweite Selbstauffrischungsoperation an der Speicherzelle durchgeführt wird und das Zählausgabesignal COUT einen Wert von ”1” aufweist, basierend auf der Auffrischungsadresse REFADD und den Taginformationen TI die Auffrischungsfreigabesignalgeneratoreinheit 333 das Auffrischungsfreigabesignal REFEN erzeugen, das ungeachtet der Auffrischungszyklusinformationen freigegeben wird. Insbesondere wird, während die erste Selbstauffrischungsoperation an der Speicherzelle durchgeführt wird, das Auffrischungsfreigabesignal REFEN, das freigegeben ist, an die Wortleitungen angelegt, die mit den ersten Zellen des Speicherzellenfelds 190 verbunden sind, und das Auffrischungsfreigabesignal REFEN, das nicht freigegeben ist, wird an die Wortleitungen angelegt, die mit den zweiten Zellen des Speicherzellenfelds 190 verbunden sind. Das heißt, während die erste Selbstauffrischungsoperation an der Speicherzelle durchgeführt wird, wird die Auffrischungsoperation an Zeilen durchgeführt, die mindestens eine erste Zelle beinhalten. Außerdem wird, während die erste Selbstauffrischungsoperation an der Speicherzelle durchgeführt wird, die Auffrischungsoperation sequentiell an allen Zeilen durchgeführt, ungeachtet der Zeile, die mindestens eine erste Zelle beinhaltet. Deshalb werden die erste Selbstauffrischungsoperation und die zweite Selbstauffrischungsoperation sequentiell an der Zeile durchgeführt, die die mindestens eine erste Zelle beinhaltet durchgeführt und die zweite Selbstauffrischungsoperation wird an der Speicherzelle durchgeführt, die keine erste Zelle beinhaltet.
  • 4 zeigt ein Flussbild, das ein Verfahren zum Speichern von Auffrischungszyklusinformationen im Taginformationsregister gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu den 1 und 4 tritt das Halbleiterspeicherelement 100 durch das Moduseinstellregister 120 in den Halteverifikationsmodus im EMRS-Modus ein (S210). Datenhaltecharakteristiken der Speicherzellen werden im Halteverifikationsmodus getestet (S220). Die Speicherzellen werden gemäß den Datenhaltecharakteristiken der Speicherzellen in erste Zellen und zweite Zellen unterteilt. Die Auffrischungszyklusinformationen für jede Zeilenadresse (Wortleitung) werden gemäß den Datenhaltecharakteristiken der Speicherzellen eingestellt (S230). Zum Beispiel wird der erste Auffrischungszyklus für die Zeilenadressen (Wortleitungen), die mindestens eine erste Zelle beinhalten, so gesetzt, dass er kürzer ist als der zweite Auffrischungszyklus für die Zeilenadressen (Wortleitungen), die keinerlei erste Zelle beinhalten. Die Auffrischungszyklusinformationen für jede Zeilenadresse (Wortleitung) werden im TIR 210 gespeichert (S240). Die Selbstauffrischungsoperation wird gemäß den im TIR 210 gespeicherten zugehörigen Auffrischungszyklusinformationen am Speicherzellenfeld 190 für die Zeilenadressen einzeln durchgeführt (S250).
  • 5 stellt die im Taginformationsregister von 1 gespeicherten Auffrischungszyklusinformationen gemäß beispielhaften Ausführungsformen dar.
  • Mit Bezug zu 5 speichert das TIR 210 die Auffrischungszyklusinformationen jeder der Zeilenadressen (Wortleitungen) basierend auf den Datenhaltecharakteristiken der zugehörigen Speicherzellen. Die im TIR 210 gespeicherten Auffrischungszyklusinformationen können über einen DQ-Pin 220 nach außen übertragen werden, um die Selbstauffrischungsoperation zu verifizieren. In 5 wird ein Halbleiterspeicherelement mit 4 Gb Speicherkapazität als Beispiel betrachtet. Wenn jeder Speicherblock 8 K Wortleitungen beinhaltet, beträgt die Anzahl an erforderlichen Adresspins dreizehn (A0 bis A12). Die im TIR 210 gespeicherten Auffrischungszyklusinformationen 211 werden über den DQ-Pin 220 ausgegeben, und auf diese Weise enthalten die Auffrischungszyklusinformationen 211 sechzehn Bits, die den DQ-Pins DQ0 bis DQ15 zugeordnet sind. Die Auffrischungszyklusinformationen 211 können in einen ersten Teil 212 und einen zweiten Teil 213 unterteilt werden. Der erste Teil 212 der Auffrischungszyklusinformationen 211 gibt an, ob das Auffrischungsfreigabesignal REFEN freigegeben ist, und der zweite Teil 213 der Auffrischungszyklusinformationen 211 gibt die Zellenadresse an, die jede Wortleitung bezeichnet. Zum Beispiel kann ein Auffrischungszyklus für eine Wortleitung, die mindestens eine erste Zelle beinhaltet, auf einen ersten Auffrischungszyklus gesetzt werden (zum Beispiel 64 ms) und ein Auffrischungszyklus für eine Wortleitung, die keine erste Zelle beinhaltet, kann auf einen zweiten Auffrischungszyklus gesetzt werden (zum Beispiel 128 ms). Wenn in 5 der erste Teil 212 der Auffrischungszyklusinformationen 211 einen Wert von ”1” aufweist, ist der Auffrischungszyklus für die zugehörige Zeilenadresse (Wortleitung) der erste Auffrischungszyklus (zum Beispiel 64 ms), und wenn der erste Teil 212 der Auffrischungszyklusinformationen 211 einen Wert von ”0” aufweist, ist der Auffrischungszyklus für die zugehörige Zeilenadresse (Wortleitung) der zweite Auffrischungszyklus (zum Beispiel 128 ms).
  • 6 zeigt ein Blockdiagramm, das darstellt, dass die Multizyklusselbstauffrischungsoperation im Halbleiterspeicherelement von 1 gemäß beispielhaften Ausführungsformen verifiziert wird.
  • Die Multizyklusselbstauffrischungsoperation weist Vorteile beim Reduzieren des Energieverbrauchs in einem Bereitschaftsmodus (Standbymodus) auf, indem die Selbstauffrischungszyklen der ersten Zellen mit einer kürzeren Datenhaltezeit und der zweiten Zellen mit einer längeren Datenhaltezeit variiert werden. Jedoch kann beim herkömmlichen Halbleiterspeicherelement normalerweise nicht verifiziert werden, ob die Multizyklusselbstauffrischungsoperation durchgeführt worden ist.
  • Mit Bezug zu den 5 und 6 können das Auffrischungsfreigabesignal REFEN und die Auffrischungsadresse XADD durch die Dateneingabe-/-ausgabeschaltung 150 und den DQ-Pin 220 als Auffrischungsleistungsinformationen nach außen übertragen werden. Wenn das Auffrischungsfreigabesignal REFEN und die Auffrischungsadresse XADD durch die Dateneingabe-/-ausgabeschaltung 150 und den DQ-Pin 220 als die Auffrischungsleistungsinformationen nach außen übertragen werden, können sechzehn DQ-Pins verwendet werden. Das höchstwertige Bit (MSB, Most Significant Bit), d. h., ein erster Teil 222 der Auffrischungszyklusinformationen 211 gibt an, ob das Auffrischungsfreigabesignal REFEN freigegeben ist, und ein zweiter Teil 223 der Auffrischungszyklusinformationen 211 gibt eine Zeilenadresse an, die eine zugehörige Wortleitung bezeichnet. Wenn zum Beispiel die Selbstauffrischungsoperation mit dem ersten Auffrischungszyklus von 64 ms durchgeführt wird, gibt der erste Teil 222 mit einem Wert von ”0” an, dass die Selbstauffrischungsoperation nicht an der zugehörigen Zeile durchgeführt wird, die durch den zweiten Teil 223 bezeichnet ist. Außerdem gibt der erste Teil 222 mit einem Wert von ”1” an, dass die Selbstauffrischungsoperation an der zugehörigen Zeile durchgeführt wird, die durch den zweiten Teil 223 bezeichnet ist. Außerdem können auch die im TIR 210 gespeicherten Auffrischungszyklusinformationen 211 durch die Dateneingabe-/-ausgabeschaltung 150 und den DQ-Pin 220 nach außen übertragen werden.
  • 7 zeigt ein Blockdiagramm, das ein Testsystem gemäß beispielhaften Ausführungsformen darstellt.
  • Testen eines Halbleiterspeicherchips ist der finale Prozess zum Bestimmen, ob der Halbleiterspeicherchip bestanden hat (d. h., die gewünschte Qualität aufweist). Mit Bezug zu 7 umfasst ein Testsystem 500 ein Testboard 510 und einen Tester 520.
  • Das Testboard 510 umfasst einen Sockel 511, auf dem das zu prüfende Halbleiterspeicherelement angebracht wird, einen Taktpin CLK zum Übertragen eines Taktsignals, Adresspins Ai (wobei i eine ganze Zahl zwischen 0 und n darstellt) zum Übertragen von Adressensignalen, einen Steuerpin CONTROL zum Übertragen von Steuersignalen, wie RAS, CAS, WE, CKE, CS, DQM und DQS, Dateneingabe-/-ausgabepins DQ0, DQ1, ... und einen Referenzspannungspin (nicht dargestellt).
  • Das Halbleiterspeicherelement 100 wird auf dem Sockel 511 im Testboard 510 angeordnet. Das Halbleiterspeicherelement 100 kann beispielsweise ein x16-Speicherchip oder ein x32-Speicherchip sein.
  • Das Halbleiterspeicherelement 100 kann einen Taktpin, Adresspins, einen Steuerpin und Dateneingabe-/-ausgabepins umfassen, obwohl sie nicht dargestellt sind. Jeder der Pins des Halbleiterspeicherelements 100 ist mit einem zugehörigen Pin des Testboards 510 verbunden.
  • Der Tester 520 umfasst einen Testmustergenerator (TPG) 530, einen Komparator (COM) 540 und eine Logikschaltung 600. Der Testmustergenerator 530 erzeugt Testmusterdaten. Der Komparator 540 vergleicht Daten, die vom Halbleiterspeicherelement 100 übertragen worden sind, mit Referenzdaten. Außerdem kann der Tester 520 auch Treiberpins (nicht dargestellt) beinhalten, die mit dem Testmustergenerator 530 und/oder mit dem Komparator 540 verbundenen Vergleichspins (nicht dargestellt) verbunden sind. Das Testboard 510 ist über eine Mehrzahl von Kanälen CH mit dem Tester 520 verbunden. Die Logikschaltung 600 verifiziert Multizyklusselbstauffrischungsoperationen des Halbleiterspeicherelements 100.
  • Der Tester 520 gibt die vom Testmustergenerator 530 erzeugten Testmusterdaten über Treiberpins an das Halbleiterspeicherelement 100 und empfängt Ausgabedaten vom Halbleiterspeicherelement 100 in Abhängigkeit von den angelegten Testmusterdaten. Der Tester 520 bestimmt durch Messen der Ausgabedaten vom Halbleiterspeicherelement 100 im Komparator 540, ob das Halbleiterspeicherelement 100 bestanden hat.
  • 8 zeigt ein Schaltbild, das ein Beispiel der Logikschaltung 600 von 7 gemäß beispielhaften Ausführungsformen darstellt. 9 zeigt ein Flussbild, das ein Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu 8 umfasst die abgebildete Logikschaltung 600 ein erstes Register 610, ein zweites Register 620, ein UND-Gate (AND-Gate) 630, ein drittes Register 640, ein viertes Register 650 und ein exklusives NOR-Gate 660.
  • Mit Bezug zu den 1, 2, 3, 8 und 9 führt die Auffrischungssteuerschaltung 300 eine erste Selbstauffrischungsoperation am Speicherzellenfeld 190 durch, wobei auf die im TIR 210 gespeicherten Auffrischungszyklusinformationen (oder Taginformationen TI) zurückgegriffen wird, und speichert im ersten Register 610 über den DQ-Pin 220 erste Selbstauffrischungsleistungsinformationen CYCLE1 jeder Wortleitung, die der ersten Selbstauffrischungsoperation zugeordnet sind (S310 von 9). Die ersten Selbstauffrischungsleistungsinformationen sind in 8 mit CYCLE1 bezeichnet und die ersten Selbstauffrischungsleistungsinformationen können Zeilenadressen (Auffrischungsadressen) beinhalten, die zugehörige Wortleitungen bezeichnen, und Informationen dazu, ob das Auffrischungsfreigabesignal REFEN, das an die zugehörige Wortleitung angelegt ist, freigegeben ist.
  • Die Auffrischungssteuerschaltung 300 führt eine zweite Selbstauffrischungsoperation am Speicherzellenfeld 190 durch, wobei auf die im TIR 210 gespeicherten Auffrischungszyklusinformationen (oder Taginformationen TI) zurückgegriffen wird, und speichert im zweiten Register 620 über den DQ-Pin 220 zweite Selbstauffrischungsleistungsinformationen CYCLE2 jeder Wortleitung, die der zweiten Selbstauffrischungsoperation zugeordnet sind (S320). Die zweiten Selbstauffrischungsleistungsinformationen sind in 8 mit CYCLE2 bezeichnet und die zweiten Selbstauffrischungsleistungsinformationen können Zeilenadressen (Auffrischungsadressen) beinhalten, die zugehörige Wortleitungen bezeichnen, und Informationen dazu, ob das Auffrischungsfreigabesignal REFEN, das an die zugehörige Wortleitung angelegt ist, freigegeben ist. Die erste und die zweite Selbstauffrischungsoperation können mit gleichen Zyklen durchgeführt werden, wobei die erste Selbstauffrischungsoperation an Zeilen durchgeführt wird, die mindestens eine erste Zelle mit einer kürzeren Datenhaltezeit als die zweite Zelle aufweisen, und die zweite Selbstauffrischungsoperation an jeder Zeile durchgeführt wird, ungeachtet dessen, ob mindestens eine erste Zelle vorhanden ist. Deshalb weist eine Zeile, die keine erste Zelle beinhaltet, einen längeren (z. B. doppelt so langen) Auffrischungszyklus auf als eine Zeile, die die mindestens eine erste Zelle beinhaltet. Ob eine Multizyklusselbstauffrischungsoperation an den Speicherzellen des Speicherzellenfelds 190 durchgeführt wird, wird basierend auf den Taginformationen TI, den ersten Selbstauffrischungsleistungsinformationen CYCLE1 und den zweiten Selbstauffrischungsleistungsinformationen CYCLE2 bestimmt.
  • 10 zeigt ein Flussbild, das im Detail den Schritt zum Bestimmen der Multizyklusselbstauffrischungsoperation von 9 gemäß beispielhaften Ausführungsformen darstellt.
  • Mit Bezug zu 10 wird zum Bestimmen, ob die Multizyklusselbstauffrischungsoperation an den Speicherzellen des Speicherzellenfelds 190 durchgeführt wird, eine logische UND-Operation unter Verwendung des UND-Gates (UND-Gatters) 630 an den im ersten Register 610 gespeicherten ersten Selbstauffrischungsleistungsinformationen CYCLE1 und den im zweiten Register 620 gespeicherten zweiten Selbstauffrischungsleistungsinformationen CYCLE2 durchgeführt und ein Ergebnis der UND-Operation wird im dritten Register 640 als Identifikationsinformation gespeichert (S311). Deshalb wird, ob die ersten Selbstauffrischungsleistungsinformationen CYCLE1 zu den zweiten Selbstauffrischungsleistungsinformationen CYCLE2 identisch sind, basierend auf den im dritten Register 640 gespeicherten Identifikationsinformationen bestimmt (S312).
  • Eine logische exklusive NOR-Operation wird an den im dritten Register 640 gespeicherten Identifikationsinformationen und den im vierten Register 650 gespeicherten Auffrischungszyklusinformationen TI unter Verwendung des exklusiven NOR-Gates 660 durchgeführt und ein Entscheidungssignal DS bereitgestellt, das angibt, ob die Multizyklusselbstauffrischungsoperation an den Speicherzellen des Speicherzellenfelds 190 durchgeführt wird. Zum Beispiel kann das Entscheidungssignal DS einen hohen logischen Pegel aufweisen, wenn die für eine Zeile im dritten Register 640 gespeicherten Identifikationsinformationen zu den im vierten Register 650 gespeicherten Auffrischungszyklusinformationen TI für eine zugehörige Zeile identisch sind. Außerdem kann das Entscheidungssignal DS einen niedrigen logischen Pegel aufweisen, wenn die für eine Zeile im dritten Register 640 gespeicherten Identifikationsinformationen zu den im vierten Register 650 gespeicherten Auffrischungszyklusinformationen TI für eine zugehörige Zeile nicht identisch sind.
  • Es versteht sich, dass verschiedene erläuternde Beispiele ein Verifizieren von Multizyklusselbstauffrischungsoperationen beinhalten können, die mit drei oder mehr unterschiedlichen Auffrischungszyklen durchgeführt werden, ohne vom Rahmen der Lehre dieser Beschreibung abzuweichen.
  • Die 11A bis 11D zeigen jeweils Daten, die in Registern von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen.
  • Mit Bezug zu den 2 und 7 bis 11D erzeugt der Schwingkreis 310 beispielsweise das Pulssignal PLS mit einem Zyklus von 64 ms, das dem Adresszähler 320 und dem Auffrischungsfreigabesignalgenerator 330 in Abhängigkeit vom Auffrischungsbefehl REF bereitgestellt wird. Der Adresszähler 320 gibt die Auffrischungsadresse REFADD bei jeder Anstiegsflanke des Pulssignals PLS aus und der Auffrischungsfreigabesignalgenerator 330 erzeugt das Auffrischungsfreigabesignal REFEN bei einer Anstiegsflanke des Pulssignals PLS basierend auf der Auffrischungsadresse REFADD und den Auffrischungszyklusinformationen TI.
  • Wenn die erste und die zweite Selbstauffrischungsoperation sequentiell durchgeführt werden, wird geprüft, ob die Auffrischungsoperation an jeder Zeile durchgeführt wird, weil die Auffrischungsoperation an Zeilen, die mindestens eine erste Zelle mit einer Datenhaltezeit, die kürzer ist als eine Datenhaltezeit der zweiten Zelle, häufiger durchgeführt werden muss als bei Zeilen, die mindestens eine erste Zelle nicht enthalten. Deshalb wird die erste Selbstauffrischungsoperation nur bei den Zeilen durchgeführt, die mindestens eine erste Zelle beinhalten, und die zweite Selbstauffrischungsoperation wird bei jeder Zeile durchgeführt. Dementsprechend können die Zeilen, die mindestens eine erste Zelle beinhalten, beispielsweise einen Auffrischungszyklus von 64 ms aufweisen, und die Zeilen, die mindestens eine erste Zelle nicht beinhalten, können beispielsweise einen Auffrischungszyklus von 128 ms aufweisen.
  • 11A stellt die ersten Selbstauffrischungsleistungsinformationen, die im ersten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen dar.
  • Mit Bezug zu 11A speichert der Tester 520 die ersten Selbstauffrischungsleistungsinformationen CYCLE1 im ersten Register 610, wenn das Halbleiterspeicherelement 100 die Zeilenadresse XADD und den logischen Pegel des Auffrischungsfreigabesignals REFEN, das in der ersten Selbstauffrischungsoperation erzeugt ist, über den DQ-Pin 220 ausgibt. Ein höchstwertiges Bit DQ0 stellt den logischen Pegel des Auffrischungsfreigabesignals REFEN dar (ob die Auffrischungsoperation an der zugehörigen Wortleitung durchgeführt wird), und andere Bits stellen die Zeilenadresse der zugehörigen Wortleitung dar. Im abgebildeten Beispiel gibt das höchstwertige Bit DQ0 mit einem Wert von ”0” an, dass die erste Selbstauffrischungsoperation an der zugehörigen Wortleitung nicht durchgeführt wird, und das höchstwertige Bit DQ0 mit einem Wert von ”1” gibt an, dass die erste Selbstauffrischungsoperation an der zugehörigen Wortleitung durchgeführt wird.
  • Zum Beispiel weist das höchstwertige Bit DQ0 einer zweiten Zeile einen Wert von ”1” auf, was angibt, dass die erste Selbstauffrischungsoperation an der zugehörigen Wortleitung durchgeführt wird, und das höchstwertige Bit DQ0 für die erste und die dritte Zeile weist einen Wert von ”0” auf, was angibt, dass die erste Selbstauffrischungsoperation an der zugehörigen Wortleitung nicht durchgeführt wird. Das heißt, es wird festgestellt, dass die zweite Zeile mindestens eine erste Zelle beinhaltet.
  • 11B stellt die zweiten Selbstauffrischungsleistungsinformationen, die im zweiten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen dar.
  • Mit Bezug zu 11B speichert der Tester 520 die zweiten Selbstauffrischungsleistungsinformationen CYCLE2 im zweiten Register 620, wenn das Halbleiterspeicherelement 100 die Zeilenadresse XADD und den logischen Pegel des Auffrischungsfreigabesignals REFEN, das in der zweiten Selbstauffrischungsoperation erzeugt ist, über den DQ-Pin 220 ausgibt. Das höchstwertige Bit DQ0 mit einem Wert von ”1” für alle Zeilen gibt an, dass die zweite Selbstauffrischungsoperation an jeder Wortleitung durchgeführt wird, und nicht die erste Selbstauffrischungsoperation.
  • 11C stellt die Identifikationsinformationen, die im dritten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen dar.
  • Die im dritten Register 640 gespeicherten Identifikationsinformationen korrespondieren mit dem Ergebnis der UND-Operation, die mit den im ersten Register 610 gespeicherten Selbstauffrischungsleistungsinformationen CYCLE1 und den im zweiten Register 620 gespeicherten Selbstauffrischungsleistungsinformationen CYCLE2 durchgeführt worden ist. Ein höchstwertiges Bit DQ0 der Identifikationsinformationen für die zweite Zeile weist einen Wert von ”1” auf und ein höchstwertiges Bit DQ0 der Identifikationsinformationen für die erste und dritte Zeile weist einen Wert von ”0” auf, wie es in 11C dargestellt ist. Dementsprechend wird im abgebildeten Beispiel die erste Selbstauffrischungsoperation mit einem Zyklus von 64 ms an der zweiten Zeile durchgeführt und die zweite Selbstauffrischungsoperation mit einem Zyklus von 128 ms wird an der ersten und dritten Zeile durchgeführt.
  • 11D stellt die Auffrischungszyklusinformationen, die im vierten Register von 8 gespeichert sind, gemäß beispielhaften Ausführungsformen dar.
  • Die im vierten Register 630 gespeicherten Auffrischungszyklusinformationen TI sind gleich den im TIR 210 gespeicherten Auffrischungszyklusinformationen TI. Wie in 11D dargestellt weist beispielsweise ein höchstwertiges Bit DQ0 der Auffrischungszyklusinformationen TI für die erste und die dritte Zeile einen Wert von ”1” auf, was einen Selbstauffrischungszyklus von 128 ms angibt, und ein höchstwertiges Bit DQ0 der Auffrischungszyklusinformationen TI für die zweite Zeile weist eine Wert von ”0” auf, was einen Selbstauffrischungszyklus von 64 ms angibt.
  • Das Entscheidungssignal DS weist einen hohen logischen Pegel auf, wenn die im dritten Register 640 gespeicherten Identifikationsinformationen zu den im vierten Register 650 gespeicherten Auffrischungszyklusinformationen TI identisch sind. Wenn das Entscheidungssignal DS einen hohen logischen Pegel aufweist ist bestätigt, dass die Multizyklusselbstauffrischungsoperation an dem Speicherzellenfeld 190 gemäß den im TIR 210 gespeicherten Auffrischungszyklusinformationen für die Zeilenadressen einzeln durchgeführt wird.
  • Es versteht sich, dass verschiedene erläuternde Beispiele ein Verifizieren einer Multizyklusselbstauffrischungsoperation beinhalten können, die mit drei oder mehr unterschiedlichen Auffrischungszyklen durchgeführt werden, ohne vom Rahmen der Lehre dieser Beschreibung abzuweichen.
  • Wie oben ausgeführt ist das Halbleiterspeicherelement, das die Multizyklusselbstauffrischungsoperation durchführt, dazu ausgebildet, dass es die im Taginformationsregister gespeicherten Auffrischungszyklusinformationen und Informationen darüber, ob das Auffrischungsfreigabesignal gemäß der Auffrischungsadresse freigegeben ist, über den DQ-Pin nach außen ausgibt. Außerdem wird basierend auf der Auffrischungsadresse und dem Auffrischungsfreigabesignal extern verifiziert, ob die Multizyklusselbstauffrischungsoperation durchgeführt wird. Die beispielhaften Ausführungsformen können in verschiedenen Speicherbereichen und Testbereichen angewendet werden.

Claims (20)

  1. Halbleiterspeicherelement (100), umfassend: – ein Speicherzellenfeld (190) mit einer Mehrzahl von Speicherzellen, die in erste Zellen und in zweite Zellen gemäß zugehörigen Datenhaltezeiten unterteilt sind, – ein Taginformationsregister (210), das dazu ausgebildet ist, Auffrischungszyklusinformationen für jede Wortleitung (WLj) zu speichern, die mit den ersten Zellen und den zweiten Zellen verbunden sind, – eine Auffrischungssteuerschaltung (300), die dazu ausgebildet ist, ein Auffrischungsfreigabesignal (REFEN) und eine Auffrischungsadresse (REFADD) basierend auf den Auffrischungszyklusinformationen zu erzeugen, und – einen Ausgang (220), der dazu ausgebildet ist, das Auffrischungsfreigabesignal, die Auffrischungsadresse und Daten, die in dem Speicherzellenfeld gespeichert sind, nach außen zu übertragen.
  2. Halbleiterspeicherelement nach Anspruch 1, wobei eine Datenhaltezeit einer jeweiligen ersten Zelle kürzer ist als eine Datenhaltezeit einer jeweiligen zweiten Zelle.
  3. Halbleiterspeicherelement nach Anspruch 1 oder 2, wobei das Auffrischungsfreigabesignal, das an eine jeweilige Wortleitung angelegt wird, einen logischen Pegel aufweist, der davon abhängt, ob die Wortleitung mit einer Zeile verbunden ist, die mindestens eine erste Zelle umfasst.
  4. Halbleiterspeicherelement nach Anspruch 3, wobei das Auffrischungsfreigabesignal aufeinanderfolgend zweimal an Wortleitungen angelegt wird, die mit Zeilen verbunden sind, die mindestens eine erste Zelle umfassen, und das Auffrischungsfreigabesignal einmal an eine Zeile angelegt wird, die zweite Zellen und keine erste Zellen umfasst.
  5. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 4, wobei ein Zyklus einer Selbstauffrischungsoperation, der für das Speicherzellenfeld basierend auf der Auffrischungsadresse durchgeführt wird, individuell für jede Wortleitung eingestellt wird.
  6. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 5, wobei die Auffrischungssteuerschaltung umfasst: – einen Schwingkreis (310), der ein Pulssignal (PLS) in Abhängigkeit von einem Auffrischungsbefehl erzeugt, – einen Adresszähler (320), der die Auffrischungsadresse synchron zu dem Pulssignal erzeugt, und – einen Auffrischungsfreigabesignalgenerator (330), der das Auffrischungsfreigabesignal erzeugt, welches selektiv gemäß einer zugehörigen Wortleitung basierend auf den Auffrischungszyklusinformationen freigegeben wird.
  7. Halbleiterspeicherelement nach einem der Ansprüche 1 bis 6, wobei die Auffrischungszyklusinformationen über den Ausgang nach außen übertragen werden.
  8. Verfahren zum Verifizieren einer Multizyklusselbstauffrischungsoperation eines Halbleiterspeicherelements (100), insbesondere eines Halbleiterspeicherelements nach einem der Ansprüche 1 bis 7, das ein Speicherzellenfeld (190) umfasst, wobei das Verfahren umfasst: – Speichern von ersten Selbstauffrischungsleistungsinformationen bezüglich einer jeweiligen Wortleitung einer Mehrzahl von Wortleitungen, die mit dem Speicherzellenfeld verbunden sind, in einem ersten Register (610) eines Testers (520) über einen DQ-Pin, wobei die ersten Selbstauffrischungsleistungsinformationen einer ersten Selbstauffrischungsoperation zugeordnet sind, die für Speicherzellen in dem Speicherzellenfeld gemäß Auffrischungszyklusinformationen für jede Wortleitung durchgeführt wird, die in einem Taginformationsregister (210) gespeichert sind, – Speichern von zweiten Selbstauffrischungsleistungsinformationen bezüglich einer jeweiligen Wortleitung in einem zweiten Register (620) in dem Tester über den DQ-Pin, wobei die zweiten Selbstauffrischungsleistungsinformationen einer zweiten Selbstauffrischungsoperation zugeordnet sind, die für die Speicherzellen gemäß den Auffrischungszyklusinformationen durchgeführt wird, und – Bestimmen, ob eine Multizyklusselbstauffrischungsoperation für die Speicherzellen durchgeführt wird basierend auf den Auffrischungszyklusinformationen, den ersten Selbstauffrischungsleistungsinformationen und den zweiten Selbstauffrischungsleistungsinformationen.
  9. Verfahren nach Anspruch 8, wobei das Bestimmen, ob die Multizyklusselbstauffrischungsoperation durchgeführt wird, umfasst: – Speichern von Identifikationsinformationen in einem dritten Register (640) des Testers durch Durchführen einer UND-Operation mit den ersten Selbstauffrischungsleistungsinformationen, die in dem ersten Register gespeichert sind, und den zweiten Selbstauffrischungsleistungsinformationen, die in dem zweiten Register gespeichert sind, und – Bestimmen, ob die Identifikationsinformationen, die in dem dritten Register gespeichert sind, mit den Auffrischungszyklusinformationen identisch sind.
  10. Verfahren nach Anspruch 9, wobei das Bestimmen, ob die Identifikationsinformationen, die in dem dritten Register gespeichert sind, identisch mit den Auffrischungszyklusinformationen sind, ein Durchführen einer exklusiven NOR-Operation mit den Identifikationsinformationen und den Auffrischungszyklusinformationen umfasst.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei die ersten Selbstauffrischungsleistungsinformationen umfassen, ob das Auffrischungsfreigabesignal, das an jede Wortleitung angelegt wird, freigegeben ist, und eine Zeilenadresse umfassen, die jede Wortleitung bestimmt, die der ersten Selbstauffrischungsoperation zugeordnet ist.
  12. Verfahren nach Anspruch 11, wobei die zweiten Selbstauffrischungsleistungsinformationen umfassen, ob das Auffrischungsfreigabesignal, das an jede Wortleitung angelegt wird, freigegeben ist, und eine Zeilenadresse umfassen, die jede Wortleitung bestimmt, die der zweiten Selbstauffrischungsoperation zugeordnet ist.
  13. Verfahren nach Anspruch 12, wobei das Auffrischungsfreigabesignal an Wortleitungen angelegt wird, die mit mindestens einer ersten Zelle verbunden sind, die eine Datenhaltezeit aufweist, die kleiner ist als eine Datenhaltezeit von zweiten Zellen, während die erste Selbstauffrischungsoperation durchgeführt wird.
  14. Verfahren nach Anspruch 13, wobei das Auffrischungsfreigabesignal an jede Wortleitung unabhängig davon angelegt wird, ob mindestens eine erste Zelle verbunden ist, während die zweite Selbstauffrischungsoperation durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei ein Zyklus der Selbstauffrischungsoperation, die für Speicherzellen basierend auf der Auffrischungsadresse durchgeführt wird, individuell für jede Wortleitung eingestellt wird.
  16. Testsystem (500), umfassend: – ein Testboard (510), umfassend einen Sockel (511), auf den ein zu testendes Halbleiterspeicherelement (100), insbesondere ein Halbleiterspeicherelement nach einem der Ansprüche 1 bis 7, angeordnet wird, wobei das Halbleiterspeicherelement eine Multizyklusselbstauffrischungsoperation unter Verwendung von Auffrischungszyklusinformationen für jede Zeilenadresse durchführt, die in einem Taginformationsregister (210) gespeichert sind, und – einen Tester (520), der dazu ausgebildet ist, die Multizyklusselbstauffrischungsoperation zu verifizieren, die in dem Halbleiterspeicherelement basierend auf einer Auffrischungsadresse (REFADD), einem Auffrischungsfreigabesignal (REFEN) gemäß der Auffrischungsadresse und den Auffrischungszyklusinformationen durchgeführt wird, wobei die Auffrischungsadresse und das Auffrischungsfreigabesignal ausgegeben werden, wenn eine Auffrischungsoperation in dem Halbleiterspeicherelement durchgeführt wird.
  17. Testsystem nach Anspruch 16, wobei der Tester umfasst: – ein erstes Register (610), das erste Selbstauffrischungsleistungsinformationen speichert, die einer ersten Selbstauffrischungsoperation zugeordnet sind, die für Speicherzellen in dem Halbleiterspeicherelement durchgeführt wird, – ein zweites Register (620), das zweite Selbstauffrischungsleistungsinformationen speichert, die einer zweiten Selbstauffrischungsoperation zugeordnet sind, die für die Speicherzellen durchgeführt wird, – ein drittes Register (640), das ein Ergebnis einer UND-Operation speichert, die mit den ersten Selbstauffrischungsleistungsinformationen und den zweiten Selbstauffrischungsleistungsinformationen durchgeführt wird, und – ein viertes Register (650), das die Auffrischungszyklusinformation für jede Zeilenadresse speichert.
  18. Testsystem nach Anspruch 17, wobei der Tester weiter umfasst: – ein exklusives NOR-Gatter (660), das eine exklusive NOR-Operation mit dem Ergebnis der UND-Operation, das in dem dritten Register gespeichert ist, und den Auffrischungszyklusinformationen durchführt, die in dem vierten Register gespeichert sind.
  19. Testsystem nach einem der Ansprüche 16 bis 18, wobei die Auffrischungsadresse und die Informationen, ob das Auffrischungsfreigabesignal freigegeben ist, an den Tester über einen DQ-Pin (220) des Halbleiterspeicherelements übertragen werden.
  20. Testsystem nach einem der Ansprüche 16 bis 19, wobei das Halbleiterspeicherelement eine Mehrzahl von Speicherzellen umfasst, die in erste Speicherzellen und zweite Speicherzellen gemäß zugehörigen Datenhaltezeiten aufgeteilt sind.
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