DE112021001279T5 - Geräte und Verfahren für adressenbasierte Speicherleistung - Google Patents

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Abstract

Geräte, Systeme und Verfahren für adressenbasierte Speicherleistung. Ein Speicher-Array kann eine erste Leistungsregion und eine zweite Leistungsregion umfassen, von denen jede Leistungsmerkmale haben kann, die voneinander verschieden sind. Die zweite Region kann von der ersten Region auf Basis der Adressen unterschieden werden, die mit jeder Region in Beziehung stehen. Die zweite Leistungsregion kann unterschiedliche Leistungsmerkmale haben, basierend auf Unterschieden hinsichtlich des Layouts, der Komponenten, der Logikschaltungen und Kombinationen davon. Beispielsweise kann die zweite Region, im Vergleich mit der ersten Region, eine reduzierte Differenz zu den Datenanschlüssen, eine reduzierte Länge der Bitleitungen, einen anderen Typ von Messverstärker, eine andere Verfolgung der Refresh-Adresse und Kombinationen davon aufweisen. Der Controller kann Zugriffsoperationen hinsichtlich des Speichers mit einem unterschiedlichen Timing durchführen, je nachdem, auf welche Region des Speichers zugegriffen wird.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG(EN)
  • Diese Anmeldung beansprucht gemäß 35 U.S.C. § 119 die Priorität des früheren Anmeldedatums der am 27. Februar 2020 eingereichten vorläufigen US-Anmeldung Nr. 62/982,598 , deren gesamter Inhalt hiermit durch Bezugnahme in vollem Umfang für jeden Zweck aufgenommen wird.
  • HINTERGRUND
  • Diese Erfindung bezieht sich allgemein auf Halbleitervorrichtungen, und speziell auf Halbleiterspeichervorrichtungen. Insbesondere bezieht sich die Erfindung auf flüchtige Speicher, wie zum Beispiel auf dynamische Direktzugriffsspeicher (DRAM). Informationen können in einzelnen Speicherzellen des Speichers als physikalisches Signal (z.B. eine Ladung in einem kapazitiven Element) gespeichert werden. Eine Speichervorrichtung kann verschiedene Leistungsmerkmale für das Schreiben von Informationen in eine Speicherzelle und/oder das Lesen von Informationen aus einer Speicherzelle aufweisen. Zum Beispiel eine Zeit, die zum Lesen/Schreiben benötigt wird, eine Zuverlässigkeit der in einer Speicherzelle gespeicherten Informationen, der Stromverbrauch zum Lesen/Schreiben, usw. Bei der Verbesserung der Leistung eines Speichers kann es zu verschiedenen Kompromissen kommen. So kann beispielsweise die Verringerung der Lese/Schreibzeiten mit einer Erhöhung der Kosten für den Speicher einhergehen.
  • ZUSAMMENFASSUNG
  • In mindestens einem Aspekt bezieht sich die vorliegende Erfindung auf ein Gerät, das ein Speicher-Array, einen Datenbus, einen ersten und einen zweiten Satz Bitleitungen und eine Mehrzahl von Schnittstellenverbindungen umfasst, die mit dem Datenbus gekoppelt sind. Das Speicher-Array umfasst eine erste Mehrzahl von Speicherzellen in einem ersten physikalischen Adressenraum und eine zweite Mehrzahl von Speicherzellen in einem zweiten physikalischen Adressenraum. Der Datenbus ist mit der ersten und der zweiten Mehrzahl von Speicherzellen über eine Mehrzahl von Wortleitungen und einen oder mehrere Dekoder verbunden. Der erste Satz von Bitleitungen hat eine erste Länge, wobei die Bitleitungen des ersten Satzes mit den Speicherzellen der ersten Mehrzahl und mit einer oder mehreren der Wortleitungen gekoppelt sind. Der zweite Satz von Bitleitungen hat eine zweite Länge, die kürzer ist als die erste Länge, wobei die Bitleitungen des zweiten Satzes mit den Speicherzellen der zweiten Mehrzahl gekoppelt sind. Jede der Mehrzahl von Schnittstellenverbindungen ist mit einem Lötpad koppelbar, wobei der erste physikalische Adressenraum näher an den Schnittstellenverbindungen liegt als der zweite physikalische Adressenraum.
  • Die erste Zeit kann eine erste Anzahl von Taktzyklen sein, und die zweite Zeit kann eine zweite Anzahl von Taktzyklen sein. Die erste Mehrzahl von Speicherzellen kann sich innerhalb einer ersten Distanz von der Schnittstellenverbindungen befinden, und die zweite Mehrzahl von Speicherzellen kann sich innerhalb einer zweiten Distanz von der Mehrzahl von Schnittstellenverbindungen befinden, die von der ersten Distanz verschieden ist. Die erste Distanz und die zweite Distanz können auf einer Anzahl von Zeilen, einer Anzahl von Spalten oder einer Kombination davon beruhen.
  • Der erste Satz von Bitleitungen kann jeweils mit einem Messverstärker eines ersten Typs gekoppelt sein, und der zweite Satz von Bitleitungen kann jeweils mit einem Leseverstärker eines zweiten Typs gekoppelt sein, der von dem ersten Typ verschieden ist. Der erste Typ von Messverstärker kann ein Messverstärker vom Spannungsgrenzwert-kompensierenden Typ (VTC) sein, und der zweite Typ von Messverstärker kann ein Messverstärker von Nicht-VTC-Typ sein.
  • In mindestens einem Aspekt bezieht sich die vorliegende Erfindung auf eine Speicherbank, die ein Speicher-Array, einen oder mehrere Dekoder sowie eine erste und zweite Bitleitung umfasst. Das Speicher-Array umfasst eine erste Mehrzahl von Speicherzellen in einem ersten physikalischen Adressenraum und eine zweite Mehrzahl von Speicherzellen in einem zweiten physikalischen Adressenraum. Der eine oder die mehreren Dekoder führen als Reaktion auf Befehls- und Adressensignale eine oder mehrere Zugriffsoperationen bezüglich des Speicher-Arrays aus. Die erste Bitleitung hat eine erste Länge und ist mit einer oder mehreren Speicherzellen des ersten physikalischen Adressenraums gekoppelt. Die zweite Bitleitung hat eine zweite Länge, die kürzer als die erste Länge ist, und ist mit einer oder mehreren Speicherzellen des zweiten physikalischen Adressenraums gekoppelt.
  • Die erste Bitleitung kann mit einer ersten Anzahl von Wortleitungen des Speicher-Arrays gekoppelt sein, und die zweite Bitleitung kann mit einer zweiten Anzahl von Wortleitungen des Speicher-Arrays gekoppelt sein, die von der ersten Anzahl verschieden ist. Die Speicherzellen des ersten physikalischen Adressenraums können sich innerhalb einer ersten Distanz von einem Datenpad befinden, und die Speicherzellen des zweiten physikalischen Adressenraums können sich innerhalb einer zweiten Distanz von dem Datenpad befinden, der von der ersten Distanz verschieden ist.
  • Die Speicherbank kann auch einen ersten Messverstärker, der mit der ersten Bitleitung gekoppelt ist, und einen zweiten Messverstärker, der mit der zweiten Bitleitung gekoppelt ist, umfassen. Der erste Messverstärker kann ein Signal entlang der ersten Bitleitung in einer ersten Zeit empfangen, und der zweite Leseverstärker kann ein Signal entlang der zweiten Bitleitung in einer zweiten Zeit empfangen, die von der ersten Zeit verschieden ist. Der erste Messverstärker kann ein Messverstärker vom Spannungsgrenzwert-kompensierenden Typ (VTC) sein, und der zweite Typ von Messverstärker kann ein Messverstärker von Nicht-VTC-Typ sein.
  • In mindestens einem Aspekt bezieht sich die vorliegende Erfindung auf ein Verfahren, das das Empfangen eines Lesebefehls und einer mit dem Lesebefehl in Beziehung stehenden Adresse umfasst. Die Adresse steht mit einem ersten physikalischen Adressenraum oder einem zweiten physikalischen Adressenraum in einem Speicher-Array in Beziehung. Das Verfahren umfasst das Aktivieren einer Wortleitung des Arrays zumindest teilweise auf Basis der Adresse. Das Verfahren umfasst auch das Lesen von Daten über die aktivierte Wortleitung an Schnittstellenverbindungen in einer ersten Zeit nach dem Empfangen des Lesebefehls, wenn die Adresse dem ersten physikalischen Adressenraum in Beziehung steht, oder in einer zweiten Zeit, die kürzer als die erste Zeit ist, wenn die Adresse mit dem zweiten physikalischen Adressenraum in Beziehung steht.
  • Die erste Zeit kann durch eine erste Anzahl von Taktzyklen dargestellt werden, und die zweite Zeit kann durch eine zweite Anzahl von Taktzyklen dargestellt werden, die kleiner ist als die erste Anzahl von Taktzyklen. Das Aktivieren der Wortleitung kann eine Aktivierungszeit nach dem Erhalten des Lesebefehls und der Adresse erfolgen. Der erste physikalische Adressenraum kann Bitleitungen einer ersten Länge enthalten, und der zweite physikalische Adressenraum kann Bitleitungen einer zweiten Länge enthalten, die kürzer ist als die erste Länge, und die Aktivierungszeit für Wortleitungen des ersten physikalischen Adressenraums kann länger sein als die Aktivierungszeit von Wortleitungen des zweiten physikalischen Adressenraums.
  • Das Bereitstellen der Daten erfolgt eine Lesezeit nach dem Aktivieren der Wortleitung. Der erste physikalische Adressenraum kann sich in einer ersten Distanz von den Schnittstellenverbindungen befinden, und der zweite physikalische Adressenraum kann sich in einer zweiten Distanz von den Schnittstellenverbindungen befinden, die kürzer ist als die erste Distanz. Die Lesezeit des ersten physikalischen Adressenraums kann länger sein als die Lesezeit des zweiten physikalischen Adressenraums.
  • Das Verfahren kann ferner das Lesen der Daten von der aktivierten Wortleitung mit einem Spannungsgrenzwert-kompensierenden Messverstärker (VTC) umfassen, wenn die Adresse mit dem ersten physikalischen Adressenraum in Beziehung steht, und das Lesen der Daten von der aktivierten Wortleitung mit einem Nicht-VTC-Leseverstärker umfassen, wenn die Adresse in dem zweiten physikalischen Adressenraum liegt.
  • In mindestens einem Aspekt bezieht sich die vorliegende Erfindung auf ein Gerät, das eine Speicherbank sowie eine erste und zweite Zeilen-Hammer-Refresh-Verfolgungsschaltung (RHR-Folgeschaltung) umfasst. Die Speicherbank enthält eine erste Mehrzahl von Wortleitungen und eine zweite Mehrzahl von Wortleitungen. Die erste RHR-Verfolgungsschaltung überwacht Zugriffsoperationen, die mit der ersten Mehrzahl von Wortleitungen in Beziehung stehen, und die zweite RHR-Verfolgungsschaltung überwacht Zugriffsoperationen, die mit der zweiten Mehrzahl von Wortleitungen in Beziehung stehen.
  • Die erste RHR-Tracking-Schaltung (RHR-Verfolgungsschaltung) kann eine erste Anzahl von Wortleitungen speichern, und die zweite RHR-Tracking-Schaltung kann eine zweite Anzahl von Wortleitungen speichern, die von der ersten Anzahl von Wortleitungen verschieden ist. Die zweite RHR-Tracking-Schaltung kann Zugriffe auf alle der zweiten Mehrzahl von Wortleitungen verfolgen, und die erste RHR-Tracking-Schaltung kann Zugriffe auf die erste Mehrzahl von Wortleitungen abtasten.
  • Die erste Mehrzahl von Wortleitungen kann mit einer ersten Bitleitung gekoppelt sein, und die zweite Mehrzahl von Wortleitungen kann mit einer zweiten Bitleitung gekoppelt sein. Die erste Mehrzahl von Wortleitungen kann mehr Wortleitungen umfassen als die zweite Mehrzahl von Wortleitungen. Die erste Bitleitung kann eine erste Länge haben, und die zweite Bitleitung kann eine zweite Länge haben, die kürzer ist als die erste Länge.
  • Figurenliste
    • 1 ist ein Blockdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung.
    • 2 ist ein Blockdiagramm eines Speichersystems gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 3 ist ein Blockdiagramm eines Speichersystems mit verschiedenen Leistungsregionen auf Basis einer Distanz zu DQ-Anschlüssen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 4A-4B zeigen ein schematisches Diagramm eines Speichersystems mit unterschiedlichen Leistungsregionen auf Basis einer Distanz zu DQ-Anschlüssen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 5 ist ein Zeitdiagramm einer beispielhaften Leseoperation eines Speichers gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 6 ist ein Blockdiagramm eines Speichersystems mit verschiedenen Leistungsregionen mit unterschiedlichen Längen der Bitleitungen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 7 ist eine Darstellung des Signal-Rausch-Abstands in einer ersten Speicherleistungsregion und einer zweiten Speicherleistungsregion gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 8 ist ein Zeitdiagramm, das beispielhafte Leseoperationen in einem Speicher mit einer ersten und einer zweiten Leistungsregion gemäß einigen Ausführungsformen der vorliegenden Erfindung vergleicht.
    • 9 ist eine Darstellung 900, die verschiedene Wellenformen von Speicherregionen mit unterschiedlichen Längen der Bitleitungen gemäß einigen Ausführungsformen der vorliegenden Erfindung zeigt.
    • 10 ist ein Blockdiagramm eines Speicher-Arrays, das verschiedene Typen von Messverstärkern in verschiedenen Regionen des Speicher-Arrays gemäß einigen Ausführungsformen der vorliegenden Erfindung verwendet.
    • 11A-11B sind schematische Darstellungen von Messverstärkern gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 12 ist ein Blockdiagramm eines Speichers mit verschiedenen RHR-Verfolgungsschaltungen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 13 ist ein Blockdiagramm einer Aggressor-Detektorschaltung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Beschreibung bestimmter Ausführungsformen ist lediglich beispielhaft und soll in keiner Weise den Umfang der Erfindung oder ihrer Anwendungen oder Verwendungen einschränken. In der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Systeme und Verfahren wird auf die beigefügten Zeichnungen verwiesen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen gezeigt werden, in denen die beschriebenen Systeme und Verfahren angewandt werden können. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um es dem Fachmann zu ermöglichen, die gegenwärtig offenbarten Systeme und Verfahren zu praktizieren, und es soll verstanden werden, dass auch andere Ausführungsformen verwendet werden können und dass strukturelle und logische Änderungen vorgenommen werden können, ohne vom Grundgedanken und vom Umfang der Erfindung abzuweichen. Darüber hinaus wird aus Gründen der Klarheit auf detaillierte Beschreibungen bestimmter Merkmale verzichtet, wenn diese für den Fachmann offensichtlich sind, um die Beschreibung von Ausführungsformen der Erfindung nicht zu verdecken. Die nachfolgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinne zu verstehen, und der Umfang der Erfindung wird nur durch die beigefügten Ansprüche definiert.
  • Speichervorrichtungen können ein Speicher-Array umfassen, das eine Anzahl von Speicherzellen enthält, von denen jede Informationen speichern kann. Zum Beispiel kann jede Speicherzelle ein einzelnes Bit an Informationen speichern. Die Speicherzellen können an den Kreuzungspunkten zwischen Wortleitungen (Zeilen) und Bitleitungen (Bitleitungen/Spalten) vorgesehen sein. Jede Wortleitung kann mit einer Zeilenadresse in Beziehung stehen, und jede Bitleitung kann mit einer Spaltenadresse in Beziehung stehen. Folglich können Speicherzellen durch ihre Zeilen- und Spaltenadressen spezifiziert werden.
  • Eine Speichervorrichtung kann bestimmte Leistungsmerkmale für Zugriffsoperationen auf die Speicherzellen der Vorrichtung aufweisen. Diese Merkmale können beispielsweise eine Zeit, die benötigt wird, um Informationen in eine bestimmte Speicherzelle zu schreiben, die Zeit, die benötigt wird, um Informationen aus einer bestimmten Speicherzelle zu lesen, die Zuverlässigkeit von aus einer Speicherzelle gelesenen Informationen, die beim Schreiben oder Lesen von Informationen verbrauchte Energie, usw. umfassen. Eine Vorrichtung mit einem Speicher-Array kann bestimmte Merkmale aufweisen, die teilweise auf den niedrigsten Leistungsmerkmalen einer Speicherzelle in dem Array basieren können. Wenn beispielsweise das Schreiben/Lesen von Daten bezüglich einiger Speicherzellen länger dauert als bei anderen Speicherzellen, kann die Gesamtleistung des Speichers auf der Speicherzelle mit den langsamsten Lese/Schreibzeiten basieren, so dass die Spezifikation der Gesamtleistung auf einer maximalen Zeit basiert, die für eine Zugriffsoperation auf eine beliebige Speicherzelle des Arrays benötigt wird. Obwohl bessere Leistungsmerkmale allgemein wünschenswert sind, kann es unpraktisch (z.B. zu kostspielig) sein, die Leistung aller Speicherzellen einer Speichervorrichtung zu verbessern, um die Gesamtleistung der gesamten Vorrichtung zu verbessern.
  • Die vorliegende Offenbarung bezieht sich auf Geräte, Systeme und Verfahren für Adressen-basierte Speicherleistung. Eine Speichervorrichtung kann eine erste Gruppe von Speicherzellen mit einem ersten Satz von Leistungsmerkmalen und eine zweite Gruppe von Speicherzellen mit einem zweiten Satz von Leistungsmerkmalen aufweisen. Die erste und die zweite Gruppe von Speicherzellen können zum Beispiel Regionen von Speicherzellen innerhalb einer Speicherbank sein. Die ersten und zweiten Gruppen von Speicherzellen können durch den Speicher auf Basis der Adressen (z.B. der Zeilen- und Spaltenadressen) identifiziert werden, die den Speicherzellen in dieser Gruppe in Beziehung stehen. Ein Controller kann Zugriffsoperationen durchführen, indem eine Zeilen- und Spaltenadresse (zusammen mit anderen Befehlen, zu schreibenden Daten, usw.) auf Basis der unterschiedlichen Leistungsmerkmale der verschiedenen Gruppen von Speicherzellen zur Verfügung gestellt wird. Die unterschiedlichen Leistungsmerkmale der Gruppen von Speicherzellen können auf die Geometrie der Speicherzellen in dem Array, auf einen oder mehrere strukturelle Unterschiede zwischen den Regionen des Speicher-Arrays, auf Unterschiede in den Logikschaltungen, die zur Verwaltung der Daten in dem Speicher-Array verwendet werden, auf Unterschiede in der Art und Weise, wie der Controller die verschiedenen Regionen des Speicher-Arrays verwaltet, und auf Kombinationen davon zurückgeführt werden.
  • Wenn beispielsweise die zweite Gruppe von Speicherzellen im Vergleich zur ersten Gruppe von Speicherzellen eine geringere Leselatenz hat, kann der Controller einen Lesebefehl ausgeben und Daten an einem Datenanschluss des Speichers zu einer anderen Zeit erwarten, je nachdem, ob der Lesebefehl an Speicherzellen der ersten oder der zweiten Gruppe gerichtet war.
  • Wenn beispielsweise die erste Gruppe von Speicherzellen im Vergleich zur zweiten Gruppe von Speicherzellen eine höhere Zuverlässigkeit aufweist, kann der Controller Daten mit unterschiedlichen Sensitivitätspegeln (z.B. Sicherheit, Kritikalität, usw.) identifizieren und kann die sensitiveren Informationen in der ersten Gruppe von Speicherzellen statt in der zweiten Gruppe von Speicherzellen speichern.
  • 1 ist ein Blockdiagramm einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung. Die Halbleitervorrichtung 100 kann eine Halbleiterspeichervorrichtung sein, wie zum Beispiel eine DRAM-Vorrichtung, die auf einem einzigen Halbleiterchip integriert ist.
  • Die Halbleitervorrichtung 100 enthält ein Speicher-Array 118. Das Speicher-Array 118 ist so dargestellt, dass es eine Mehrzahl von Speicherbänken umfasst. In der Ausführungsform von 1 ist das Speicher-Array 118 so dargestellt, dass es acht Speicherbänke BANK0-BANK7 umfasst. Andere Ausführungsformen können mehr oder weniger Bänke in der Speicheranordnung 118 enthalten. Jede Speicherbank umfasst eine Mehrzahl von Wortleitungen WL, eine Mehrzahl von Bitleitungen BLT und BLB sowie eine Mehrzahl von Speicherzellen MC, die an den Kreuzungspunkten der Mehrzahl von Wortleitungen WL und der Mehrzahl von Bitleitungen BLT und BLB angeordnet sind. Die Auswahl der Wortleitung WL erfolgt durch einen Zeilen-Dekoder 108, und die Auswahl der Bitleitungen BLT und BLB erfolgt durch einen Spalten-Dekoder 110. In der Ausführungsform von 1 umfasst der Zeilen-Dekoder 108 einen entsprechenden Zeilen-Dekoder für jede Speicherbank, und der Spalten-Dekoder 110 umfasst einen entsprechenden Spalten-Dekoder für jede Speicherbank. Die Bitleitungen BLT und BLB sind mit einem entsprechenden Messverstärker (SAMP) gekoppelt. Lesedaten von der Bitleitung BLT oder BLB werden durch den Messverstärker SAMP verstärkt und über komplementäre lokale Datenleitungen (LIOT/B), ein Transfer-Gate (TG) und komplementäre Hauptdatenleitungen (MIOT/B) an Lese/Schreibverstärker 120 übertragen. Umgekehrt werden Schreibdaten, die von den Lese/Schreibverstärkern 120 ausgegeben werden, über die komplementären Hauptdatenleitungen MIOT/B, das Transfer-Gate TG und die komplementären lokalen Datenleitungen LIOT/B an den Messverstärker SAMP übertragen und in die mit der Bitleitung BLT oder BLB gekoppelte Speicherzelle MC geschrieben.
  • Die Halbleitervorrichtung 100 kann eine Mehrzahl von externen Anschlüssen verwenden, wie zum Beispiel Lötpads, die Befehls- und Adressenanschlüsse (C/A), die mit einem Befehls- und Adressenbus gekoppelt sind, um Befehle und Adressen sowie ein CS-Signal zu empfangen, Taktanschlüsse, um Takte CK und /CK zu empfangen, Datenanschlüsse DQ, die mit einem Datenbus gekoppelt sind, um Daten bereitzustellen, und Stromversorgungsanschlüsse, um Stromversorgungspotentiale VDD, VSS, VDDQ und VSSQ zu empfangen, umfassen.
  • Die Taktanschlüsse werden mit externen Takten CK und /CK versorgt, die einer Eingabeschaltung 112 zugeführt werden. Die externen Takte können komplementär sein. Die Eingabeschaltung 112 erzeugt einen internen Takt ICLK auf Basis der Takte CK und /CK. Der ICLK-Takt wird an den Befehls-Dekoder 110 und an einen internen Takt-Generator 114 geliefert. Der interne Takt-Generator 114 erzeugt auf Basis des ICLK-Takts verschiedene interne Takte LCLK. Die LCLK-Takte können für den zeitlichen Betrieb verschiedener interner Schaltungen verwendet werden. Die internen Datentakte LCLK werden der Eingabe/Ausgabeschaltung 122 zur Verfügung gestellt, um den Betrieb der in der Eingabe/Ausgabeschaltung 122 enthaltenen Schaltungen zeitlich zu steuern, zum Beispiel an Datenempfänger, um das Empfangen von Schreibdaten zeitlich zu steuern. Die Eingabe/Ausgabeschaltung 122 kann eine Anzahl von Schnittstellenverbindungen umfassen, von denen jede mit einem der DQ-Pads (z.B. den Lötpads, die als externe Verbindungen der Vorrichtung 100 fungieren können) gekoppelt werden kann.
  • Die C/A-Anschlüsse können mit Speicheradressen versorgt werden. Die den C/A-Anschlüssen zugeführten Speicheradressen werden über eine Befehls/Adressen-Eingabeschaltung 102 an einen Adressen-Dekoder 104 übertragen. Der Adressen-Dekoder 104 empfängt die Adresse und liefert eine dekodierte Zeilenadresse XADD an den Zeilen-Dekoder 108 und eine dekodierte Spaltenadresse YADD an den Spalten-Dekoder 110. Der Adressen-Dekoder 104 kann auch eine dekodierte Bankadresse BADD liefern, die die Bank des Speicher-Arrays 118 angeben kann, die die dekodierte Zeilenadresse XADD und Spaltenadresse YADD enthält. Die C/A-Anschlüsse können mit Befehlen versorgt werden. Beispiele für Befehle sind Timing-Befehle zur zeitlichen Steuerung verschiedener Operationen, Zugriffsbefehle für Zugriffe auf den Speicher, wie zum Beispiel Lesebefehle zum Durchführen von Leseoperationen und Schreibbefehle zum Durchführen von Schreiboperationen, sowie andere Befehle und Operationen. Die Zugriffsbefehle können mit einer oder mehreren Zeilenadressen XADD, Spaltenadressen YADD und Bankadressen BADD in Beziehung stehen, um die Speicherzelle(n) anzugeben, auf die zugegriffen werden soll.
  • Die Befehle können als interne Befehlssignale über die Befehls/Adressen-Eingabeschaltung 102 an einen Befehls-Dekoder 106 geliefert werden. Der Befehls-Dekoder 106 enthält Schaltungen zum Dekodieren der internen Befehlssignale, um verschiedene interne Signale und Befehle zum Durchführen von Operationen zu erzeugen. Zum Beispiel kann der Befehls-Dekoder 106 ein Zeilenbefehlssignal zum Auswählen einer Wortleitung und ein Spaltenbefehlssignal zum Auswählen einer Bitleitung bereitstellen.
  • Die Vorrichtung 100 kann einen Zugriffsbefehl empfangen, der ein Lesebefehl ist. Wenn ein Lesebefehl empfangen wird wenn und eine Bankadresse, eine Zeilenadresse und eine Spaltenadresse rechtzeitig mit dem Lesebefehl geliefert werden, werden Lesedaten aus den Speicherzellen in dem Speicher-Array 118 gelesen, die der Zeilenadresse und der Spaltenadresse entsprechen. Der Lesebefehl wird von dem Befehls-Dekoder 106 empfangen, der interne Befehle zur Verfügung stellt, so dass Lesedaten aus dem Speicher-Array 118 an die Lese-/Schreibverstärker 120 geliefert werden. Die Lesedaten werden über den Datenbus bereitgestellt und von den Datenanschlüssen DQ über die Eingabe/Ausgabeschaltung 122 nach außen ausgegeben.
  • Die Vorrichtung 100 kann einen Zugriffsbefehl empfangen, der ein Schreibbefehl ist. Wenn der Schreibbefehl empfangen wird und wenn eine Bankadresse, eine Zeilenadresse und eine Spaltenadresse rechtzeitig mit dem Schreibbefehl geliefert werden, werden Schreibdaten, die an den Datenanschlüssen DQ geliefert werden, entlang des Datenbusses zur Verfügung gestellt und in eine Speicherzelle in dem Speicher-Array 118 geschrieben, die der Zeilenadresse und der Spaltenadresse entspricht. Der Schreibbefehl wird von dem Befehls-Dekoder 106 empfangen, der interne Befehle bereitstellt, so dass die Schreibdaten durch Datenempfänger in der Eingabe/Ausgabeschaltung 122 empfangen werden. Den externen Taktanschlüssen können auch Schreibtakte zur Verfügung gestellt werden, um das Empfangen der Schreibdaten durch die Datenempfänger der Eingabe/Ausgabeschaltung 122 zeitlich zu steuern. Die Schreibdaten werden über die Eingabe/Ausgabeschaltung 122 an die Lese/Schreibverstärker 120 geliefert und durch die Lese/Schreibverstärker 120 an das Speicher-Array 118 geliefert, um in die Speicherzelle MC geschrieben zu werden.
  • Die Vorrichtung 100 kann außerdem Befehle empfangen, die sie veranlassen, eine oder mehrere Refresh-Operationen als Teil eines Self-Refresh-Modus auszuführen. In einigen Ausführungsformen kann der Self-Refresh-Modus-Befehl von außen an die Speichervorrichtung 100 ausgegeben werden. In einigen Ausführungsformen kann der Self-Refresh-Modus-Befehl periodisch durch eine Komponente der Vorrichtung erzeugt werden. In einigen Ausführungsformen kann das Refresh-Signal AREF ebenfalls aktiviert werden, wenn ein externes Signal einen Self-Refresh-Eintrittsbefehl angibt. Das Refresh-Signal AREF kann ein Impulssignal sein, das aktiviert wird, wenn der Befehls-Dekoder 106 ein Signal empfängt, das den Eintritt in den Self-Refresh-Modus angibt. Das Refresh-Signal AREF kann einmal unmittelbar nach der Befehlseingabe aktiviert werden, und kann anschließend zu einer gewünschten internen Zeit zyklisch aktiviert werden. Das Refresh-Signal AREF kann verwendet werden, um während des Self-Refresh-Modus Refresh-Operationen zu steuern. Daher können die Refresh-Operationen automatisch fortgesetzt werden. Ein Self-Refresh-Austrittsbefehl kann die automatische Aktivierung des Refresh-Signals AREF dazu veranlassen, zu stoppen und in einen IDLE-Zustand zurückzukehren.
  • Das Refresh-Signal AREF wird an die Refresh-Steuerschaltung 116 geliefert. Die Refresh-Steuerschaltung 116 liefert eine Refresh-Zeilenadresse RXADD an den Zeilen-Dekoder 108, der eine oder mehrere Wortleitungen WL auffrischen kann, die durch die Refresh-Zeilenadresse RXADD angegeben werden. In einigen Ausführungsformen kann die Refresh-Adresse RXADD eine einzelne Wortleitung darstellen. In einigen Ausführungsformen kann die Refresh-Adresse RXADD mehrere Wortleitungen darstellen, die sequentiell oder simultan durch den Zeilen-Dekoder 108 aufgefrischt werden können. In einigen Ausführungsformen kann die Anzahl der Wortleitungen, die durch die Refresh-Adresse RXADD dargestellt werden, von einer Refresh-Adresse zur anderen variieren. Die Refresh-Steuerschaltung 116 kann das Timing der Refresh-Operation steuern und kann die Refresh-Adresse RXADD erzeugen und zur Verfügung stellen. Die Refresh-Steuerschaltung 116 kann gesteuert werden, um Details der Refresh-Adresse RXADD zu ändern (z.B. wie die Refresh-Adresse berechnet wird, das Timing der Refresh-Adressen, die Anzahl der Wortleitungen, die durch die Adresse dargestellt werden), oder sie kann auf Basis der einer internen Logik arbeiten.
  • Die Stromversorgungsanschlüsse werden mit den Stromversorgungspotentialen VDD und VSS versorgt. Die Stromversorgungspotentiale VDD und VSS werden einer internen Spannungsgeneratorschaltung 124 zugeführt. Die interne Spannungsgeneratorschaltung 124 erzeugt verschiedene interne Potentiale VPP, VOD, VARY, VPERI, usw. auf Basis der den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDD und VSS. Das interne Potential VPP wird hauptsächlich im Zeilen-Dekoder 108 verwendet, die internen Potentiale VOD und VARY werden hauptsächlich in den Messverstärkern SAMP verwendet, die in dem Speicher-Array 118 enthalten sind, und das interne Potential VPERI wird in einigen peripheren Schaltungsblöcken verwendet.
  • Die Stromversorgungsanschlüsse werden außerdem mit Stromversorgungspotentialen VDDQ und VSSQ versorgt. Die Stromversorgungspotentiale VDDQ und VSSQ werden der Eingabe/Ausgabeschaltung 122 zugeführt. Die den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDDQ und VSSQ können in einer Ausführungsform der Erfindung die gleichen Potentiale sein wie die den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDD und VSS. In einer anderen Ausführungsform der Erfindung können die den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDDQ und VSSQ andere Potentiale sein als die den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDD und VSS. Die den Stromversorgungsanschlüssen zugeführten Stromversorgungspotentiale VDDQ und VSSQ werden für die Eingabe/Ausgabeschaltung 122 verwendet, damit sich das von der Eingabe/Ausgabeschaltung 122 erzeugte Stromversorgungsrauschen nicht auf die anderen Schaltungsblöcke ausbreitet.
  • 2 ist ein Blockdiagramm eines Speichersystems gemäß einigen Ausführungsformen der vorliegenden Erfindung. Das Speichersystem umfasst einen Controller 201 und eine Speichervorrichtung 202. Die Speichervorrichtung 202 kann in einigen Ausführungsformen in der Speichervorrichtung 100 aus 1 enthalten sein. Die Speichervorrichtung 202 kann eine vereinfachte Ansicht einer Speichervorrichtung darstellen, und verschiedene Komponenten, wie jene, die in 1 gezeigt sind, werden möglicherweise nicht noch einmal gezeigt oder in Bezug auf 2 diskutiert.
  • Die Speichervorrichtung 202 umfasst eine Speicherlogik 204, die dazu verwendet werden kann, um vom Controller empfangene Befehle zu verarbeiten und/oder um verschiedene Operationen (wie zum Beispiel das Auffrischen) bezüglich des Speicher-Arrays 206 durchzuführen. Die Speicherlogik 204 kann beispielsweise Komponenten enthalten, wie zum Beispiel eine Refresh-Steuerschaltung (z.B. 116 aus 1), Zeilen- und Spalten-Dekoder (z.B. 108/110 aus 1) und/oder Befehls- und Adressen-Eingabeschaltungen/Dekoder (z.B. 102, 104 und 106 aus 1). Das Speicher-Array 206 enthält eine erste Leistungsregion 210 und eine zweite Leistungsregion 220. In einigen Ausführungsformen können die erste Leistungsregion 210 und die zweite Leistungsregion 220 beide Regionen der gleichen Speicherbank sein. In einigen Ausführungsformen kann jede Bank des Speicher-Arrays 206 eine erste Region 210 und eine zweite Region 220 aufweisen. In einigen Ausführungsformen können nur einige der Bänke des Speicher-Arrays 206 in verschiedene Leistungsregionen unterteilt sein.
  • Die erste Leistungsregion 210 und die zweite Leistungsregion 220 können jeweils eine oder mehrere Speicherzellen enthalten. Zum Beispiel kann die erste Leistungsregion 210 eine Anzahl von Wortleitungen und eine Anzahl von Bitleitungen mit einer Anzahl von Speicherzellen an den Kreuzungspunkten derselben umfassen. Die zweite Leistungsregion 220 kann ebenfalls eine Anzahl von Wortleitungen und Bitleitungen mit Speicherzellen an deren Kreuzungspunkten enthalten. Da jeder Wortleitung mit einer Zeilenadresse und jede Bitleitung mit einer Spaltenadresse in Beziehung steht, kann der Controller 202 und/oder die Speicherlogik 204 auf Basis der dieser Regionen zugeordneten Adressen bestimmen, welche Speicherzellen sich in der ersten Region 210 oder in der zweiten Region 220 befinden. Die Speicherregionen 210 und 220 können physikalische Adressenräume des Speicher-Arrays 206 darstellen (z.B. einen ersten physikalischen Adressenraum und einen zweiten physikalischen Adressenraum). Die physikalischen Adressenräume können Regionen des Speicher-Arrays 206 darstellen, können Gruppen von Speicherzellen sein, die sich durch eine oder mehrere bestimmte Adresse(n) unterscheiden.
  • In einigen Ausführungsformen kann sich eine Wortleitung und/oder eine Bitleitung über die Leistungsregionen erstrecken. Beispielsweise kann die erste Leistungsregion 210 Wortleitungen WL0 bis WLi umfassen, während die zweite Leistungsregion 220 Wortleitungen WLi+1 bis WLj umfasst, und Bitleitungen können zwischen den Regionen gemeinsam genutzt werden (z.B. können sich die Bitleitungen DL0 bis DLk jeweils mit Wortleitungen WL0 bis WLj kreuzen). Anhand der Zeilenadresse kann somit bestimmt werden, ob sich eine bestimmte Speicherzelle in der ersten Region 210 oder in der zweiten Region 220 befindet. In anderen Ausführungsformen kann die Spaltenadresse verwendet werden, um die Regionen zu bestimmen, oder es kann eine Mischung aus Zeilen- und Spaltenadressen verwendet werden, um die Regionen zu unterscheiden. In einigen Ausführungsformen können eine oder beide der Regionen 210/220 nicht zusammenhängend sein. Beispielsweise können Wortleitungen WL0 bis WLi und Wortleitungen WLj+1 bis WLk Teil der ersten Region 210 sein, während Wortleitungen WLi+1 bis WLj Teil der zweiten Region 220 sein können.
  • Die erste Leistungsregion 210 und die zweite Leistungsregion 220 können unterschiedliche Leistungsmerkmale aufweisen. Die Leistungsmerkmale können eine oder mehrere Eigenschaften des Betriebs des Speichers bestimmen, wie zum Beispiel die Geschwindigkeit, mit der Daten in Speicherzellen geschrieben/aus Speicherzellen gelesen werden, die beim Schreiben/Lesen verbrauchte Leistung, die Zuverlässigkeit der in den Speicherzellen dieser Region gespeicherten Informationen, usw. So kann beispielsweise die zweite Leistungsregion 220 eine kürzere Leselatenz haben als die erste Leistungsregion 210. Folglich können die Daten, wenn der Controller 201 einen Lesebefehl für die zweite Leistungsregion 220 zur Verfügung stellt, dem Controller 201 in einer kürzeren Zeitdauer zur Verfügung gestellt werden, als wenn der Controller 201 einen Lesebefehl an die erste Leistungsregion 210 liefert. Folglich kann der Controller 201 in einigen Ausführungsformen Informationen bevorzugt in der zweiten Leistungsregion 220 speichern.
  • In einigen Ausführungsformen können die beiden Leistungsregionen 210 und 220 unterschiedliche Leistungsmerkmale aufweisen, die zumindest teilweise auf der Art und Weise basieren, in der die Regionen betrieben werden. Beispielsweise kann die zweite Region 220 Speicherzellen enthalten, die im Vergleich zu den Speicherzellen der ersten Region 210 eine geringere Leselatenz haben. In einer beispielhaften Leseoperation kann der Speicher-Controller 201 einen Lesebefehl an eine Adresse liefern, die Speicherzellen in der ersten Region 210 spezifiziert, und kann Daten an den Datenanschlüssen (z.B. an der Schnittstellenverbindung, die mit einem der DQ-Pads gekoppelt werden können) nach einer ersten Anzahl von Taktsignalen erwarten, wobei die erste Anzahl auf der Latenz der ersten Region basiert. Der Speicher-Controller 201 kann einen Lesebefehl an eine Adresse liefern, die Speicherzellen in der zweiten Region 220 spezifiziert, und kann Daten an den Datenanschlüssen nach einer zweiten Anzahl von Taktzyklen erwarten, die auf der Latenz der zweiten Region basiert, wobei die zweite Anzahl kleiner ist als die erste Anzahl. Auf diese Weise können Zugriffsoperationen in der zweiten Region 220 schneller erfolgen als in der ersten Region 210.
  • In einigen Ausführungsformen können die beiden Leistungsregionen 210/220 aufgrund von einem oder mehreren strukturellen Unterschieden zwischen den beiden Leistungsregionen unterschiedliche Leistungsmerkmale haben. Zum Beispiel kann die erste Leistungsregion 210 Schaltungskomponenten (z.B. Messverstärker) eines ersten Typs enthalten, während die zweite Leistungsregion 220 Schaltungskomponenten eines zweiten Typs enthalten kann. Die verschiedenen Typen können beispielsweise unterschiedliche Mengen an Strom verbrauchen, und folglich können Operationen in der zweiten Region 220 weniger Strom verbrauchen als in der ersten Region.
  • Der Controller 201 und/oder die Speicherlogik 204 können in dem Speicher 202 gespeicherte Informationen auf eine Weise verarbeiten, die die Leistungsunterschiede zwischen den Regionen 210 und 220 nutzt. In einigen Ausführungsformen kann der Controller 201 Informationen darüber enthalten, welche Adressen mit welchen Regionen des Speicher-Arrays 206 in Beziehung stehen. In einigen Ausführungsformen kann der Speicher 202 ein Speichergebiet (z.B. ein Modus-Register) enthalten, das Informationen über die verschiedenen Speicherregionen enthält, und der Controller 201 kann die Informationen aus dem Speicher 202 abrufen. Wenn der Controller 201 Daten in den Speicher 202 schreibt, kann er verschiedene Kriterien verwenden, um zu bestimmen, ob die Daten in der ersten Region 210 oder in der zweiten Region 220 gespeichert werden sollen. In einigen Ausführungsformen kann der Controller 201 bevorzugt Informationen in der zweiten Leistungsregion 220 speichern, wenn in der zweiten Region 220 ausreichend Platz vorhanden ist.
  • In einigen Ausführungsformen kann der Controller 201 ein oder mehrere Kriterien verwenden, um Daten zu klassifizieren, die in den Speicher 202 geschrieben werden sollen, und kann dann, basierend auf dieser Klassifizierung, Daten in der ersten oder der zweiten Region speichern. Wenn beispielsweise die zweite Region 220 im Vergleich zur ersten Region 210 eine höhere Zuverlässigkeit (z.B. eine geringere Bitausfallrate) hat, kann der Controller 201 sensitivere Informationen identifizieren und die sensitiven Informationen in der zweiten Region 220 speichern.
  • Obwohl nur zwei Leistungsregionen 210 und 220 gezeigt sind, soll verstanden werden, dass in anderen Ausführungsformen eine größere Anzahl von verschiedenen Leistungsregionen verwendet werden kann. Zum Beispiel können drei Leistungsregionen verwendet werden, die eine erste Region mit ersten Merkmalen, eine zweite Region mit zweiten Merkmalen und eine dritte Region mit dritten Merkmalen beinhalten. Obwohl die beiden Leistungsregionen 210 und 220 als zusammenhängend dargestellt sind, soll verstanden werden, dass die verschiedenen Leistungsregionen mehrere Bereiche umfassen können, die über den Speicher hinweg angeordnet sind, und dass verschiedene Bereiche einer Leistungsregion andere Leistungsregionen dazwischen haben können.
  • 3 ist ein Blockdiagramm eines Speichersystems mit unterschiedlichen Leistungsregionen auf Basis einer Distanz zu DQ-Anschlüssen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Das Speichersystem aus 3 umfasst einen Controller 301 und einen Speicher 302. Der Speicher 302 kann in einigen Ausführungsformen in dem Speicher 202 aus 2 enthalten sein. Der Speicher 302 und der Controller 301 können allgemein dem Speicher 202 und dem Controller 201 aus 2 ähnlich sein, und der Kürze halber werden die unter Bezugnahme auf 2 beschriebenen Merkmale unter Bezugnahme auf 3 nicht wiederholt.
  • Der Speicher 302 umfasst eine zweite Region 320, die Speicherzellen enthält, die sich innerhalb eine bestimmten Distanz Abstands d von den Datenanschlüssen (z.B. den mit den DQ-Pads koppelbaren Schnittstellenverbindungen) 330 befinden, und eine erste Region 310, die Speicherzellen enthält, die sich in einer größeren Distanz als der Distanz d von den DQ-Pads 330 befinden. Aufgrund der geringeren Distanz, die Signale zwischen den DQ-Pads 330 und den Speicherzellen der zweiten Speicherregion 320 im Vergleich zur ersten Speicherregion 310 zurücklegen müssen, können die Speicherzellen der zweiten Speicherregion 320 eine geringere Latenz im Vergleich zu den Speicherzellen der ersten Speicherregion 310 haben. Folglich kann der Controller 301, wenn er Lesebefehle an die zweite Region 320 ausgibt, Daten von den DQ-Pads 330 nach weniger Taktzyklen empfangen, als wenn der Controller 301 Lesebefehle an die erste Region 310 ausgibt.
  • 4A-4B zeigen eine schematische Darstellung eines Speichersystems mit verschiedenen Leistungsregionen auf Basis einer Distanz zu den DQ-Anschlüssen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Speicher 402a und/oder 402b können in einigen Ausführungsformen in dem Speicher 302 aus 3 enthalten sein. Der Speicher 402a zeigt ein erstes Beispiel, bei dem die Distanz d zumindest teilweise auf einer Anzahl von Wortleitungen von den DQ-Anschlüssen 430a basiert. Der Speicher 402b zeigt ein Beispiel, bei dem die Distanz d zumindest teilweise sowohl auf einer Anzahl von Wortleitungen als auch auf einer Anzahl von Bitleitungen von den DQ-Anschlüssen 430b basiert.
  • Der Speicher 402a zeigt ein beispielhaftes Layout eines Speicher-Arrays 402a, wie zum Beispiel einer Speicherbank. Der Speicher 402a kann in eine erste Sektion und eine zweite Sektion unterteilt sein, wobei sich dazwischen eine Region mit verschiedenen Anschlüssen befindet, wie zum Beispiel die DQ-Anschlüsse 430a. Das Speicher-Array 402a kann Zeilen, die sich allgemein entlang der x-Achse erstrecken, und Spalten aufweisen, die sich entlang der y-Achse erstrecken. Der Speicher 402a weist eine zweite Region 420a auf (z.B. die zweite Region 320 in 3), die einen ersten Bereich auf einer ersten Seite der DQ-Anschlüsse 430a (z.B. eine erste Sektion des Speichers 402a) und einen zweiten Bereich auf der gegenüberliegenden Seite der DQ-Anschlüsse 430a (z.B. eine zweite Sektion des Speichers 402a) aufweist. Der Rest der Speicherzellen des Speicher-Arrays 402a (z.B. die Speicherzellen, die sich außerhalb der zweiten Region 420a befinden) kann ein Teil einer ersten Region sein (z.B. die erste Region 310 von 3).
  • In dem Speicher 402a ist ein Pfeil d gezeigt, der eine maximale physikalische Distanz darstellt, die ein Signal zwischen den DQ-Pads 430a und der Speicherzelle der zweiten Region 420a zurücklegen muss. In dem Speicher 402a ist auch ein Pfeil d' gezeigt, der eine maximale physikalische Distanz darstellt, die ein Signal zwischen den DQ-Pads 430a und einer Speicherzelle in der ersten Region zurücklegen muss. Die Distanz d ist kleiner als die Distanz d'. Die Pfeile d und d' können eine vereinfachte Ansicht der Signalpfade durch den Speicher darstellen, wobei in einigen Ausführungsformen die Pfeile d und d' komplizierteren Pfaden folgen können.
  • Da die Distanz d kleiner ist als die Distanz d', und da einige Leistungsmerkmale auf der Länge des Signalpfades basieren können, können die Speicherzellen der ersten Region 420a andere Leistungsmerkmale aufweisen als die Speicherzellen der ersten Region 410a. So kann beispielsweise die Latenz einer bestimmten Sektion auf den Distanzen d und d' basieren. Da es wichtig sein kann, sicherzustellen, dass Daten von jeder Speicherzelle der Region abgerufen werden können, kann die Latenz der Region teilweise auf der Zeit basieren, die Signale benötigen, um zu/von den Speicherzellen zu gelangen, die am weitesten von den DQ-Pads 430a entfernt sind. So kann ein Controller die Speicherzellen der zweiten Region 420a behandeln, als hätten sie im Vergleich zu den Speicherzellen der ersten Region 410a eine geringere Latenz. Beispielsweise kann die durch Zugriffsoperationen verbrauchte Leistung zum Teil auf dem Widerstand von Komponenten entlang des Signalpfads basieren. Folglich können Zugriffsoperationen in der zweiten Region 420a weniger Leistung benötigen als Zugriffsoperationen in der ersten Region 410a. Beispielsweise kann die Zuverlässigkeit von Daten zum Teil auf der Distanz basieren, die Signale zurücklegen, so dass Daten, die von der zweiten Region 420a empfangen werden, im Vergleich zur ersten Region 410a eine höhere Zuverlässigkeit (z.B. eine geringere Bitausfallrate) haben können.
  • In dem Speicher 402a werden die Speicherzellen der ersten Region 420a durch eine Anzahl von Zeilen definiert, die von den DQ-Pads 430a entfernt sind. Beispielsweise kann die erste Region 420a Wortleitungen enthalten, die sich innerhalb von +N und -N der DQ-Pads 430a befinden, wobei N eine Anzahl von Wortleitungen ist.
  • Der Speicher 402b kann allgemein dem Speicher 402b ähnlich sein, und der Kürze halber werden Merkmale, die bereits unter Bezugnahme auf den Speicher 402a beschrieben wurden, unter Bezugnahme auf den Speicher 402b nicht wiederholt. In dem Speicher 402b kann die zweite Region 420b durch eine Anzahl von Zeilen und eine Anzahl von Spalten definiert sein, die von den DQ-Pads 430b entfernt sind. Beispielsweise kann die zweite Region 420b Wortleitungen, die sich innerhalb von +M und -M der DQ-Pads 430b befinden, und Bitleitungen enthalten, die sich innerhalb von +L und -L der DQ-Pads 430b befinden. Die zweite Region 420b kann im Vergleich zur ersten Region verbesserte Leistungsmerkmale haben, ähnlich wie eine oder mehrere der Leistungsmerkmale, die unter Bezugnahme auf 4A beschrieben sind.
  • 5 ist ein Zeitdiagramm einer beispielhaften Leseoperation eines Speichers gemäß einigen Ausführungsformen der vorliegenden Erfindung. Das Zeitdiagramm 500 kann die Operation eines Speichers darstellen, wie zum Beispiel die des Speichers 100 aus 1, des Speichers 202 aus 2, des Speichers 302 aus 3, des Speichers 402a aus 4A und/oder des Speichers 402b aus 4B. Das Zeitdiagramm 500 kann einen Teil einer Leseoperation darstellen. Die erste Linie des Zeitdiagramms 500 ist ein Taktsignal CLK, das ein periodisches Signal sein kann, das zur Steuerung des Timings verschiedener Operationen im Speicher verwendet wird. Die zweite Linie stellt die Operationen einer ersten Leistungsregion des Speichers dar, während die dritte Linie die Operationen einer zweiten Leistungsregion des Speichers darstellt. Die zweite Leistungsregion kann im Vergleich zur ersten Leistungsregion eine geringere Leselatenz haben. Beispielsweise kann die zweite Leistungsregion eine Gruppe von Speicherzellen repräsentieren, die sich innerhalb einer maximalen Signalpfaddistanz d von den Datenanschlüssen befinden, während die erste Leistungsregion Speicherzellen repräsentiert, die sich innerhalb einer maximalen Signalpfaddistanz d' von den Datenanschlüssen befinden, wobei d' größer als d ist.
  • Zu einem Anfangszeitpunkt t0 wird ein interner Lesebefehl von dem Speicher ausgegeben (z.B. als Reaktion auf einen von einem Controller ausgegebenen Lesebefehl). Die Linie für „Region 1“ zeigt eine beispielhafte Operation, bei der der Lesebefehl vom Controller zusammen mit einer Adresse ausgegeben wurde, die Teil der ersten Leistungsregion ist, während die Linie für „Region 2“ eine beispielhafte Operation anzeigt, bei der der Lesebefehl zusammen mit einer Adresse ausgegeben wurde, die Teil der zweiten Leistungsregion ist. Nachdem der Lesebefehl ausgegeben wurde, kann der Speicher verschiedene Operationen durchführen (z.B. während einer Zeit tRCD), was dazu führt, dass zu einem Zeitpunkt t0 ein interner Lesebefehl ausgegeben wird. In beiden Fällen (z.B. eine Adresse, die mit jeder Speicherregion in Beziehung steht) vergeht nach dem Zeitpunkt t0 eine Zeitspanne tA, die die Zeit zwischen der Ausgabe des internen Lesebefehls und dem Auslösen des Spaltenauswahlsignals darstellt. Die Zeit tA kann den Transfer von Informationen von der/den spezifizierten Speicherzelle(n) über die zugehörigen Bitleitungen zu den zugehörigen lokalen I/O-Leitungen (z.B. LIOT/B aus 1) darstellen. Die Zeit tA kann sowohl für Region 1 als auch für Region 2 gleich sein, da das Timing durch den Abstand zu den DQ-Pads nicht wesentlich beeinflusst wird.
  • Nachdem die Zeit tA verstrichen ist, führt die erste Region Operationen durch, die eine Zeit tB benötigen, während die zweite Region Operationen durchführt, die eine Zeit tB' benötigen. Die während tB und tB' durchgeführten Operationen stellen den parallele Transfer von Informationen von den lokalen I/O-Leitungen zum Ausgangspuffer dar (z.B. zur I/O-Schalung 122 aus 1). Die Zeit tB ist größer als die Zeit tB', weil die Speicherzellen, auf die in der zweiten Region zugegriffen wird, näher zu den DQ-Pads und der I/O-Schaltung liegen als die Speicherzellen, auf die in der ersten Region zugegriffen wird. Die Zeiten tA und tB in der ersten Region können eine Zeit tAA darstellen, während die Zeiten tA und tB' in der zweiten Region eine Zeit tAA' darstellen. Die Zeit tAA' kann kürzer sein als die Zeit tAA. Insbesondere kann die Zeit tAA' um X Nanosekunden kürzer sein als die Zeit tAA. In einigen Ausführungsformen kann X zwischen 1 und 3 Nanosekunden betragen. In anderen Ausführungsformen können größere oder kleinere Werte von X verwendet werden.
  • Auf die Zeiten tB und tB' kann eine Zeit tC folgen, die die Zeit darstellt, die die I/O-Schaltung benötigt, um die ausgegebenen Daten als Datenbursts zu serialisieren, die an die DQ-Anschlüsse geliefert und von einer externen Vorrichtung, wie zu Beispiel einem Controller, empfangen werden. Ähnlich wie die Zeit tA kann die Zeit tC sowohl in der ersten als auch in der zweiten Region gleich sein, da die während der Zeit tC stattfindenden Operationen nicht von der Distanz von den DQ-Pads abhängig sein können. Folglich kann eine beispielhafte Leseoperation in der ersten Region zwischen dem Anfangszeitpunkt t0 und einem ersten Zeitpunkt t1 (wobei t1 gleich tA+tB+tC ist) stattfinden, und eine beispielhafte Leseoperation kann in der zweiten Region zwischen dem Anfangszeitpunkt t0 und einem zweiten Zeitpunkt t2 (wobei t2 gleich tA+tB'+tC ist) stattfinden. Der Zeitpunkt t2 kann früher sein als der Zeitpunkt t1 (z.B. um X ns).
  • Der Controller kann zum Anfangszeitpunkt t0 einen Lesebefehl an die Speichervorrichtung ausgeben und anschließend zu einem späteren Zeitpunkt Daten von den Datenanschlüssen der Speichervorrichtung empfangen. Die Zeit, die der Controller wartet, bevor die gelesenen Daten an den Datenanschlüssen empfangen werden, kann in einer Anzahl von Taktzyklen gemessen werden. Wie in dem Diagramm 500 zu sehen ist, entspricht die Zeit zwischen t0 und t1 einer ersten Anzahl von Taktzyklen, während die Zeit zwischen t0 und t2 einer zweiten Anzahl von Taktzyklen entspricht, die kleiner ist als die erste Anzahl. Folglich kann der Controller erkennen, ob ein Lesebefehl an die erste oder die zweite Region ausgegeben wird. Der Controller kann die Region auf Basis der Zeilen- und/oder Spaltenadresse identifizieren, die zusammen mit dem Lesebefehl ausgegeben wird. Wenn der Controller einen Lesebefehl an eine oder mehrere Speicherzellen der ersten Region ausgibt, kann er die Daten nach der ersten Anzahl von Taktzyklen an den Datenanschlüssen abrufen. Wenn der Controller einen Lesebefehl an eine oder mehrere Speicherzellen der zweiten Region ausgibt, kann der Controller nach einer zweiten Anzahl von Taktzyklen Daten an den Datenanschlüssen abrufen. Folglich kann der Controller den Speicher mit einem variablen Timing auf Basis der Zeilen- und/oder Spaltenadresse betreiben, die zusammen mit dem Lesebefehl zur Verfügung gestellt wird.
  • 6 ist ein Blockdiagramm von einem Speichersystem mit verschiedenen Leistungsregionen mit unterschiedlichen Längen von Bitleitungen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der Speicher 602 kann in einigen Ausführungsformen in dem Speicher 202 aus 2 enthalten sein. Der Kürze halber werden Merkmale und Operationen, die unter Bezugnahme auf 2 beschrieben sind, unter Bezugnahme auf 6 nicht wiederholt. Im Speicher 602 kann die erste Region 610 Bitleitungen enthalten, die eine erste Länge d1 haben, während die zweite Region 620 Bitleitungen enthalten kann, die eine zweite Länge d2 haben, die kürzer als d1 ist.
  • Die Bitleitungen DL können mit einer unterschiedlichen Anzahl von Wortleitungen WL in den beiden Regionen gekoppelt sein. Die Bitleitung DL1 in der ersten Region 610 kann N Wortleitungen (nummeriert WL0 bis WLN-1) haben, während die Bitleitung DL2 in der zweiten Region 620 M Wortleitungen (nummeriert WL0 bis WLM-1) haben kann, wobei M kleiner ist als N. In einigen Ausführungsbeispielen kann N 1,5k Zeilen betragen, während M 512 Zeilen beträgt. In anderen Ausführungsbeispielen können auch andere Zeilen-Anzahlen und Verhältnisse von Zeilen zwischen den Regionen verwendet werden. In einigen Ausführungsformen können die erste und die zweite Region 610 und 620 die gleiche Dichte an Wortleitungen entlang der Bitleitungen haben. Obwohl in der ersten Region 610 und in der zweiten Region 620 jeweils nur eine einzige Bitleitung dargestellt ist, soll verstanden werden, dass die erste Region 610 und die zweite Region 620 jeweils eine Anzahl verschiedener Bitleitungen enthalten kann. Zum Beispiel kann die erste Region 610 J Bitleitungen (z.B. DL0 bis DLJ-1) für insgesamt N*J Speicherzellen haben, und die zweite Region 620 kann K Bitleitungen (z.B. DL0 bis DLK-1) für insgesamt M*K Speicherzellen haben. In einigen Ausführungsformen kann jede der Wortleitungen der ersten Region 610 die Länge d1 haben, während jede der Wortleitungen der zweiten Region 620 die Länge d2 haben kann.
  • Die reduzierte Länge der Bitleitung kann eine Anzahl von potenziellen Verbesserungen der Leistungsmerkmale in der zweiten Region 620 im Vergleich zur ersten Region 610 bieten. Zum Beispiel kann die zweite Region 620 eine erhöhte Operationsgeschwindigkeit aufgrund der reduzierten maximalen Länge haben, die Signale entlang der Bitleitungen durchqueren müssen. So kann die zweite Region 620 beispielsweise eine höhere Datentreue aufweisen, da der Signalabstand zwischen Signalstärke und Rauschpegel entlang der Bitleitung verbessert wurde, was zum Teil auf die geringere Kapazität der kürzeren Bitleitungen zurückgeführt werden kann. Beispielsweise kann die zweite Region 620 einen geringeren Stromverbrauch haben, da die zum Laden der Bitleitung als Teil einer Zugriffsoperation erforderliche Leistung auf der Kapazität der Bitleitung basieren kann.
  • 7 ist eine Darstellung des Signal-Rausch-Abstands in einer ersten Speicherleistungsregion und einer zweiten Speicherleistungsregion gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Darstellung 700a zeigt eine Darstellung von Rauschspannungen im Vergleich zu einer Signalspannung Vsignal in einer ersten Region, während die Darstellung 700b eine Darstellung von Rauschspannungen im Vergleich zu einer Signalspannung Vsignal in einer zweiten Region zeigt. Die erste Region kann eine Region eines Speichers mit längeren Bitleitungslängen als die zweite Region darstellen. Die erste Region und die zweite Region können in einigen Ausführungsformen die erste und die zweite Region 610 und 620 aus 6 sein. Die Darstellungen 700a und 700b in 7 zeigen beispielhafte Werte für Rausch- und V-SignalSpannungen. Diese sollen nur als beispielhafte Werte zur Erläuterung verstanden werden. Andere Ausführungsbeispiele können andere Spannungen haben.
  • Die Darstellungen 700a und 700b zeigen die Spannung entlang einer vertikalen Achse. Die Kästchen stellen Rauschquellen dar, von denen jede eine andere erwartete Größe haben kann. Das erste Kästchen zeigt beispielsweise den Offset der Grenzwertspannung (Vt) des Messverstärkers, der eine von der Struktur und der Operation des Messverstärkers abhängige Rauschquelle sein kann. In einigen Ausführungsbeispielen kann das Vt-Offset-Rauschen etwa 0,1 V betragen. Das zweite Kästchen zeigt die Kopplung der Bitleitung in dem Messverstärker als potenzielle Rauschquelle, die zum Beispiel etwa 0,03 V betragen kann. Das dritte Kästchen zeigt die Kopplung der Bitleitung in dem Speicher-Array, die zum Beispiel etwa 0,03 V betragen kann. Da sich diese Rauschquellen im Allgemeinen addieren können, kann das Gesamtrauschen in diesem Beispiel etwa 0,16 V betragen. Um oberhalb des Rauschens erfasst zu werden, muss das Signal entlang der Bitleitung (Vsignal) daher mindestens so groß sein wie die Spannung des Rauschens. Je größer der Signalabstand (z.B. Vsignal - Vnoise), desto zuverlässiger kann der Zustand des Signals erkannt werden. Vsignal kann durch die nachstehende Gleichung 1 angegeben werden: V s i g n a l = V f i n a l − V d i g i t = ( V c e l l ∗ C C e l l + V d i g i t ∗ C d i g i t C C e l l + C d i g i t ) − V d i g i t
    Figure DE112021001279T5_0001
  • In Gleichung 1 ist Vfinal die finale Spannung der Bitleitung, wenn ein Signal von der Zelle auf die Bitleitung übertragen wird, Vdigit ist die Anfangsspannung der Bitleitung, Vcell ist die Spannung der mit der Bitleitung gekoppelten Speicherzelle, Ccell ist die Kapazität der Speicherzelle, und Cdigit ist die Kapazität der Bitleitung. In einer ersten Region des Speichers ist beispielsweise Ccell = 10fF, Vcell = 1V, Cdigit = 20fF, Vdigit = 0,5V, dann Vsignal = 0,16V. Da Cdigit im Allgemeinen mit der Länge der Bitleitung skaliert, kann, wenn die zweite Region Bitleitungen hat, die halb so lang sind wie die in der ersten Region, das Cdigit der zweiten Region um die Hälfte reduziert werden (z.B. auf 10fF in diesem Beispiel). Folglich kann die zweite Region ein Vs-Signal von 0,25 V haben. In anderen Beispielen können andere Unterschiede hinsichtlich der Länge der Bitleitungen und des Vs-Signalpegels verwendet werden.
  • Daher kann die zweite Region einen höheren Signalabstand haben als die erste Region, da der Rauschpegel von der Länge der Bitleitung relativ unbeeinflusst ist. Der größere Signalabstand kann dazu führen, dass der Wert von Vsignal in der zweiten Region zuverlässiger erfasst wird als in der ersten Region. Folglich kann der Wert eines aus einer Speicherzelle ausgelesenen Bits entlang der Bitleitung genauer übermittelt werden als in der ersten Region. Dadurch kann die Fehlerquote in der zweiten Region im Vergleich zur ersten Region verringert werden.
  • 8 ist ein Zeitdiagramm, das beispielhafte Leseoperationen in einem Speicher mit einer ersten und einer zweiten Leistungsregion gemäß einigen Ausführungsformen der vorliegenden Erfindung vergleicht. Das Zeitdiagramm 800 kann allgemein dem Zeitdiagramm 500 aus 5 ähnlich sein. Der Kürze halber werden Merkmale, die zuvor unter Bezugnahme auf 5 beschrieben wurden, unter Bezugnahme auf 8 nicht noch einmal wiederholt. 8 zeigt die Operation eines Speichers, der eine erste Speicherregion mit einer ersten Bitleitungslänge und eine zweite Speicherregion mit einer zweiten Bitleitungslänge aufweist, die kürzer als die erste Länge ist. 8 kann in einigen Ausführungsformen die Operation eines Speichers darstellen, wie zum Beispiel des Speichers 600 aus 6.
  • Zu einem Anfangszeitpunkt t0 kann der Speicher einen Lesebefehl zusammen mit Zeilen- und Spaltenadressen empfangen, die entweder Speicherzellen der ersten Region oder der zweiten Region angeben. Die Zeit tD kann die Zeit darstellen, die es dauert, bis ein AKTIV-Befehl (z.B. ACT) an die durch die Zeilenadresse spezifizierte Wortleitung geliefert wird, und die Zeit, die es dauert, bis diese Wortleitung als Reaktion auf den AKTIV-Befehl aktiviert wird. Die Zeit tD kann auch die Zeit darstellen, die für das Trennen der Bitleitung benötigt wird. Die Zeit tD kann allgemein sowohl in der ersten als auch in der zweiten Region gleich sein, da die Zeit tD nicht stark von der Länge der Bitleitung beeinflusst wird. Die Zeiten tE und tE' können die Zeit darstellen, die die Wortleitung benötigt, um auf einen internen Lesebefehl zu reagieren. Die Zeit tE' kann um Y Nanosekunden kürzer sein als die Zeit tE. In einigen Ausführungsformen kann Y etwa 1-2 Nanosekunden betragen, obwohl in anderen Beispielen auch größere oder kleinere Werte für Y verwendet werden können. Die Zeiten tD und tE bilden eine Zeit tRCD, und die Zeiten tD und tE' bilden eine Zeit tRCD'. Die Gesamtzeit tRCD' kann kürzer sein als die Gesamtzeit tRCD, und sie kann um einen oder mehrere Taktzyklen kürzer sein.
  • Nach der Zeit tRCD (oder tRCD') können auf das Zeitdiagramm 800 Operationen folgen, die denen ähnlich sind, die im Zeitdiagramm 500 aus 5 beschrieben sind. Zum Beispiel kann nach tRCD (oder tRCD') die Zeit tAA (oder tAA') beginnen, wenn der Speicher auf das interne Lesesignal reagiert.
  • 9 ist eine Darstellung 900, die verschiedene Wellenformen von Speicherregionen mit unterschiedlichen Längen von Bittleitungen gemäß einigen Ausführungsformen der vorliegenden Erfindung zeigt. Die Darstellung 900 zeigt Simulationen von Spannungen auf einem Paar von Bitleitungen für jede von drei verschiedenen Längen der Bitleitung (z.B. ein Speicher mit drei verschiedenen Leistungsgebieten). Die beispielhaften Bitleitungslängen werden als Anzahl von Wortleitungen entlang dieser Bitleitung ausgedrückt. In dem Beispiel aus 9 hat die erste Bitleitung eine Länge von 1024 Wortleitungen, die zweite Bitleitung hat eine Länge von 1156 Wortleitungen, und die dritte Bitleitung hat eine Länge von 1272 Wortleitungen.
  • Die eingekreisten Regionen der Darstellungen zeigen, dass es je nach Länge der Bitleitungen unterschiedliche Leistungsmerkmale gibt. Der erste Satz von eingekreisten Regionen zeigt zum Beispiel die Zeit tRCD, die eine Separation der Bitleitung beinhaltet. Die kürzeren Bitleitungen werden unter Umständen schneller separiert als die längeren Bitleitungen. Der zweite Satz von eingekreisten Regionen zeigt die Zeit tRP, die das Vorladen der Bitleitung umfasst. In ähnlicher Weise können die kürzeren Bitleitungen schneller vorgeladen werden als die längeren Bitleitungen. Tabelle 1 zeigt die simulierten Unterschiede zwischen den Bitleitungen unterschiedlicher Länge, ausgedrückt als die Zeit, die sie länger brauchen als die kürzeste Bitleitung, um tRCD oder tRP durchzuführen.
    Bitleitungslänge Delta tRCD (ns) Delta tRP (ns)
    1272 0.264 1.304
    1156 0.246 0.831
    1024 0 0
  • 10 ist ein Blockdiagramm eines Speicher-Arrays, das gemäß einigen Ausführungsformen der vorliegenden Erfindung verschiedene Typen von Messverstärkern in verschiedenen Regionen des Speicher-Arrays verwendet. Der Speicher 1002 kann in einigen Ausführungsformen in dem Speicher 202 aus 2 enthalten sein. Da der Speicher 1002 allgemein dem Speicher 202 aus 2, dem Speicher 302 aus 3 und/oder dem Speicher 602 aus 6 ähnlich sein kann, werden Merkmale und Komponenten, die unter Bezugnahme auf diese Figuren beschrieben sind, unter Bezugnahme auf 10 nicht noch einmal wiederholt.
  • In dem beispielhaften Speicher 1002 aus 10 kann die erste Leistungsregion 1010 Bitleitungen enthalten, die mit einem ersten Typ von Messverstärker 1012 gekoppelt sind, während die zweite Leistungsregion 1020 Bitleitungen enthalten kann, die mit einem zweiten Typ von Messverstärker 1022 gekoppelt sind. Der erste Typ von Messverstärker 1012 und der zweite Typ von Messverstärkers 1022 können unterschiedliche Leistungsmerkmale aufweisen, was wiederum zu unterschiedlichen Leistungsmerkmalen für die Speicherregionen 1010 und 1020 führen kann. Zum Beispiel können die verschiedenen Typen von Messverstärkern 1012/1022 unterschiedliche Genauigkeits-, Platz- und/oder Leistungsverbrauchspegel haben. In einigen Ausführungsbeispielen kann es einen Kompromiss zwischen den verwendeten Messverstärker-Typen geben. Beispielsweise kann der erste Typ von Messverstärker 1012 im Vergleich zum zweiten Typ von Messverstärker 1022 eine geringere Genauigkeit aufweisen, jedoch kann der erste Typ von Messverstärker 1012 auch einen geringeren Stromverbrauch und geringere Layout-Anforderungen als der zweite Typ von Messverstärker haben. In einigen Ausführungsformen kann der zweite Typ von Messverstärker 1022 ein Spannungsgrenzwert-kompensierender (VTC) Messverstärker sein, während der erste Typ von Leseverstärker 1012 ein Nicht-VTC-Messverstärker ist.
  • 11A-11B sind schematische Darstellungen von Messverstärkern gemäß einigen Ausführungsformen der vorliegenden Erfindung. 11A zeigt einen Messverstärker 1100a, und 11B zeigt einen VTC-Messverstärker 1100b. Die Messverstärker 1100a und 1100b können in einigen Ausführungsformen in den Messverstärkern 1012 und 1022 aus 10 enthalten sein. Beispielsweise kann der Messverstärker 1100a als der Messverstärker 1012 aus 10 verwendet werden, und der Messverstärker 1100b kann als der Messverstärker 1022 verwendet werden.
  • Die Messverstärker 1100a und 1100b sind mit den Bitleitungen (oder Digit-Leitungen) BLT und BLB gekoppelt, die, wenn sie als Teil einer Leseoperation aktiviert werden, eine Potentialänderung zeigen, die auf einem logischen Pegel basiert, der in einer Speicherzelle am Kreuzungspunkt zwischen der Bitleitung und einer aktivierten Wortleitung gespeichert ist. Vor einer Leseoperation kann ein Bitleitungs-Ausgleichssignal BLEQ verwendet werden, um beide Bitleitungen auf eine Spannung VEQ aufzuladen. Als Teil einer Leseoperation kann eine der Bitleitungen eine Spannungsänderung erfahren, die auf dem von der gekoppelten Speicherzelle gelesenen Signal basiert, und der Messverstärker kann dann das Potential der Bitleitungen BLT und BLB auf Basis der Potentialänderung von der Speicherzelle ändern. Beispielsweise können die Messverstärker 1100a und 1100b die Bitleitung auf eine erste Spannung SAP, zum Beispiel eine Systemspannung (z.B. Vdd), anheben, um einen hohen logischen Pegel darzustellen, obwohl eine zweite Spannung SAN, wie zum Beispiel eine Massespannung (z.B. Vss), einen niedrigen logischen Pegel darstellen kann. Die Messverstärker 1100a und 1100b können die Spannungen der Bitleitungen in entgegengesetzter Richtung ändern. Wenn beispielsweise die Bitleitung BLT mit der Speicherzelle gekoppelt ist und die Speicherzelle einen hohen logischen Pegel speichert, dann kann die Bitleitung BLT auf die erste Spannung SAP (z.B. Vdd) gesteuert werden, während die zweite Bitleitung BLB auf die zweite Spannung SAN (z.B. Vss) gesteuert wird. Die Spannung VEQ kann in einigen Ausführungsformen ein Mittelwert von SAP und SAN sein (z.B. die Hälfte von Vdd).
  • Der Verstärker 1100a umfasst vier Transistoren 1105-1120, die die Spannung auf den Bitleitungen BLT und BLB erfassen und verstärken, sowie eine Vorladeschaltung 1130 zum Vorladen der Bitleitungen BLT und BLB auf die Spannung VEQ. Die Vorladeschaltung 1130 umfasst drei Transistoren, deren Gates alle mit dem Signal BLEQ gekoppelt sind. In einer Ausführungsform, in der BLEQ bei einer hohen Spannung (z. B. Vdd) aktiv ist, können die Transistoren der Vorladeschaltung 1130 n-Typ-Transistoren sein, wobei die Spannung VEQ zwischen Drain und Source eines Paares von Transistoren in Reihe geschaltet ist, und ein zusätzlicher Transistor mit einer Source, die mit einem Drain des Transistors gekoppelt ist, wobei dessen Source mit VEQ gekoppelt ist, und einem Drain, das mit der Source des Transistors gekoppelt ist, dessen Drain mit VEQ gekoppelt ist.
  • Der Transistor 1105 hat eine Source, die mit der Spannung SAP verbunden ist, ein Drain, das mit der Bitleitung BLB gekoppelt ist, und ein Gate, das mit der Bitleitung BLT gekoppelt ist. Der Transistor 1110 hat eine Source, die mit der Spannung SAP gekoppelt ist, ein Drain, das mit der Bitleitung BLT gekoppelt ist, und ein Gate, das mit der Bitleitung BLB gekoppelt ist. Bei den Transistoren 1105 und 1110 kann es sich um p-Typ-Transistoren handeln. Der Transistor 1115 hat eine mit SAN gekoppelte Source, ein mit BLB gekoppeltes Drain und ein mit BLT gekoppeltes Gate. Der Transistor 1120 hat eine Source, die mit SAN gekoppelt ist, ein Drain, das mit BLT gekoppelt ist, und ein Gate, das mit BLB verbunden ist. Bei den Transistoren 1115 und 1120 kann es sich um n-Typ-Transistoren handeln. Folglich können die Transistoren 1110 und 1115 aktiv sein, wenn die Spannung an BLT größer ist als die Spannung an BLB (z.B. weil eine mit BLT gekoppelte Speicherzelle einen hohen logischen Pegel speichert), um die Potentiale von BLT auf SAP und BLB auf SAN zu treiben. Wenn die Spannung an BLT niedriger ist als die Spannung an BLB (z.B. weil eine mit BLT gekoppelte Speicherzelle einen niedrigen logischen Pegel speichert), können die Transistoren 1105 und 1120 aktiviert werden, um die Spannung von BLT auf SAN und die Spannung von BLB auf SAP zu treiben.
  • Der Verstärker 1100b kann allgemein dem Verstärker 1110a ähnlich sein, kann aber zusätzliche Merkmale (wie zusätzliche Transistoren) enthalten, um den Verstärker 1100b weniger fehlerempfindlich zu machen, wie zum Beispiel Fehler aufgrund von Spannungsgrenzwert-Fehlanpassungen zwischen den Transistoren 1105-1120. Der Kürze halber werden die Merkmale und Operationen, die zuvor unter Bezugnahme auf den Verstärker 1100a beschrieben wurden, unter Bezugnahme auf den Verstärker 1100b nicht wiederholt. Der Verstärker 1100b enthält zusätzliche Signale ISO und OC sowie zusätzliche Transistoren 1145-1160, die zusammenarbeiten, um die Transistorpaare 1105/1110 und 1115/1120 während verschiedener Teile der Messoperation zu isolieren. Der Transistor 1145 hat ein mit ISO gekoppeltes Gate, eine mit BLB gekoppelte Source und ein mit einem Knoten SA_BLB gekoppelten Drain, das zwischen dem Drain des Transistors 1110 und dem Drain des Transistors 1120 liegt. Der Transistor 1150 hat ein Gate, das mit ISO gekoppelt ist, eine Source, die mit BLT gekoppelt ist, und ein Drain, das mit einem Knoten SA_BLT gekoppelt ist, der zwischen den Drains der Transistoren 1105 und 1115 liegt. Der Transistor 1155 hat ein mit OC gekoppeltes Gate, eine mit BLB gekoppelte Source und ein mit SA_BLT gekoppeltes Drain. Der Transistor 1160 hat ein mit OC gekoppeltes Gate, eine mit BLT gekoppelte Source und ein mit SA_BLB gekoppeltes Drain. Die Transistoren 1145 bis 1160 können in einigen Ausführungsformen n-Typ-Transistoren sein.
  • Während einer Leseoperation kann das Signal BLEQ auf einen niedrigen logischen Pegel gebracht werden (nachdem die Bitleitungen auf VEQ vorgeladen wurden), und das Signal ISO kann ebenfalls auf einen niedrigen logischen Pegel gebracht werden, um die Transistoren 1145 und 1150 zu deaktivieren. Das Signal OC kann zunächst auf einem hohen Pegel bleiben, um die Transistoren 1155 und 1160 aktiv zu halten. Dadurch kann die Bitleitung BLT von SA_BLT (sowie BLB von SA_BLB) getrennt werden, während BLT mit SA_BLB (und BLB mit SA_BLT) gekoppelt bleibt. Wenn die Wortleitung aktiviert wird, kann die Spannung OC auch auf einen niedrigen Pegel wechseln, um die Transistoren 1155 und 1160 zu inaktivieren. Das Signal BLEQ kann auch kurz auf einen aktiven Pegel angehoben werden, um die Knoten SA_BLT und SA_BLB zu laden.
  • Der Verstärker 1100b kann weniger empfindlich gegenüber Spannungsgrenzwertfehlern sein als der Verstärker 1100a. Allerdings kann der Verstärker 1100b mehr Platz und mehr Leistung benötigen als der Verstärker 1100a (z.B. teilweise aufgrund der zusätzlichen Signale OC und ISO und der zusätzlichen Transistoren 1145 bis 1160). Folglich kann der Verstärker 1100b in Situationen nützlich sein, in denen kleinere Spannungsänderungen auf den Bitleitungen erwartet werden, wenn die Speicherzelle gelesen wird, während der Verstärker 1100a in Situationen nützlich sein kann, in denen die Spannungsänderung von der Speicherzelle deutlicher ist, aber eine geringere Leistung und weniger Platz gewünscht wird.
  • 12 ist ein Blockdiagramm eines Speichers mit verschiedenen RHR-Tracking-Schaltungen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der Speicher 1202 umfasst eine erste Speicherregion 1210, die mit einer ersten RHR-Tracking-Schaltung 1214 gekoppelt ist, und eine zweite Speicherregion 1220, die mit einer zweiten RHR-Tracking-Schaltung 1224 gekoppelt ist. Der Speicher 1202 kann in einigen Ausführungsformen in dem Speicher 202 aus 2 enthalten sein. Da der Speicher 1202 allgemein dem Speicher 202 aus 2, dem Speicher 302 aus 3, dem Speicher 602 aus 6 und/oder dem Speicher 1002 aus 10 ähnlich sein kann, wobei der Kürze halber die in diesen Figuren beschriebenen Merkmale und Komponenten unter Bezugnahme auf 12 nicht noch einmal wiederholt werden.
  • Die erste RHR-Tracking-Schaltung 1214 kann Zugriffe auf die erste Leistungsregion 1210 verfolgen. Die zweite RHR-Tracking-Schaltung 1224 kann die Zugriffe auf die zweite Leistungsregion 1220 verfolgen. Jede der RHR-Tracking-Schaltungen (RHR-Verfolgungsschaltungen) 1214 und 1224 kann ein Muster von Zugriffen auf die Speicherzellen in ihren jeweiligen Speicherregionen überwachen und bestimmen, ob und/oder welche Zeilen einen gezielten Refresh (Auffrischung) rechtfertigen. Beispielsweise können die RHR-Tracking-Schaltungen 1214 und 1224 bestimmen, ob auf eine Zeile über eine bestimmte Rate (oder über eine bestimmte Anzahl von Zugriffen) hinaus zugegriffen wird, und kann diese Zeile als eine potenzielle Aggressor-Zeile identifizieren, so dass die Opfer dieser potenziellen Aggressor-Zeile als Teil einer gezielten Refresh-Operation aufgefrischt werden können. In einigen Ausführungsformen können die RHR-Tracking-Schaltungen 1214 und 1224 die Zeile identifizieren, auf die am häufigsten zugegriffen wird, und sie als potenzielle Aggressor-Zeile identifizieren.
  • Die erste RHR-Tracking-Schaltung 1214 und die zweite RHR-Tracking-Schaltung 1224 können unterschiedliche Leistungsmerkmale aufweisen, was wiederum zu unterschiedlichen Leistungsmerkmalen in der ersten Region 1210 und in der zweiten Region 1220 führen kann. Die zweite RHR-Tracking-Schaltung 1224 kann mehr Zeilenzugriffe speichern und überwachen, um Aggressor-Zeilen zu lokalisieren, als die erste RHR-Tracking-Schaltung 1214. Beispielsweise kann eine RHR-Tracking-Schaltung Zeilenadressen empfangen, die mit Zugriffsoperationen in Beziehung stehen, und einige oder alle der empfangenen Zeilenadressen speichern. Je mehr Zeilenadressen die RHR-Tracking-Schaltung speichern kann, desto genauer kann die RHR-Tracking-Schaltung nach Aggressor-Zeilen suchen, aber desto mehr Platz und Energie kann der RHR-Tracking-Schaltung benötigen. In einigen Ausführungsbeispielen kann die erste RHR-Tracking-Schaltung 1214 weniger empfangene Adressen speichern als die zweite RHR-Tracking-Schaltung 1224. Dies kann dazu führen, dass die in der zweiten Leistungsregion 1220 gespeicherten Informationen besser gegen das Row-Hammer-Phänomen geschützt sind als die Informationen in der ersten Leistungsregion 1210.
  • 13 ist ein Blockdiagramm einer Aggressor-Detektorschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. In einigen Ausführungsformen kann die Aggressor-Detektorschaltung 1300 in der Refresh-Steuerschaltung 116 aus 1 und/oder 1214/1224 aus 12 enthalten sein. Die besondere Ausführungsform der Aggressor-Detektorschaltung 1300 kann eine inhaltsadressierbare Speicher- (CAM) und Zähler-Aggressor-Detektorschaltung sein. Die Aggressor-Detektorschaltung 1300 kann eine Reihe von Registern 1350 umfassen, von denen jedes einen entsprechenden Zähler 1351 haben kann. Die Zähler 1351 können mit einem Komparator 1352 gekoppelt sein, der über einen Zähler-Verwürfler (Scrambler) 1353 mit einem Zeiger 1354 gekoppelt sein kann. Die Register 1350 können mit einem Adressenspeicher 1355 gekoppelt sein, der eine identifizierte Zeilen-Hammer-Adresse als die Match-Adresse HitXADD speichern und bereitstellen kann.
  • Die Aggressor-Detektorschaltung 1300 kann eine aktuelle Zeilenadresse XADD als Reaktion auf das Abtastsignal Sample abtasten. Das Abtastsignal Sample kann die Aggressor-Detektorschaltung 1300 ferner veranlassen, um zu bestimmen, ob eine abgetastete Adresse (z.B. eine in einem der Register 1350 gespeicherte Adresse) eine Zeilen-Hammer-Adresse ist, und um sie in dem Adressen-Latch 1355 zu speichern, wo sie einem Refresh-Adressengenerator als die Match-Adresse HitXADD bereitgestellt werden kann.
  • Jedes Mal, wenn das Abtastsignal Sample bereitgestellt wird, kann die aktuelle Zeilenadresse XADD mit den Registern 1350 verglichen werden. Wenn die aktuelle Adresse XADD bereits in einem der Register gespeichert ist, kann der diesem Register 1350 zugeordnete Zähler 1351 inkrementiert werden. Ist die aktuelle Adresse XADD noch nicht in einem der Register 1350 gespeichert, kann sie zu den Registern 1350 hinzugefügt werden. Ist ein offenes Register vorhanden (z.B. ein Register ohne zwischengespeicherte Adresse), kann die abgetastete Adresse XADD in dem offenen Register gespeichert werden. Wenn kein offenes Register vorhanden ist, kann das Register, das dem Zähler 1351 zugeordnet ist und den niedrigsten Wert hat (wie durch den Zeiger 1354 angezeigt), seine zwischengespeicherte Adresse durch die abgetastete Adresse XADD ersetzen.
  • Das Abtastsignal kann ferner den Komparator 1352 veranlassen, einen Zähler 1351 mit einem Höchst- und einem Mindestwert zu bestimmen. Der Zeiger 1354 kann auf das Register 1350 zeigen, das dem maximalen Zählwert in den Zählern 1351 zugeordnet ist, und kann auf das Register 1350 zeigen, das dem minimalen Zählwert in den Zählern 1351 zugeordnet ist. Der Minimalzeiger kann verwendet werden, um ein Register 1350 zu überschreiben, wenn eine neue Adresse XADD abgetastet wird und kein offenes Register 1350 vorhanden ist, um sie zu speichern. Das Signal Sample kann bewirken, dass die in dem durch den Maximum Pointer angegebenen Register 1350 gespeicherte Adresse im Adressen-Latch 1355 gespeichert wird.
  • Die im Adressen-Latch 1355 gespeicherte Adresse kann als Match-Adresse HitXADD bereitgestellt werden. Wenn eine gezielte Refresh-Operation auf Basis der Adresse HitXADD durchgeführt wird (z.B. wenn mit HitXADD verbundene Victim-Adressen aufgefrischt werden), kann der mit der Refresh-Operation verbundene Zähler 1351 zurückgesetzt werden.
  • In einigen Ausführungsformen kann ein optionaler Zähler-Verwürfler 1353 verwendet werden, um das Verhalten der Aggressor-Detektorschaltung 1300 zu variieren, so dass andere Adressen als diejenige, die mit dem Maximal-Zeiger verbunden ist, als die Match-Adresse HitXADD bereitgestellt werden. In einer beispielhaften Operation kann der Zähler-Verwürfler 1353 jedes zweite Mal aktiviert werden, wenn eine Adresse als die Adresse HitXADD bereitgestellt werden muss. Wenn der Zähler-Verwürfler 1353 aktiv ist, kann er bewirken, dass eine Adresse, die auf einer Folge von Registern basiert, als Adresse HitXADD bereitgestellt wird, und zwar anstelle der mit dem maximalen Zeiger in Beziehung stehenden Adresse. So können die Adressen beispielsweise in einer Folge wie folgt angegeben werden: Maximum-Zeiger; Register 0; Maximum-Zeiger; Register 2; Maximum-Zeiger; Register 1; usw. In anderen Ausführungsbeispielen können auch andere Adressmuster und andere Aktivierungsmuster für den Adressen-Verwürfler 1353 (z.B. jede dritte Aktualisierung usw.) verwendet werden.
  • In einigen Ausführungsformen kann eine erste Region des Speichers (z.B. Region 1210 aus 12) mit einer Aggressor-Detektorschaltung 1300 mit einer ersten Anzahl von Registern 1350 und Zählern 1351 (z.B. Register 0 bis Register N1) gekoppelt sein, während eine zweite Region des Speichers (z.B. Region 1220 aus 12) mit einer Aggressor-Detektorschaltung 1300 mit einer zweiten Anzahl von Registern 1350 und 1351 (z.B. Register 0 bis Register N2) gekoppelt sein kann. Die zweite Zahl N2 kann größer sein als die erste Zahl N1. Auf diese Weise kann eine Aggressor-Detektorschaltung 1300 mit der erhöhten Anzahl von Registern und Zählern (z.B. N2) zuverlässiger Row-Hammer-Ereignisse verfolgen als die Aggressor-Detektorschaltung 1300 mit weniger Registern und Zählern (z.B. N1).
  • In einigen Ausführungsformen kann die erste Region des Speichers (z.B. Region 1210 aus 12) ein Abtastsignal enthalten, während die zweite Region des Speichers (z.B. Region 1220 aus 12) das Abtastsignal weglassen kann. In einer Ausführungsform, in der das Abtastsignal weggelassen wird, können die Register 1350 jede über den Adressenbus bereitgestellte Adresse XADD empfangen. In einigen Ausführungsformen kann eine der Aggressor-Detektorschaltungen das Abtastsignal weglassen und auch eine andere Anzahl von Registern haben als die andere Aggressor-Detektorschaltung. Beispielsweise kann eine Aggressor-Detektorschaltung 1300, die der zweiten Region (z.B. Region 1220 aus 12) zugeordnet ist, das Abtastsignal weglassen und außerdem mehr Register haben als eine Aggressor-Detektorschaltung, die der ersten Region (z.B. Region 1210 aus 12) zugeordnet ist. In einigen Ausführungsformen kann die Aggressor-Detektorschaltung, die der zweiten Region (z.B. Region 1220 aus 12) zugeordnet ist, eine Anzahl von Registern und Zählern haben, um alle Wortleitungen in dieser Region zu verfolgen, während die Aggressor-Detektorschaltung, die der ersten Region (z.B. Region 1210 aus 12) zugeordnet ist, weniger Register/Zähler als die Anzahl der Wortleitungen in dieser Region haben kann.
  • In einigen Ausführungsformen kann ein Speicher eine erste Region und eine zweite Region mit unterschiedlichen Leistungsmerkmalen enthalten, die auf Kombinationen von Faktoren, wie den in den 3-12 diskutierten Faktoren, zurückzuführen sind. Jedes der hier beschriebenen beispielhaften Verfahren zur Unterscheidung der beiden Leistungsregionen kann miteinander kombiniert werden.
  • Beispielsweise kann ein Speicher eine zweite Region enthalten, die auf Basis ihrer Nähe zu den DQ-Pads definiert ist (z.B. ähnlich wie in den 3-5) und außerdem Bitleitungen enthält, die kürzer sind als die Bitleitungen außerhalb der zweiten Region (z.B. ähnlich wie in 6-8). Die zweite Region kann im Vergleich zur ersten Region eine geringere Latenz haben, da sowohl der geringere Abstand als auch die geringere Länge der Bitleitungen die Geschwindigkeit verbessern können, mit der Daten entlang der Bitleitungen ausgelesen werden. Folglich kann ein mit dem Speicher gekoppelter Speicher-Controller einen Lesebefehl für die zweite Region zur Verfügung stellen und Daten nach weniger Taktzyklen abrufen, als wenn ein Lesebefehl an die erste Region ausgegeben wird.
  • Ein Speicher kann beispielsweise eine erste Region mit Bitleitungen einer ersten Länge und eine zweite Region mit Bitleitungen einer zweiten Länge enthalten (z.B. ähnlich wie in den 6-8) und kann auch eine andere RHR-Erfassungslogik in der ersten Region als in der zweiten Region haben (z.B. ähnlich wie in den 11-12). Diese Kombination kann einen synergistischen Vorteil bieten, da die zweite Region weniger Wortleitungen als die erste Region enthalten kann (z.B. aufgrund der geringeren Länge der Bitleitungen). Folglich kann es möglich sein, Zugriffe auf mehr Wortleitungen in der zweiten Region zu identifizieren und zu verfolgen. In einigen Ausführungsformen kann die RHR-Logik in der zweiten Region aufgrund der geringeren Anzahl von Wortleitungen in der Lage sein, Zugriffe auf jede Wortleitung der zweiten Region zu verfolgen, während die RHR-Logik der ersten Region möglicherweise nur einen Teil der Zugriffe verfolgen muss (z.B. durch Abtasten).
  • Ein Speicher kann beispielsweise eine erste Region mit Bitleitungen einer ersten Länge und eine zweite Region mit Bitleitungen einer zweiten Länge haben (z.B. ähnlich wie in den 6-9), und kann einen ersten Typ von Messverstärker, der mit den Bitleitungen der ersten Region gekoppelt ist, und einen zweiten Typ von Messverstärker aufweisen, der mit den Bitleitungen der zweiten Region gekoppelt ist (z.B. ähnlich wie in den 10-11). Beispielsweise können die Bitleitungen der zweiten Region kürzer sein als die Bitleitungen der ersten Region. Dies kann dazu führen, dass die Bitleitungen der zweiten Region einen größeren Signal-Rausch-Abstand haben. Folglich können in der zweiten Region Messverstärker verwendet werden, die zwar anfälliger für Rauschen sind, aber Vorteile bieten, wie z.B. einen geringeren Stromverbrauch und/oder einen geringeren Platzbedarf als die Messverstärker der ersten Region. Beispielsweise können die Messverstärker in der ersten Region VTC-Messverstärker sein (z.B. ähnlich dem Messverstärker aus 11B), während die Messverstärker der zweiten Region Nicht-VTC-Messverstärker sein können (z.B. ähnlich den Messverstärkern aus 11A).
  • Beispielsweise kann ein Speicher eine erste Region mit Bitleitungen einer ersten Länge und eine zweite Region mit Bitleitungen einer zweiten Länge aufweisen (z.B. ähnlich wie in den 6-9), und die erste Region kann von einer ersten RHR-Tracking-Schaltung überwacht werden, während die zweite Region von einer zweiten RHR-Tracking-Schaltung überwacht werden kann. Da die zweite Region weniger Wortleitungen enthalten kann als die erste Region, kann es einfacher sein, Zugriffe auf die zweite Region zu verfolgen als auf die erste Region. In einigen Ausführungsformen kann die zweite RHR-Tracking alle Zugriffe auf die zweite Region verfolgen, während die erste RHR-Tracking-Schaltung weniger als alle Zugriffe verfolgen kann (z.B. durch Abtasten).
  • Es ist offensichtlich, dass jedes der hier beschriebenen Beispiele, Ausführungsformen oder Verfahren mit einem oder mehreren anderen Beispielen, Ausführungsformen und/oder Verfahren kombiniert oder getrennt und/oder mit separaten Vorrichtungen oder Vorrichtungsteilen gemäß den vorliegenden Systemen, Vorrichtungen und Verfahren durchgeführt werden kann.
  • Schließlich soll die obige Erörterung lediglich zur Veranschaulichung des vorliegenden Systems dienen und ist nicht als Beschränkung der beigefügten Ansprüche auf eine bestimmte Ausführungsform oder auf Gruppe von Ausführungsformen auszulegen. Obwohl das vorliegende System besonders detailliert unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurde, soll offensichtlich sein, dass zahlreiche Modifikationen und alternative Ausführungsformen von Fachleuten entwickelt werden können, ohne vom breiteren und beabsichtigten Grundgedanken und Anwendungsbereich des vorliegenden Systems abzuweichen, wie in den folgenden Ansprüchen dargelegt ist. Folglich sind die Beschreibung und die Zeichnungen in einer illustrativen Weise zu betrachten und sollen den Umfang der beigefügten Ansprüche nicht einschränken.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62982598 [0001]

Claims (21)

  1. Gerät, umfassend: ein Speicher-Array mit einer ersten Mehrzahl von Speicherzellen in einem ersten physikalischen Adressenraum und einer zweiten Mehrzahl von Speicherzellen in einem zweiten physikalischen Adressenraum; einen Datenbus, der mit der ersten und der zweiten Mehrzahl von Speicherzellen über eine Mehrzahl von Wortleitungen sowie einen oder mehrere Dekoder gekoppelt ist; einen ersten Satz von Bitleitungen mit einer ersten Länge, wobei die Bitleitungen des ersten Satzes mit den Speicherzellen der ersten Mehrzahl und mit einer oder mehreren der Wortleitungen gekoppelt sind; einen zweiten Satz von Bitleitungen mit einer zweiten Länge, die kürzer als die erste Länge ist, wobei die Bitleitungen des zweiten Satzes mit der Speicherzelle der zweiten Mehrzahl gekoppelt sind; und eine Mehrzahl von Schnittstellenverbindungen, die mit dem Datenbus gekoppelt sind, wobei jede Verbindung mit einem Lötpad koppelbar ist, wobei der erste physikalische Adressenraum näher an den Schnittstellenverbindungen angeordnet ist als der zweite physikalische Adressenraum.
  2. Gerät nach Anspruch 1, wobei die erste Zeit eine erste Anzahl von Taktzyklen ist, und wobei die zweite Zeit eine zweite Anzahl von Taktzyklen ist.
  3. Gerät nach Anspruch 1, wobei sich die erste Mehrzahl von Speicherzellen innerhalb einer ersten Distanz von den Schnittstellenverbindungen befindet, und wobei sich die zweite Mehrzahl von Speicherzellen innerhalb einer zweiten Distanz von der Mehrzahl von Schnittstellenverbindungen befindet, die von der ersten Distanz verschieden ist.
  4. Gerät nach Anspruch 3, wobei die erste Distanz und die zweite Distanz auf einer Anzahl von Zeilen, einer Anzahl von Spalten oder einer Kombination davon beruhen.
  5. Gerät nach Anspruch 1, wobei der erste Satz von Bitleitungen jeweils mit einem Messverstärker eines ersten Typs gekoppelt ist, und der zweite Satz von Bitleitungen jeweils mit einem Messverstärker eines zweiten Typs gekoppelt ist, der von dem ersten Typ verschieden ist.
  6. Gerät nach Anspruch 5, wobei der erste Typ von Messverstärker ein Messverstärker vom Spannungsgrenzwert-kompensierenden (VTC) Typ ist, und der zweite Typ von Messverstärker ein Messverstärker vom Ncht-VTC-Typ ist.
  7. Gerät, umfassend: ein Speicher-Array mit einer ersten Mehrzahl von Speicherzellen in einem ersten physikalischen Adressenraum und einer zweiten Mehrzahl von Speicherzellen in einem zweiten physikalischen Adressenraum; einen oder mehrere Dekoder, die ausgestaltet sind, um als Reaktion auf Befehls- und Adressensignale eine oder mehrere Zugriffsoperationen auf das Speicher-Array auszuführen; eine erste Bitleitung mit einer ersten Länge, wobei die erste Bitleitung mit einer oder mehreren Speicherzellen des ersten physikalischen Adressenraums gekoppelt ist; und eine zweite Bitleitung mit einer zweiten Länge, die kürzer als die erste Länge ist, wobei die zweite Bitleitung mit einer oder mehreren Speicherzellen des zweiten physikalischen Adressenraums gekoppelt ist.
  8. Speicherbank nach Anspruch 7, wobei die erste Bitleitung mit einer ersten Anzahl von Wortleitungen des Speicher-Arrays gekoppelt ist, und wobei die zweite Bitleitung mit einer zweiten Anzahl von Wortleitungen des Speicher-Arrays gekoppelt ist, die von der ersten Anzahl verschieden ist.
  9. Speicherbank nach Anspruch 7, wobei sich die Speicherzellen des ersten physikalischen Adressenraums innerhalb einer ersten Distanz von einem Datenpad befinden, und wobei sich die Speicherzellen des zweiten physikalischen Adressenraums innerhalb einer zweiten Distanz von dem Datenpad befinden, die von der ersten Distanz verschieden ist.
  10. Speicherbank nach Anspruch 7, ferner umfassend: einen ersten Messverstärker, der mit der ersten Bitleitung gekoppelt ist; einen zweiten Messverstärker, der mit der zweiten Bitleitung gekoppelt ist, wobei der erste Messverstärker ausgestaltet ist, um ein Signal entlang der ersten Bitleitung in einer ersten Zeit zu empfangen, und wobei der zweite Messverstärker ausgestaltet ist, um ein Signal entlang der zweiten Bitleitung in einer zweiten Zeit zu empfangen, die von der ersten Zeit verschieden ist.
  11. Gerät nach Anspruch 10, wobei der erste Messverstärker ein Spannungsgrenzwert-kompensierender (VTC) Messverstärker ist und der zweite Messverstärker ein Nicht-VTC-Messverstärker ist.
  12. Verfahren, umfassend: Empfangen eines Lesebefehls und einer mit dem Lesebefehl in Beziehung stehenden Adresse, wobei die Adresse mit einem ersten physikalischen Adressenraum oder einem zweiten physikalischen Adressenraum in einem Speicher-Array in Beziehung steht; Aktivieren einer Wortleitung des Arrays zumindest teilweise auf Basis der Adresse; Lesen von Daten über die aktivierte Wortleitung an Schnittstellenverbindungen in einer ersten Zeit nach dem Empfangen des Lesebefehls, wenn die Adresse mit dem ersten physikalischen Adressenraum in Beziehung steht, oder in einer zweiten Zeit, die kürzer als die erste Zeit ist, wenn die Adresse mit dem zweiten physikalischen Adressenraum in Beziehung steht.
  13. Verfahren nach Anspruch 12, wobei die erste Zeit durch eine erste Anzahl von Taktzyklen dargestellt wird, und wobei die zweite Zeit durch eine zweite Anzahl von Taktzyklen dargestellt wird, die kleiner als die erste Anzahl von Taktzyklen ist.
  14. Verfahren nach Anspruch 12, wobei das Aktivieren der Wortleitung eine Aktivierungszeit nach dem Empfangen des Lesebefehls und der Adresse erfolgt, wobei der erste physikalische Adressenraum Bitleitungen mit einer ersten Länge enthält und der zweite physikalische Adressenraum Bitleitungen mit einer zweiten Länge enthält, die kürzer ist als die erste Länge, und wobei die Aktivierungszeit für Wortleitungen des ersten physikalischen Adressenraums länger ist als die Aktivierungszeit von Wortleitungen des zweiten physikalischen Adressenraums.
  15. Verfahren nach Anspruch 12, wobei das Bereitstellen der Daten eine Lesezeit nach dem Aktivieren der Wortleitung erfolgt, wobei sich der erste physikalische Adressenraum innerhalb einer ersten Distanz von den Schnittstellenverbindungen befindet und wobei sich der zweite physikalische Adressenraum innerhalb einer zweiten Distanz von den Schnittstellenverbindungen befindet, die kürzer ist als die erste Distanz, und wobei die Lesezeit des ersten physikalischen Adressenraums länger ist als die Lesezeit des zweiten physikalischen Adressenraums.
  16. Verfahren nach Anspruch 12, ferner umfassend das Lesen der Daten von der aktivierten Wortleitung mit einem Spannungsgrenzwert-kompensierenden (VTC) Messverstärker, wenn die Adresse mit dem ersten physikalischen Adressenraum in Beziehung steht, und das Lesen der Daten von der aktivierten Wortleitung mit einem Nicht-VTC-Messverstärker, wenn die Adresse in dem zweiten physikalischen Adressenraum liegt.
  17. Gerät, umfassend: eine Speicherbank mit einer ersten Mehrzahl von Wortleitungen und einer zweiten Mehrzahl von Wortleitungen; eine erste Zeilen-Hammer-Refresh-Tracking-Schaltung (RHR-Tracking-Schaltung), die ausgestaltet ist, um Zugriffsoperationen zu überwachen, die mit der ersten Mehrzahl von Wortleitungen in Beziehung stehen; und eine zweite RHR-Tracking-Schaltung, die ausgestaltet ist, um Zugriffsoperationen zu überwachen, die mit der zweiten Mehrzahl von Wortleitungen in Beziehung stehen.
  18. Gerät nach Anspruch 17, wobei die erste RHR-Tracking-Schaltung ausgestaltet ist, um eine erste Anzahl von Wortleitungen zu speichern, und wobei die zweite RHR-Tracking-Schaltung ausgestaltet ist, um eine zweite Anzahl von Wortleitungen zu speichern, die von der ersten Anzahl von Wortleitungen verschieden ist.
  19. Gerät nach Anspruch 17, wobei die zweite RHR-Tracking-Schaltung ausgestaltet ist, um Zugriffe auf alle der zweiten Mehrzahl von Wortleitungen zu verfolgen, und wobei die erste RHR-Tracking-Schaltung ausgestaltet ist, um Zugriffe auf die erste Mehrzahl von Wortleitungen abzutasten.
  20. Gerät nach Anspruch 17, wobei die erste Mehrzahl von Wortleitungen mit einer ersten Bitleitung gekoppelt ist, und wobei die zweite Mehrzahl von Wortleitungen mit einer zweiten Bitleitung gekoppelt ist, und wobei die erste Mehrzahl von Wortleitungen mehr Wortleitungen als die zweite Mehrzahl von Wortleitungen umfasst.
  21. Gerät nach Anspruch 20, wobei die erste Bitleitung eine erste Länge hat und wobei die zweite Bitleitung eine zweite Länge hat, die kürzer ist als die erste Länge.
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