DE19929095A1 - Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und stabilisierter Energiezufuhrschaltung des Sourcefolgertyps - Google Patents

Abstract

Um den Stromverbrauch zu reduzieren, ist eine Schaltung für jede Bank vorgesehen, mit Selektionsschaltungen 26 bis 28 jeweils zum Selektieren entweder einer normalen Zufuhrspannung Vii oder einer höheren Zufuhrspannung Vjj als Zufuhrspannung VH0 als Reaktion auf Selektionssteuersignale SC0 bis *SC0, einer Selektionssteuerschaltung 22 zum Erzeugen der Signale SC0 und *SC0, um zu bewirken, daß die Selektionsschaltungen Vii selektieren, wenn ein Bankaktivierungssignal BRAS0 inaktiv ist, und Vjj für eine vorbestimmte Periode als Reaktion auf die Aktivierung von BRAS0 selektieren, und Leseverstärkertreibschaltungen 111 bis 113 zum Zuführen der Erdspannung und VH0 zu den Leseverstärkerreihen als Reaktion auf die Aktivierung von Leseverstärkersteuersignalen. Um die Ausgangsspannung Vii der Energiezufuhrschaltung zu stabilisieren, die einen NMOS-Transistor hat, dessen Drainelektrode, Gate- und Sourceelektroden auf VCC, VG und etwa auf Vii = VG - Vth sind, wobei Vth die Schwellenspannung des NMOS-Transistors 45 ist, wird eine Ableitungsschaltung eingesetzt. Die Ableitungsschaltung hat einen NMOS-Transistor, der zwischen Vii und der Erde verbunden ist. Der unwirtschaftliche Energieverbrauch durch den Strom, der zu der Ableitungsschaltung fließt, ist unbedeutend klein, wie z. B. 1 bis 10 muA, und die Schwankung der Zufuhrspannung Vii wird effektiv reduziert.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspei­ chervorrichtung, die mehrere Bänke hat, mit übersteuerten Leseverstärkern und einer stabilisierten Energiezufuhrschal­ tung des Sourcefolgertyps zur Verwendung in einer Halblei­ tervorrichtung wie etwa einer Speichervorrichtung.

2. Beschreibung der verwandten Technik

Fig. 21 zeigt eine Schaltung, der ein Leseverstärker 10 einer synchronen dynamischen Speichervorrichtung mit wahl­ freiem Zugriff (SDRAM) nach Stand der Technik zugeordnet ist.

Der Leseverstärker 10 wird durch eine Spannung zwischen Energiezufuhrspannungen VP und VN aktiviert, die von der Leseverstärkertreibschaltung 11 vorgesehen werden. In der Schaltung 11 sind ein PMOS-Transistor 12 und NMOS-Transisto­ ren 13 bis 15 seriell verbunden, wird ein Leseverstärker­ steuersignal C0 von einer Steuerschaltung (nicht gezeigt) für die Gateelektrode des NMOS-Transistors 15 vorgesehen und wird ein Signal *C0, das zu diesem Signal komplementär ist ("*" bedeutet low-aktiv), für die Gateelektroden der Transi­ storen 12 bis 14 vorgesehen. In dem Fall, wenn die Lesever­ stärkersteuersignale C0 und *C0 low bzw. high sind, sind die Transistoren 13 und 14 ein, und die Transistoren 12 und 15 sind aus, wodurch Spannungen Vii/2 durch die Transistoren 13 und 14 als VP und VN für den Leseverstärker 10 vorgesehen werden und der Leseverstärker 10 inaktiv ist. In diesem Zustand werden Transfergates 16 und 17 eingeschaltet, und eine Vorladeschaltung 18 wird mit dem Aktivieren eines Vorladesignals PR eingeschaltet, wodurch Bitleitungen BL01, BL02, *BL01 und *BL02 auf die Spannung Vii/2 vorgeladen werden. Die Spannung Vii/2 wird auf die Zellenplatte des Kondensators einer Speicherzelle 19 angewendet.

Wenn zum Beispiel Daten aus der Speicherzelle 19 ausge­ lesen werden, die "HIGH" speichert, wird eine Wortleitung WL0 angehoben, und eine positive Ladung bewegt sich von der Speicherzelle 19 zu der Bitleitung BL01, wodurch eine Span­ nungsdifferenz von etwa 100 bis 200 mV zwischen den Bitlei­ tungen BL01 und *BL01 auftritt. Um den Leseverstärker 10 schneller zu aktivieren, steigt als Reaktion auf die Verän­ derung einer Reihenadresse, wie in Fig. 22 gezeigt, eine Energiezufuhrspannung VH von Vii auf Vjj an, um eine Bitlei­ tung zu übersteuern. Die Spannungen Vii und Vjj betragen zum Beispiel 1,5 V bzw. 2,0 V.

Als nächstes gehen die Leseverstärkersteuersignale C0 und *C0 auf high bzw. low über, werden die Transistoren 12 und 15 eingeschaltet, werden die Transistoren 13 und 14 ausgeschaltet, und die Spannungen VH und 0 V werden als VP und VN über die Transistoren 12 bzw. 15 für den Leseverstär­ ker 10 vorgesehen. Dadurch wird der Leseverstärker 10 akti­ viert, um die Spannungsdifferenz zwischen den Bitleitungen BL01 und *BL01 zu verstärken. Nachdem die Bitleitungen BL01 und *BL01 durch diese Verstärkung zwischen den Spannungen Vii und 0 V voll ausgeschwungen sind, wird die Spannung VH auf die Spannung Vii verringert.

Wenn das Lesen vollendet worden ist, wird die Wortlei­ tung WL0 low, und dann werden die Leseverstärkersteuersigna­ le C0 und *C0 low bzw. high, und VP und VN kehren beide auf die Spannung Vii/2 zurück, wodurch der Leseverstärker 10 inaktiv wird. Ferner wird die Vorladeschaltung 18 mit dem Aktivieren des Vorladesignals PR eingeschaltet, und die Bitleitungsspannung wird auf Vii/2 zurückgesetzt.

In einem SDRAM nach Stand der Technik, der mit einer Vielzahl von Bänken versehen ist, wird die Spannung VH für Leseverstärkertreibschaltungen der jeweiligen Bänke gemein­ sam vorgesehen. Während ein Verarbeiten der Bänke vor dem Umschalten ausgeführt wird, wird die Bank nach dem Umschal­ ten parallel verarbeitet. Wenn zum Beispiel sukzessive auf die Bänke 0 bis 3 geschaltet wird, wie in Fig. 23 gezeigt, fällt deshalb die Energiezufuhrspannung VH nicht auf die Spannung Vii ab, sondern die Spannung Vjj wird gehalten.

Als Resultat wird unnötigerweise Strom verbraucht, und da die Periode mit hoher Spannung länger als nötig wird, wird eine Verschlechterung von Transistorcharakteristiken beschleunigt.

Andererseits wird das Vorladen durch die Vorladeschal­ tung 18 von Fig. 21 primär mit dem Kurzschluß der Bitleitun­ gen BL02 und *BL02 schnell ausgeführt, und ein zusätzliches Vorladen von der Zufuhrleitung bei einer Spannung Vii/2 erfolgt allmählich, da Vii/2 durch das Teilen der Spannung mit Widerständen erzeugt wird und ein Strom durch den Wider­ stand fließt. Wenn nach der Bank 3 wieder ein Lesen von der Bank 0 erfolgt und dieses Lesen von demselben Bitleitungs­ paar ausgeführt wird, dessen Spannungsdifferenz bei dem letzten Lesen von der Bank 0 verstärkt wurde, wie in Fig. 23 gezeigt, wird deshalb die Vorladespannung Vpr2 höher als die normale Vorladespannung Vpr1 = Vii/2. Eine Spannungsdiffe­ renz ΔV zwischen einem Bitleitungspaar, nachdem auf ihm eine Speicherzelle ausgelesen wurde und bevor sie verstärkt wird, hängt von einer Vorladespannung Vpr des Bitleitungspaares ab und wird durch die folgende Gleichung ausgedrückt.

ΔV = (Vsn - Vpr)*Cs/(CBL + Cs)

Dabei ist Cs die Kapazität der Speicherzelle, CBL die para­ sitäre Kapazität der Bitleitung, mit der die Speicherzelle verbunden ist, und Vsn die Spannung des Speicherknotens 191 vor dem Lesen.

Wie aus dieser Gleichung hervorgeht, nimmt ΔV ab, falls
Vpr ansteigt und Vsn konstant ist. Das heißt, die Spannungs­ differenz ΔV2 in Fig. 23 zwischen einem Bitleitungspaar wird kleiner als die normale ΔV1.

Falls die Spannungsdifferenz ΔV zwischen einem Bitlei­ tungspaar kleiner wird, kann es sein, da die Toleranz für eine Operation ohne Fehler in bezug auf die Leseverstärker abnimmt, daß der Leseverstärker 10 auf Grund einer Abwei­ chung der Elementcharakteristiken des Leseverstärkers 10 fehlerhaft arbeitet. Ferner muß eine Auffrischzykluszeit verkürzt werden, um die Speicherknotenspannung Vsn hoch zu halten, wodurch eine Erhöhung eines unwirtschaftlichen Stromes herbeigeführt wird.

Ein anderer Grund zum Anheben der Vorladespannung Vpr liegt vor, falls eine Energiezufuhrschaltung des Sourcefol­ gertyps zum Treiben von Leseverstärkern verwendet wird, selbst wenn das oben beschriebene Übersteuern von Lesever­ stärkern nicht zum Einsatz kommt.

Das heißt, falls ein NMOS-Transistor in der Ausgangs­ stufe in einer Energiezufuhrschaltung für die Leseverstärker eingesetzt wird, wobei die Spannungen der Drain-, Gate- und Sourceelektroden von ihm eine externe Energiezufuhrspannung, eine konstante VG bzw. die Ausgangsspannung Vii der Energie­ zufuhrschaltung sein können, gilt etwa die Beziehung Vii = VG - Vth, wobei Vth eine Schwellenspannung des NMOS-Transi­ stors ist. Da jedoch der Stromverbrauch im Leseverstärker Null ist, nachdem die Spannung zwischen einem Bitleitungs­ paar durch den Leseverstärker voll ausgeschwungen ist, und ein kleiner Strom durch den NMOS-Transistor fließt, steigt Vii an, und dadurch erhöht sich die Vorladespannung Vii/2, wodurch eine Erhöhung eines unwirtschaftlichen Stromes herbeigeführt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einem übersteuerten Leseverstärker vorzusehen, wobei ein unwirtschaftlicher Strom reduziert wird.

Es ist ein anderes Ziel der vorliegenden Erfindung, eine stabilisiertere Energiezufuhrschaltung des Sourcefol­ gertyps vorzusehen.

Gemäß einem Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, die eine Vielzahl von Bänken enthält, wobei jede Bank einen Verstärker zum Verstärken einer Spannung zwischen einem Bitleitungspaar umfaßt, welche Halbleiterspeichervorrichtung für jede Bank umfaßt: eine Selektionsschaltung, die einen Ausgang hat, zum Selektieren entweder einer ersten oder einer zweiten Ener­ giezufuhrspannung, die von dem Ausgang als Reaktion auf ein Selektionssteuersignal vorzusehen ist, welche zweite Ener­ giezufuhrspannung zum schnelleren Aktivieren des Lesever­ stärkers als unter Verwendung der ersten Energiezufuhrspan­ nung dient; eine Selektionssteuerschaltung zum Erzeugen des Selektionssteuersignals zum Selektieren der zweiten Energie­ zufuhrspannung für eine vorbestimmte Periode als Reaktion auf die Aktivierung eines entsprechenden Bankaktivierungs­ signals und zum anschließenden Selektieren der ersten Ener­ giezufuhrspannung; und eine Leseverstärkertreibschaltung zum Zuführen der Energiezufuhrspannung, die durch die Selekti­ onsschaltung selektiert wurde, zu dem Leseverstärker als Reaktion auf die Aktivierung eines Leseverstärkersteuer­ signals.

Mit dieser Struktur arbeiten die Selektionssteuerschal­ tungen als Reaktion auf die jeweiligen Bankaktivierungs­ signale unabhängig, werden die jeweiligen Selektionsschal­ tungen für die jeweiligen Bänke mit den Ausgaben von den Selektionssteuerschaltungen unabhängig gesteuert und wird die Energiezufuhrspannung den Leseverstärkern über die Selektionsschaltungen und die Leseverstärkertreibschaltungen zugeführt. Deshalb wird die Energiezufuhrspannung für die Leseverstärker als Reaktion auf die Aktivierung der entspre­ chenden Bank nur für eine Periode, die zum Aktivieren der Leseverstärker mit höherer Geschwindigkeit erforderlich ist, die zweite Energiezufuhrspannung sein.

Demzufolge wird ein unwirtschaftlicher Ausgangsstrom der Energiezufuhrschaltung reduziert, und da die Periode der unnötigen Anwendung einer Übersteuerungsspannung auf Transi­ storen reduziert wird, wird auch eine Verschlechterung von deren Charakteristiken reduziert.

Da die Verringerung der Spannungsdifferenz zwischen einem Bitleitungspaar nach dem Auslesen einer Speicherzelle und vor dem Verstärken verhindert wird, wird ferner in bezug auf die Leseverstärker die Toleranz für eine Operation ohne Fehler größer, und auch der Stromverbrauch kann reduziert werden, wobei eine Auffrischzykluszeit verlängert wird.

Gemäß einem anderen Aspekt der vorliegenden Erfindung ist eine Energiezufuhrschaltung zum Treiben einer Last vorgesehen, die umfaßt: eine Spannungsregelschaltung zum Vorsehen einer geregelten Spannung, die niedriger als eine Energiezufuhrspannung ist; einen FET mit einer Drainelek­ trode, die mit der Energiezufuhrspannung gekoppelt ist, einer Sourceelektrode, die mit der Last gekoppelt ist, und einer Gateelektrode, die gekoppelt ist, um die geregelte Spannung zu empfangen; und eine Ableitungsschaltung mit einem Transistor, welcher Transistor einen Steuereingang hat, und einem Stromweg, der zwischen der genannten Source­ elektrode und einer Referenzzufuhrspannung gekoppelt ist, zum Ableiten eines Stromes, wobei der Transistor ein ist.

Gemäß diesem Aspekt der vorliegenden Erfindung wird die Veränderung der Zufuhrspannung effektiv reduziert, wobei ein kleiner Strom durch den Transistor fließt.

Falls diese Energiezufuhrschaltung für die Leseverstär­ ker in einer Halbleiterspeichervorrichtung eingesetzt wird, wird ein Ansteigen des Vorladepotentials auf einem Bitlei­ tungspaar verhindert. Deshalb wird in bezug auf die Lesever­ stärker die Toleranz für eine Operation ohne Fehler größer, und auch der Stromverbrauch kann reduziert werden, wobei eine Auffrischzykluszeit verlängert wird.

Andere Aspekte, Ziele und die Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden eingehenden Be­ schreibung in Verbindung mit beiliegenden Zeichnungen.

KURZE BESCHEIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Blockdiagramm, das Schal­ tungen, denen Leseverstärker zugeordnet sind, in einem synchronen DRAM gemäß der ersten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 2 ist ein Schaltungsdiagramm, das ein Strukturbei­ spiel eines Teils von Fig. 1 zeigt;

Fig. 3 ist ein Schaltungsdiagramm, das ein Strukturbei­ spiel der Selektionssteuerschaltung von Fig. 2 zeigt;

Fig. 4 sind Zeitdiagramme, die die Operation der Schal­ tung von Fig. 3 zeigen;

Fig. 5 ist ein Schaltungsdiagramm, das ein Strukturbei­ spiel der Energiezufuhrschaltung von Fig. 1 zeigt;

Fig. 6 sind Zeitdiagramme, die die Operation der Schal­ tung von Fig. 1 zeigen, wenn Bänke BNK0 bis BNK3 sukzessive selektiert werden;

Fig. 7 ist ein Blockdiagramm, das Schaltungen, denen Leseverstärker zugeordnet sind, in einem synchronen DRAM gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 8 ist ein schematisches Blockdiagramm, das einen SDRAM zeigt, auf den die vorliegende Erfindung angewendet wird;

Fig. 9 ist ein schematisches Diagramm, das einen Teil eines DRAM-Kerns gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 ist ein Diagramm, das die Beziehung zwischen der Ausgangsspannung und dem Ausgangs Strom einer Energiezu­ fuhrschaltung zeigt;

Fig. 11 ist ein Zeitdiagramm der Spannung eines Bitlei­ tungspaares;

Fig. 12 ist ein Diagramm, das ein anderes Beispiel einer Ableitungsschaltung zeigt;

Fig. 13 ist ein schematisches Diagramm, das eine Schal­ tung, der eine stabilisierte Energiezufuhrschaltung zugeord­ net ist, in einem SDRAM gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 14 ist ein schematisches Diagramm, das eine Schal­ tung, der eine stabilisierte Energiezufuhrschaltung zugeord­ net ist, in einem SDRAM gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 15 ist ein schematisches Diagramm, das eine Schal­ tung, der eine stabilisierte Energiezufuhrschaltung zugeord­ net ist, in einem SDRAM gemäß der sechsten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 16 ist ein Diagramm, das ein Strukturbeispiel einer Oszillatorschaltung zeigt, die den Zeitgeber von Fig. 15 bildet;

Fig. 17 ist ein Diagramm, das ein Strukturbeispiel einer Zählerschaltung zeigt, die den Zeitgeber von Fig. 15 bildet;

Fig. 18 ist ein schematisches Diagramm, das eine Schal­ tung, der eine stabilisierte Energiezufuhrschaltung zugeord­ net ist, in einem SDRAM gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 19 ist ein Diagramm, das ein Strukturbeispiel des Komparators von Fig. 15 zeigt;

Fig. 20 ist ein schematisches Diagramm, das eine Schal­ tung, der eine stabilisierte Energiezufuhrschaltung zugeord­ net ist, in einem SDRAM gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 21 ist ein Diagramm, das eine Schaltung, der ein Leseverstärker zugeordnet ist, eines synchronen DRAMs nach Stand der Technik zeigt;

Fig. 22 ist ein Spannungswellenformdiagramm, das die Operation der Schaltung von Fig. 21 zeigt;

Fig. 23 ist ein Wellenformdiagramm nach Stand der Tech­ nik, das eine Energiezufuhrspannung für einen Leseverstärker und Bitleitungspaarspannungen in jeweiligen Bänken zeigt, wenn die Bänke 0 bis 3 sukzessive selektiert werden; und

Fig. 24 ist ein Zeitdiagramm der Spannung eines Bitlei­ tungspaares in einem DRAM-Kern nach Stand der Technik.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen über mehrere Ansichten hinweg gleiche oder entsprechende Teile bezeichnen, werden unten nun bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben. Ein Signal, das low-aktiv ist, wird durch Hinzufügen von * zu einem Bezugszeichen gekennzeichnet.

Es sei erwähnt, daß die Verwendung der Ausdrücke "verbunden" und "gekoppelt" eine elektrische Verbindung zwischen zwei Elementen kennzeichnet und ein dazwischen­ liegendes Element zwischen den zwei "gekoppelten" oder "verbundenen" Elementen umfassen kann.

Erste Ausführungsform

Fig. 1 zeigt Schaltungen, denen Leseverstärker zugeord­ net sind, in einer synchronen dynamischen Speichervorrich­ tung mit wahlfreiem Zugriff (SDRAM) 20 gemäß der ersten Ausführungsform der vorliegenden Erfindung.

Der SDRAM 20 ist mit Bänken BNK0 bis BNK3 versehen, und die Bänke werden durch die oberen zwei Bits in der Adresse wie zum Beispiel durch die Bits A16 und A17 selektiert. Eine Bankaktivierungssignalerzeugungsschaltung 21 erzeugt Signale BRAS0 bis BRAS3. Jedes der Signale BRAS0 bis BRAS3 wird zu einer Ausgabezeitlage eines Aktivierungsbefehls aktiviert, wenn das entsprechende der decodierten Signale der Bank­ adressenbits A16 und A17 aktiviert ist, und inaktiviert, wenn der Zugriff auf dieselbe Reihe in der entsprechenden Bank beendet ist. Wenn Bänke umgeschaltet werden, überlappen sich Aktivierungsperioden der Bankaktivierungssignale BRAS0 bis BRAS3 zum Teil, da ein Verarbeiten einer Bank nach dem Umschalten parallel zu dem Verarbeiten einer Bank vor dem Umschalten erfolgt, wenn zum Beispiel die Bänke BNK0 bis BNK3 sukzessive selektiert werden, wie in Fig. 6 gezeigt.

Die Signale BRAS0 bis BRAS3 werden für die jeweiligen Selektionssteuerschaltungen 22 bis 25 vorgesehen, die unter­ einander dieselbe Struktur haben. Die Selektionssteuerschal­ tung 22 erzeugt als Reaktion auf die Aktivierung des Signals BRAS0 ein Selektionssteuersignal SC0, das für eine vorbe­ stimmte Zeitdauer aktiv ist, und ein Selektionssteuersignal *SC0, das zu dem Signal SC0 komplementär ist, und sieht die Signale für die Steuereingänge der Selektionsschaltungen 26 bis 28 vor, die untereinander dieselbe Struktur haben.

Zum Beispiel ist in der Selektionsschaltung 28, wie in Fig. 2 gezeigt, die Sourceelektrode eines PMOS-Transistors 29 mit einer Zufuhrleitung einer Spannung Vjj zum schnelle­ ren Aktivieren von Leseverstärkern verbunden, und die Drain­ elektrode des PMOS-Transistors 29 ist über einen PMOS-Tran­ sistor 30 mit einer Zufuhrleitung einer Spannung Vii zum normalen Aktivieren der Leseverstärker verbunden. Die Si­ gnale *SC0 und SC0 von der Schaltung 28 werden für die Gateelektroden der Transistoren 29 bzw. 30 vorgesehen. Auf die N-Mulde, in der die Transistoren 29 und 30 gebildet sind, wird zum Beispiel die Spannung Vjj angewendet.

Wenn die Selektionssteuersignale *SC0 und SC0 low bzw. high sind, sind die Transistoren 29 und 30 ein bzw. aus, und die Spannung Vjj wird als VH0 durch den Transistor 29 ausge­ geben. Wenn im Gegensatz dazu die Selektionssteuersignale *SC0 und SC0 high bzw. low sind, sind die Transistoren 29 und 30 aus bzw. ein, und die Spannung Vii wird als VH0 durch den Transistor 30 ausgegeben. Die Spannung VH0 wird als Energiezufuhrspannung für eine Leseverstärkertreibschaltung 113 vorgesehen, die dieselbe Struktur wie die Schaltung 11 von Fig. 21 hat.

In Fig. 2 sind dieselben Komponenten wie in Fig. 21 mit denselben Bezugszeichen versehen, und deren überlappende Beschreibung wird weggelassen.

Fig. 3 zeigt ein Strukturbeispiel der Selektionssteuer­ schaltung 22, und Fig. 4 enthält Zeitdiagramme, die die Operation dieser Schaltung zeigen.

In dieser Schaltung 22 wird das Bankaktivierungssignal BRAS0 durch Verzögerungsschaltungen 31 und 32 für einen Eingang eines NAND-Gatters 33 vorgesehen, während die Aus­ gabe TS der Verzögerungsschaltung 31 für den anderen Eingang des NAND-Gatters 33 vorgesehen wird. Das Signal TS wird in einer Steuerschaltung (nicht gezeigt) als Zeitlagensignal verwendet, um die Aktivierung des Leseverstärkers 10 zu starten, wobei die Leseverstärkersteuersignale C0 und *C0 in Fig. 2 auf high bzw. low gesetzt werden. Die Verzögerungs­ schaltung 31 ist aus einer geraden Anzahl von Stufen, wie zum Beispiel zwei, von Basisverzögerungsschaltungen gebil­ det, die kaskadiert sind, wobei jede einen Inverter 34 und eine CR-Integrationsschaltung zur Verzögerung hat, die mit dem Ausgang des Inverters 34 verbunden ist.

Die Ausgabe *RST des NAND-Gatters 33 wird für eine Periode ab einem Anstieg der Ausgabe der Verzögerungsschal­ tung 32 bis zu einem Abfall des Signals TS low und wird für den Rücksetzeingang *R einer RS-Flipflop-Schaltung 37 vorge­ sehen. Das Rücksetzsignal *RST und das Bankaktivierungs­ signal BRAS0 werden für das NAND-Gatter 38 vorgesehen, und dessen Ausgabe *SET wird für eine Periode ab einem Anstieg des Bankaktivierungssignals BRAS0 bis zu einem Abfall des Rücksetzsignals *RST low und wird für den Setzeingang *S der RS-Flipflop-Schaltung 37 vorgesehen.

Unmittelbar nachdem die Energie eingeschaltet ist, wird der PMOS-Transistor 39 zwischen dem Inversionsausgang *Q der RS-Flipflop-Schaltung 37 und der Zufuhrleitung der Spannung Vjj verbunden, um zu bewirken, daß die Ausgabe der RS-Flip­ flop-Schaltung 37 in einem korrekten Anfangszustand ist, und das Bankaktivierungssignal BRAS0 wird für dessen Gateelek­ trode vorgesehen. Wenn das Signal BRAS0 low ist, ist der PMOS-Transistor 39 ein und der Inversionsausgang *Q high. Da in diesem Zustand der Setzeingang *S high ist, ist der Nichtinversionsausgang Q low. Dadurch wird der Anfangs­ zustand der Ausgabe der RS-Flipflop-Schaltung 37 gewährlei­ stet.

Mit dem Inversionsausgang *Q der RS-Flipflop-Schaltung 37 sind Inverter 40 und 41 zum Verstärken der Treibkapazität kaskadiert, und Inverter 42 und 43 sind ebenfalls mit dem Nichtinversionsausgang Q der RS-Flipflop-Schaltung 37 kaska­ diert. Die Selektionssteuersignale SC0 und *SC0 werden den Invertern 43 bzw. 41 entnommen.

Mit solch einer Struktur erzeugt die Selektionsschal­ tung 22 als Reaktion auf die Aktivierung des Bankaktivie­ rungssignals BRAS0 die Selektionssteuersignale SC0 und *SC0, die für eine vorbestimmte Zeitdauer aktiv sind.

Unter erneuter Bezugnahme auf Fig. 1 werden Spannungen Vii und Vjj von der Energiezufuhrschaltung 44 für die Selek­ tionsschaltungen 26 bis 28 vorgesehen. Entweder die Spannung Vii oder Vjj, die in den Selektionsschaltungen 26 bis 28 als Reaktion auf die Ausgabe der Selektionssteuerschaltung 22 selektiert wird, wird für die Leseverstärkertreibschaltungen 111 bis 113 vorgesehen, die untereinander dieselbe Struktur haben. Den Leseverstärkertreibschaltungen 111 bis 113 wird eine andere Spannung Vii/2 von der Energiezufuhrschaltung 44 zugeführt.

Fig. 5 zeigt eine schematische Struktur der Energie­ zufuhrschaltung 44.

In der Schaltung 44 wird die Energiezufuhrspannung VCC, die von außen zugeführt wird, auf die Drainelektrode eines NMOS-Transistors 45 angewendet, und die konstante Ausgangs­ spannung VG einer Spannungsregelschaltung 46 wird für die Gateelektrode des Transistors 45 vorgesehen, wodurch die Spannung Vii der Sourceelektrode des NMOS-Transistors 45 entnommen wird. Da der NMOS-Transistor 45 anstelle eines PMOS-Transistors verwendet wird, ohne die Spannung Vii zurückzuführen, um die Gateelektrode des NMOS-Transistors 45 zu steuern, kann die Spannung Vii einen nahezu konstanten Wert (VG - Vth) haben, wobei Vth eine Schwellenspannung des NMOS-Transistors 45 ist, so daß die Struktur der Energie­ zufuhrschaltung 44 vereinfacht wird. Um die Spannung Vii durch Reduzieren der Ausgabeschwankung zu stabilisieren, wird ein Kondensator 47 mit dem Ausgang der Spannungsregel­ schaltung 46 verbunden.

Eine andere Schaltung zum Erzeugen der Spannung Vjj ist auch so wie die Schaltung konstruiert, die die Spannung Vii erzeugt. Die Spannung Vii/2 wird in einer Vorladespannungs­ zufuhrschaltung 48 erzeugt.

Unter erneuter Bezugnahme auf Fig. 1 werden die Aus­ gangsspannungen VP und VN der Leseverstärkertreibschaltungen 111 bis 113 für Leseverstärkergruppen der jeweiligen ersten bis dritten Reihen in der Bank BNK0 vorgesehen. Die Energie­ zufuhrleitungsverbindung zum Vorsehen der Spannungen VP und VN von der Leseverstärkertreibschaltung 113 für den Lesever­ stärker 10 in der Bank BNK0 ist zum Beispiel so wie in Fig. 2 gezeigt.

In Fig. 1 ist jede der Anordnungen zwischen der Selek­ tionssteuerschaltung 23 und der Bank BNK1, der Selektions­ steuerschaltung 24 und der Bank BNK2 und der Selektionssteu­ erschaltung 25 und der Bank BNK3 mit jener zwischen der Selektionssteuerschaltung 22 und der Bank BNK0 identisch. Die Energiezufuhrspannungen VH1 bis VH3 entsprechen jeweils der Energiezufuhrspannung VH0 in der Bank BNK0.

Als nächstes wird unter Bezugnahme auf Fig. 6 eine Ope­ ration der vorliegenden Ausführungsform beschrieben, die so konstruiert ist, wie es oben erläutert wurde.

Im oben erwähnten Anfangszustand sind die Selektions­ steuersignale SC0 und *SC0 unmittelbar nach dem Einschalten der Energie low bzw. high, sind die PMOS-Transistoren 29 und 30 der Selektionsschaltung 28 in Fig. 2 aus bzw. ein und wird die Spannung Vii selektiert.

Fig. 6 zeigt den Fall, wenn die Bänke BNK0 bis BNK3 von Fig. 1 sukzessive selektiert werden.

Falls die Bank BNK0 selektiert wird und dadurch das Bankaktivierungssignal BRAS0 high wird, werden als Reaktion darauf die Ausgaben SC0 und *SC0 der Selektionssteuerschaltung 22 high bzw. low, werden die PMOS-Transistoren 29 und 30 von Fig. 2 ein- bzw. ausgeschaltet und steigt die Spannung VH0 von Vii auf Vjj an. Zu der Zeitlage, wenn das Signal TS in Fig. 4 high wird, werden die Leseverstärkersteuersignale C0 und *C0 in Fig. 2 high bzw. low, und die Energiezufuhrspannungen VP und VN verändern sich von Vii/2 auf Vjj bzw. 0 V. Dadurch wird der Leseverstärker 10 aktiviert, und die Spannungsdifferenz zwischen den Bitleitun­ gen BL01 und *BL01 wird verstärkt. Nachdem eine vorbestimmte Zeit ab Beginn der Aktivierung des Leseverstärkers 10 abgelaufen ist, kehren die Ausgaben SC0 und *SC0 der Selektionssteuerschaltung 22 auf low bzw. high zurück, werden die PMOS-Transistoren 29 und 30 aus- bzw. eingeschaltet und fällt die Spannung VH0 auf Vii ab.

Um den Energieverbrauch zu reduzieren, sei erwähnt, daß nur ein selektierter Speicherzellenblock, der eine selek­ tierte Wortleitung enthält, und die Leseverstärkerreihen, zwischen denen diese selektierte Speicherzelle sandwichartig angeordnet ist, hinsichtlich jeder Bank aktiviert werden. Zum Beispiel können in dem Zustand, wenn die Leseverstärker­ steuersignale C0 und *C0, die für die Leseverstärkertreib­ schaltung 111 vorgesehen sind, low bzw. high sind, die Le­ severstärkerstuersignale C0 und *C0, die den den Lesever­ stärkerschaltungen 112 und 113 geliefert werden, hoch bzw. runter gehen. Deshalb können die Leseverstärkertreibschal­ tungen 111 bis 113 nicht durch eine Leseverstärkertreib­ schaltung zur gemeinsamen Verwendung ersetzt werden.

Als nächstes wird, wenn das Bankaktivierungssignal BPAS1 high wird, die Bank BNK1 selektiert, und dieselbe Operation wie bei der Bank BNK0 wird für die Bank BNK1 ausgeführt. Die Operation für die Bänke BNK2 und BNK3 danach ist auch dieselbe.

In der ersten Ausführungsform arbeiten auf der Basis der Bankaktivierungssignale BRAS0 bis BRAS3 die jeweiligen Selektionssteuerschaltungen 22 bis 25 unabhängig voneinan­ der, und durch die Ausgaben von den Selektionssteuerschal­ tungen 22 bis 25 werden die Selektionsschaltungen für jewei­ lige Bänke unabhängig gesteuert, und die Energiezufuhrspan­ nungen von der Energiezufuhrschaltung 44 werden über Selek­ tionsschaltungen und Leseverstärkertreibschaltungen für Leseverstärker vorgesehen, so daß die Spannungen VH0 bis VH3 für eine erforderliche Periode als Reaktion auf die Aktivie­ rung der jeweiligen Bänke die Spannung Vjj sein werden.

Deshalb wird ein unnötiger Verbrauch der Ausgangsströme von der Energieschaltung 44 reduziert, und auch der Zeitraum des unnötigen Anwendens einer hohen Spannung auf Transisto­ ren wird reduziert, wodurch eine Verschlechterung der Cha­ rakteristiken der Transistoren verringert wird.

Der ferner das Verringern der Spannungsdifferenz ΔV zwischen dem Bitleitungspaar nach dem Auslesen der Speicher­ zelle und vor dem Verstärken verhindert werden kann, kann die Auffrischzykluszeit verlängert und der Stromverbrauch zum Auffrischen reduziert werden.

Zweite Ausführungsform

Fig. 7 zeigt eine Schaltung, der die Leseverstärker zu­ geordnet sind, des SDRAM 20A gemäß der zweiten Ausführungs­ form der vorliegenden Erfindung.

In der Schaltung wird anstelle der Selektionsschaltun­ gen 26 bis 28 von Fig. 1 nur eine Selektionsschaltung 26A mit derselben Struktur wie die Selektionsschaltung 26 und einer Treibkapazität, die größer als jene der Selektions­ schaltung 26 ist, verwendet, um die Ausgabe VH0 den Lesever­ stärkertreibschaltungen 111 bis 113 gemeinsam zuzuführen. Die Struktur für jede der Bänke BNK1 bis BNK3 ist dieselbe wie die für die Bank BNK0.

Dritte Ausführungsform

Fig. 8 zeigt die schematische Struktur eines SDRAM 20B, auf den die vorliegende Erfindung angewendet ist.

Der SDRAM 20B umfaßt bekannterweise einen DRAM-Kern 101, der eine Bank 0 und Bank 1 hat, eine Steuersignalerzeu­ gungsschaltung 102, ein Modusregister 103, einen Spalten­ adressenzähler 104, einen Taktpuffer 105, einen Befehlsdeco­ dierer 106, einen Adressenpuffer 107, einen Bankselektor 108, einen E/A-Datenpuffer 109, eine Energiezufuhrschaltung 44A.

Ein Taktsignal CLK und ein Taktfreigabesignal CKE wer den von außen für den Taktpuffer 105 vorgesehen, während ein Chipselektionssignal *CS, ein Reihenadressen-Strobe-Signal *RAS, ein Spaltenadressen-Strobe-Signal *CAS und ein Schreibfreigabesignal *WE von außen für den Befehlsdecodie­ rer 106 vorgesehen werden. Ferner wird eine Adresse ADDR von außen für den Adressenpuffer 107 und den Bankselektor 108 vorgesehen, während eine Datenmaske DQM von außen für den E/A-Datenpuffer 109 vorgesehen wird. Zusätzlich wird auf Eingangs- oder Ausgangsdaten DQ durch den E/A-Datenpuffer 109 zugegriffen.

Der Befehlsdecodierer 106, der Adressenpuffer 107, der Bankselektor 108 und der E/A-Datenpuffer 109 werden synchron mit einem Taktsignal von dem Taktpuffer 105 betrieben.

In dem DRAM-Kern 101 hat jede Bank ein Speicherzellen­ array, eine Ableitungsschaltung, die später beschrieben wird, und einen Leseverstärker. Bankaktivierungssignale BRAS0 und BRAS1 und Leseverstärkeraktivierungssignale C0 und C1 werden von der Steuersignalerzeugungsschaltung 102 für die Bänke 0 bzw. 1 vorgesehen.

Wenn der Bankselektor 108 die Bank 0 erkennt und der Befehlsdecodierer 106 einen Aktivierungsbefehl erkennt, wobei *RAS aktiv ist, aktiviert die Steuersignalerzeugungs­ schaltung 102 ein Bankaktivierungssignal BRAS0 (die Bank­ aktivierungssignalerzeugungsschaltung 21 von Fig. 1 und 7 umfaßt die Blöcke 102, 106 und 108). Als nächstes steigt in der Bank 0 die Wortleitung an, die durch die Reihenadresse von dem Adressenpuffer 107 selektiert wurde, wodurch Daten aus den Speicherzellen, die durch die Wortleitung selektiert wurden, auf Bitleitungspaare gelesen werden, wobei auf jedem Bitleitungspaar eine kleine Spannungsdifferenz vorhanden ist. Als Reaktion auf die Leseverstärkeraktivierungssignale C0 wird jede kleine Spannungsdifferenz verstärkt. Als näch­ stes wird als Reaktion auf einen Lesebefehl oder einen Schreibbefehl von dem Befehlsdecodierer 106 eine Spalten­ adresse von dem Adressenpuffer 107 in dem Spaltenadressen­ zähler 104 verriegelt, und dadurch werden die selektierten Bitleitungspaare in der Bank 0 mit dem Datenbus zwischen den Bänken und dem E/A-Datenpuffer 109 zu der Zeitlage des Steuersignals von der Steuersignalerzeugungsschaltung 102 verbunden.

Als nächstes folgt eine Beschreibung einer stabilisier­ ten Energiezufuhrschaltung, die der wichtigste Teil dieser Ausführungsform ist.

Fig. 9 zeigt eine Schaltung, der die stabilisierte Energiezufuhrschaltung in dem SDRAM zugeordnet ist.

Der DRAM-Kern 101 ist mit Bänken 0 und 1 versehen, und die Bank 0 umfaßt eine Leseverstärkerreihe, die aus einer Vielzahl von Leseverstärkern A1, A2, . . ., AX gebildet ist, und ein Speicherzellenarray (nicht gezeigt). Tatsächlich hat jede Bank eine Vielzahl von Leseverstärkerreihen, wobei Fig. 9 der Einfachheit halber nur eine zeigt. Die Leseverstärker A1, A2, . . ., AX sind zwischen den Treibleitungen von Span­ nungen VP und VN verbunden, und die VP-Leitung ist durch den Transistorschalter 12 der Leseverstärkertreibschaltung 113A, die ferner Transistorschalter 15 und 13A hat, mit der Sour­ ceelektrode des NMOS-Transistors 45 verbunden, der eine Energiezufuhrschaltung 44A bildet, die dieselbe wie jene von Fig. 5 ist. Die VN-Leitung ist durch den Transistorschalter 15 mit der Erdleitung verbunden. Der Transistorschalter 13A zum Inaktivieren der Leseverstärker ist zwischen den VP- und VN-Leitungen verbunden.

Wie oben erwähnt, gilt etwa die Beziehung Vii = VG - Vth, wobei Vth die Schwellenspannung des NMOS-Transistors 45 ist. Genauer gesagt, die Ausgangsspannung Vii hängt von dem Strom I ab, der in dem Transistor 45 fließt, wie in Fig. 10 gezeigt, wobei die Energiezufuhrspannung VCC 2,5 V beträgt und die Gatespannung VG des NMOS-Transistors 2,1 V beträgt.

Eine Ableitungsschaltung 50 umfaßt einen NMOS-Transi­ stor 51, der zwischen der Sourceelektrode des NMOS-Transi­ stors 45 und der Erdleitung mit VSS verbunden ist, und eine Steuerschaltung. Die Steuerschaltung ist gebildet aus einer NOR-Schaltung 52, die Eingänge hat, die gekoppelt sind, um die Bankaktivierungssignale BRAS0 und BRAS1 von der Steuer­ signalerzeugungsschaltung 102 von Fig. 8 zu empfangen, und einen Inverter 53, der zwischen dem Ausgang des NOR-Gatters 52 und der Gateelektrode des NMOS-Transistors 51 verbunden ist.

Der NMOS-Transistor 51 hat solch eine kleine Größe, daß der Strom, der durch ihn hindurchfließt, klein ist und in Fig. 10 zum Beispiel einen Wert in dem Bereich von 1 bis 10 µA hat, wodurch ein unwirtschaftlicher Energieverbrauch durch diesen Strom unbedeutend klein ist und die Schwankung der Zufuhrspannung Vii effektiv reduziert wird, selbst wenn der Strom für die Leseverstärker Null wird. Da dieser Strom klein ist, ist der NMOS-Transistor 51 in der Nähe des NMOS-Transistors 45 angeordnet, um einen Verdrahtungswiderstand zu reduzieren.

Die Schaltungsstruktur der Bank 1 und ihrer peripheren Schaltung für die Bank 1 ist dieselbe wie jene der Bank 0 und ihrer peripheren Schaltung für die Bank 0, bankspezifi­ sche Leitungen ausgenommen.

Der Transistor 51 wird eingeschaltet, wenn irgendeines der Bankaktivierungssignale BRAS0 und BRAS1 high ist, wo­ durch der unwirtschaftliche Energieverbrauch viel kleiner wird.

Fig. 11 ist ein Zeitdiagramm, das die Veränderung der Spannungen des Bitleitungspaares BL01 und *BL01 in der Bank 0 zeigt.

Anfangs sind die Leseverstärkeraktivierungssignale C0 low, wodurch in Fig. 9 die Transistorschalter 12 und 15 aus sind und der Transistor und der Transistorschalter 13A ein ist, und die Spannungen VP und VN betragen jeweils Vii0/2, wobei Vii0 eine Spannung Vii ist, wenn der Strom, der durch den NMOS-Transistor 45 fließt, dem des NMOS-Transistors 51 im Ein-Zustand gleich ist. Beide Bankaktivierungssignale BRAS0 und BRAS1 sind low, wodurch der NMOS-Transistor 51 aus ist.

Eine Bankadresse, die die Bank 0 bezeichnet, eine Rei­ henadresse und eine Kombination von Steuersignalen *CS, *RAS, *CAS und *WE, die einen Aktivierungsbefehl kennzeich­ nen, werden für den Bankselektor 108, den Adressenpuffer 107 bzw. den Befehlsdecodierer vorgesehen. CKE ist high, wodurch CLK effektiv ist, und bei einem Anstieg des Taktes CLK wird der Aktivierungsbefehl von dem Befehlsdecodierer 106 ausge­ geben.

Das Bankaktivierungssignal BRAS0 wird aktiviert, und der NMOS-Transistor 51 wird eingeschaltet. Eine Wortleitung WL, die der Reihenadresse in der Bank 0 entspricht, wird angehoben, wodurch Daten aus den Speicherzellen, die durch die Wortleitung selektiert wurden, auf Bitleitungspaare gelesen werden, die BL0 und *BL0 enthalten, wobei auf jedem Bitleitungspaar eine kleine Spannungsdifferenz vorhanden ist. Als Reaktion auf die Leseverstärkeraktivierungssignale C0 (tatsächlich auch auf eine Speicherblockadresse, die der Leseverstärkerreihe entspricht) wird der Transistorschalter 13A ausgeschaltet und werden die Transistorschalter 12 und 15 eingeschaltet, wodurch die Leseverstärker A1 bis AX aktiviert werden, und jede kleine Spannungsdifferenz wird verstärkt. Mit dieser Verstärkung erreichen die Spannungen der Bitleitungen BL01 und *BL01 zum Beispiel VP = Vii0 bzw. VN = 0, wie in Fig. 11 gezeigt.

Nachdem die Bitleitungspaare voll ausgeschwungen sind, werden eine Spaltenadresse und eine Kombination von Steuer­ signalen *CS, *RAS, *CAS und *WE, die einen Lesebefehl kennzeichnen, für den Adressenpuffer 107 bzw. den Befehls­ decodierer vorgesehen. Bei einem Anstieg des Taktes CLK wird der Lesebefehl von dem Befehlsdecodierer 106 ausgegeben.

Eine Spaltenadresse von dem Adressenpuffer 107 wird in dem Spaltenadressenzähler 104 verriegelt, und dadurch werden die selektierten Bitleitungspaare in der Bank 0 mit dem Datenbus zwischen den Bänken und dem E/A-Datenpuffer 109 zu der Zeitlage des Steuersignals von der Steuersignalerzeu­ gungsschaltung 102 verbunden.

Es gibt einen Fall, wenn ein DRAM-Kern in einem stati­ schen Zustand ist, wobei eine Wortleitung high bleibt. Da nach Stand der Technik Vii allmählich ansteigt, fließt ein Strom von der VP-Leitung durch den entsprechenden Lesever­ stärker zu der Bitleitung BL01, wodurch die Bitleitung BL01 auch allmählich über Vii0 ansteigt, wie in Fig. 24 gezeigt. Bei der vorliegenden Erfindung bleiben jedoch selbst dann, wenn die Wortleitung WL für eine lange Zeit selektiert wird, die Spannungen der VP-Leitung und der Bitleitung BL01 ohne anzusteigen auf einem konstanten Wert Vii0.

Danach wird das Signal C0 low, wodurch die Transistor­ schalter 12 und 15 ausgeschaltet werden und der Transistor­ schalter 13A eingeschaltet wird, die Spannungen VP und VN jeweils Vii0/2 erreichen und die Leseverstärker A1 bis AX inaktiviert werden.

Als nächstes werden die Bitleitungspaare jeweilig kurz­ geschlossen, und die Bitleitungsspannung erreicht Vii0/2.

Als Resultat wird eine Spannungsdifferenz zwischen einem Bitleitungspaar nach dem Auslesen einer Speicherzelle auf ihm und vor dem Verstärken nicht reduziert, wodurch in bezug auf die Leseverstärker die Toleranz für eine Operation ohne Fehler größer wird. Das heißt, der Leseverstärker 10 wird mit größerer Zuverlässigkeit ohne Fehler arbeiten. Deshalb kann eine Auffrischzykluszeit verlängert werden, wodurch eine Reduzierung eines unwirtschaftlichen Stromes herbeigeführt wird.

Fig. 12 zeigt ein anderes Beispiel einer Ableitungs­ schaltung 50A, die ein NAND-Gatter 54 als Steuerschaltung anstelle des NOR-Gatters 52 und des Inverters 53 von Fig. 9 umfaßt, und das NAND-Gatter 54 hat Eingänge, die gekoppelt sind, um die Bankaktivierungssignale *BRAS0 und *BRAS1 zu empfangen.

Vierte Ausführungsform

Fig. 13 zeigt eine Schaltung, der eine stabilisierte Energiezufuhrschaltung zugeordnet ist, in einem SDRAM gemäß der vierten Ausführungsform der vorliegenden Erfindung.

Eine Ableitungsschaltung 50B umfaßt NMOS-Transistoren 511 und 512, die jeweils zwischen der Sourceelektrode des NMOS-Transistors 45 und der Erdleitung verbunden sind. Die Gateelektroden der NMOS-Transistoren 511 und 512 empfangen die Bankaktivierungssignale BRAS0 bzw. BRAS1.

Wenn das Bankaktivierungssignal BRAS0 oder BRAS1 high ist, ist deshalb der jeweilige Transistor 511 oder 512 ein. Ein unwirtschaftlicher Energieverbrauch durch den Strom, der zu der Ableitungsschaltung 50B fließt, ist unbedeutend klein, und die Schwankung der Zufuhrspannung Vii wird selbst dann effektiv reduziert, wenn der Strom für die Leseverstär­ ker Null wird.

Da die Ableitungsschaltung 50B gemäß der vierten Aus­ führungsform der vorliegenden Erfindung nur aus den Transi­ storen 511 und 512 gebildet ist, kann sie einfacher konstru­ iert werden. Ferner ist ein Transistor zum Ableiten in der Ableitungsschaltung 50B für jede Bank angeordnet, und der­ selbe Stabilisierungseffekt wird selbst dann erreicht, wenn irgendeine Bank aktiviert wird.

Fünfte Ausführungsform

Fig. 14 ist ein Diagramm, das eine Schaltung, der eine stabilisierte Energiezufuhrschaltung zugeordnet ist, in einem SDRAM gemäß der fünften Ausführungsform der vorliegen­ den Erfindung zeigt.

Eine Ableitungsschaltung 50C umfaßt die Ableitungs­ schaltung 50B von Fig. 13 und ferner ein UND-Gatter 52B, das Eingänge hat, die gekoppelt sind, um das Bankaktivierungs­ signal BRAS0 und ein Zeitlagensignal T zu empfangen, einen Inverter 53, der zwischen dem Ausgang des UND-Gatters 52B und der Gateelektrode des NMOS-Transistors 511 verbunden ist, und eine andere Kombination aus einem UND-Gatter und einem Inverter, die dem NMOS-Transistor 512 entspricht.

Das Zeitlagensignal T ist so, daß es nach Ablauf einer vorbestimmten Zeit ab dem Anstieg einer Wortleitung aktiv wird. Diese vorbestimmte Zeit ist derart, daß die VP-Leitung zu der Rücksetzzeit von Bitleitungspaaren auf Vii0 ist, und die Zeit ist so lang wie möglich, um einen unwirtschaftli­ chen Energieverbrauch zu reduzieren.

Der NMOS-Transistor 511 oder 512 ist ein, nachdem die vorbestimmte Zeit ab dem Anstieg einer Wortleitung bis zu dem Inaktivwerden des Bankaktivierungssignals BRAS0 oder BRAS1 abgelaufen ist.

Gemäß der fünften Ausführungsform der vorliegenden Erfindung kann ein unwirtschaftlicher Energieverbrauch sehr reduziert werden, da die Ableitungszeit der Ableitungsschal­ tung 50C kürzer als jene der Schaltung 50B ist.

Sechste Ausführungsform

Fig. 15 ist ein Diagramm, das eine Schaltung, der eine stabilisierte Energiezufuhrschaltung zugeordnet ist, in einem SDRAM gemäß der sechsten Ausführungsform der vorlie­ genden Erfindung zeigt.

Eine Ableitungsschaltung 50D umfaßt einen Einschalt­ verzögerungszeitgeber 53A zwischen dem Ausgang eines ODER-Gatters 52C und der Gateelektrode des NMOS-Transistors 51. Dieses ODER-Gatter 52C und der Zeitgeber 53A bilden eine Steuerschaltung. Das ODER-Gatter 52C hat Eingänge, die gekoppelt sind, um die Bankaktivierungssignale BRAS0 und BRAS1 zu empfangen.

Der NMOS-Transistor 51 ist ein, nachdem die gesetzte Zeit des Zeitgebers 53A ab dem Anstieg des Bankaktivierungs­ signals BRAS0 oder BRAS1 auf high bis zu dem Zeitpunkt, zu dem die Bankaktivierungssignale BRAS0 und BRAS1 low werden, abgelaufen ist. Der Zeitgeber 53A wird zurückgesetzt, wenn die Ausgabe des ODER-Gatters 52C low wird.

Gemäß der sechsten Ausführungsform der vorliegenden Erfindung kann, da die Ableitungszeit der Ableitungsschal­ tung 50D kürzer als jene der Schaltung 50B ist, ein unwirt­ schaftlicher Energieverbrauch wie in der fünften Ausfüh­ rungsform sehr reduziert werden.

Der Zeitgeber 53A kann zum Beispiel aus einer Kombina­ tion von einer Oszillatorschaltung und einer Zählerschaltung zum Zählen von Impulsen von der Oszillatorschaltung gebildet sein. Fig. 16 und Fig. 17 zeigen eine Oszillatorschaltung 53A1 bzw. eine Zählerschaltung 53A2, die auf den Zeitgeber 53A anwendbar sind und in der Technik bekannt sind.

Die Oszillatorschaltung 53A1 umfaßt, wie in Fig. 16 ge­ zeigt, NMOS-Transistoren 120 bis 136, PMOS-Transistoren 137 bis 153, Inverter 154 bis 156 und Widerstände 157 und 158. Die NMOS-Transistoren 121 bis 125 und die PMOS-Transistoren 149 bis 153 bilden eine Ringoszillatorschaltung 60. Wenn ein aktiviertes Bankaktivierungssignal von dem Freigabeeingang 6 der Oszillatorschaltung 53A1 vorgesehen wird, beginnt die Oszillatorschaltung 53A1 zu arbeiten, und Impulse, die von der Ringoszillatorschaltung 60 erzeugt werden, werden von dem Ausgang 7 vorgesehen.

Die Zählerschaltung 53A2 umfaßt, wie in Fig. 17 ge­ zeigt, D-Flipflops D-FF1 bis D-FF3, die kaskadiert sind. D-FF1 bis D-FF3 haben untereinander dieselbe Struktur. D-FF1 umfaßt NMOS-Transistoren 159 bis 164, PMOS-Transistoren 165 bis 170, Inverter 171 bis 174 und NAND-Gatter 75 und 76. Das Signal von dem Ausgang 7 der Oszillatorschaltung 53A1 wird für den Takteingang 7 der Zählerschaltung 53A2 vorgesehen, das Ausgangssignal des ODER-Gatters 52C wird für den Rück­ setzeingang 6 (*RST) der Zählerschaltung 53A2 vorgesehen, und das Zeitablaufsignal wird von dem Ausgang 8 des D-FF3 vorgesehen. Durch Erhöhen oder Verringern der Anzahl der kaskadierten D-Flipflops ist es möglich, die erforderliche Verzögerungszeit einzustellen.

Es sei erwähnt, daß der Zeitgeber 53A aus der Oszilla­ torschaltung 53A1 gebildet sein kann, falls das Signal mit zweckmäßiger Zeitperiode durch die Oszillatorschaltung 53A1 erzeugt werden kann.

Siebte Ausführungsform

Fig. 18 ist ein Diagramm, das eine Schaltung, der eine stabilisierte Energiezufuhrschaltung zugeordnet ist, in einem SDRAM gemäß der siebten Ausführungsform der vorliegen­ den Erfindung zeigt.

Die Ableitungsschaltung 50E umfaßt den NMOS-Transistor, der zwischen der Sourceelektrode des NMOS-Transistors 45 und der Erdleitung verbunden ist, und einen Komparator 54 als Steuerschaltung zum Vergleichen einer Spannung, die zu Vii proportional ist, mit einer Referenzspannung Vref und Vorse­ hen einer Ausgabe für die Gateelektrode des NMOS-Transistors 51 als Reaktion auf das Vergleichsresultat. Falls KVii < Vref ist, ist dann die Ausgabe des Komparators 54 high, um zu bewirken, daß der NMOS-Transistor 51 ein ist, oder sonst ist die Ausgabe des Komparators 54 low, um zu bewirken, daß der NMOS-Transistor aus ist, wobei K eine Proportionalkon­ stante und Vref/K = Vii0 ist.

Fig. 19 zeigt ein Strukturbeispiel des Komparators 54.

Der Komparator 54 umfaßt NMOS-Transistoren 177 bis 180, PMOS-Transistoren 181 bis 184, Widerstände 185 und 186, einen Inverter 187 und einen Kondensator 188. Der Komparator 54 vergleicht die Spannung KVii, die durch Teilen der Span­ nung Vii, die von dem Eingang 9 vorgesehen wird, mit den Widerständen 185 und 186 erhalten wird, mit der Referenz­ spannung Vref, und wenn KVii < Vref ist, ist die Ausgabe A high.

Für den FREIGABE-Eingang EN des Komparators 54 wird zum Beispiel ein Chipfreigabesignal CS vorgesehen, und falls der Freigabeeingang EN low ist, sind die NMOS-Transistoren 177 und 179 aus und ist der Ausgang A low, wodurch ein unwirt­ schaftlicher Energieverbrauch reduziert wird.

Achte Ausführungsform

Fig. 20 ist ein Diagramm, das eine Schaltung, der eine stabilisierte Energiezufuhrschaltung zugeordnet ist, in einem SDRAM gemäß der achten Ausführungsform der vorliegen­ den Erfindung zeigt.

Die Ableitungsschaltung 50F umfaßt PMOS-Transistoren 511A und 512A anstelle der NMOS-Transistoren 511 und 512 von Fig. 13, und die Bankaktivierungssignale *BRAS0 und *BRAS1 anstelle der Signale BRAS0 und BRAS1 werden für die Gate­ elektroden der PMOS-Transistoren 511A bzw. 512A vorgesehen.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht sich, daß die Erfindung nicht darauf begrenzt ist und daß verschiedene Veränderungen und Abwandlungen vorgenommen werden können, ohne den Grundgedanken und Schutzumfang der Erfindung zu verlassen.

Zum Beispiel können anstelle der PMOS-Transistoren 29 und 30 von Fig. 2 andere Arten von Schaltelementen verwendet werden.

Ferner kann anstelle des Treibens einer Leseverstärker­ reihe durch die Leseverstärkertreibschaltung 111 von Fig. 1 solch eine Struktur vorhanden sein, daß diese Leseverstär­ kerreihe in eine Vielzahl von Leseverstärkergruppen geteilt ist, Leseverstärkertreibschaltungen mit kleinerer Treibkapa­ zität als die Leseverstärkertreibschaltung 111 für jede Leseverstärkergruppe verwendet werden, die Ausgabe der Selektionsschaltung 26 den Leseverstärkergruppen durch die jeweiligen Leseverstärkertreibschaltungen gemeinsam zuge­ führt wird. Dies gilt auch für andere Leseverstärkertreib­ schaltungen von Fig. 1 und 7.

Weiterhin ist die Bitleitungsvorladespannung nicht auf die Spannung Vii/2 begrenzt, und sie kann zum Beispiel eine Spannung Vii oder eine Erdspannung sein. In Fig. 2 ist die Leseverstärkerinaktivierungsspannung, die für die Lesever­ stärkertreibschaltung 113 vorgesehen ist, dieselbe wie die Bitleitungsvorladespannung, die für die Vorladeschaltung 18 vorgesehen ist.

Wenn die Bitleitungsvorladespannung zum Beispiel die Spannung Vii ist, wird die Spannung Vii anstelle der Span­ nung Vii/2 für die Leseverstärkertreibschaltung 113 vorgese­ hen. In diesem Fall ist die Spannung VH0 auf Vii festgelegt, und für die Sourceelektrode des NMOS-Transistors 15 wird entweder die Erdspannung zum normalen Aktivieren des Lese­ verstärkers oder die negative Spannung zum schnelleren Aktivieren des Leseverstärkers von einer Selektionsschaltung (nicht gezeigt) vorgesehen. Diese Selektionsschaltung wird durch die Selektionssteuersignale SC0 und *SC0 von Fig. 4 gesteuert, und wenn das Signal SC0 high oder low ist, wird jeweilig die negative oder Erdspannung selektiert.

Wenn die Bitleitungsvorladespannung die Erdspannung ist, wird die Energiezufuhrspannung VH0, die der Lesever­ stärkertreibschaltung 113 zugeführt wird, wie im Fall der oben erläuterten Ausführungsform umgeschaltet.

Die Transistoren 45 und 51 können von einer anderen Art sein, wie etwa MIS- oder Bipolartransistoren.

Ferner kann in Fig. 9 eine normalhohe Spannung oder ein Chipselektionssignal für die Gateelektrode der NMOS-Transi­ storen 51 ohne Verwendung des NOR-Gatters 52 und des Inver­ ters 53 vorgesehen werden.

In Fig. 15 kann die Leseverstärkertreibschaltung 113A zum Beispiel dieselbe wie die Schaltung 113 von Fig. 2 sein, und des weiteren kann die Selektionsschaltung 28 von Fig. 2 zwischen dem Transistorschalter 12 und dem Vii-Ausgang eingefügt werden, um die Leseverstärker mit Vjj zu übersteu­ ern. In diesem Fall wird der Zeitgeber so eingestellt, daß der Transistor ein sein wird, nachdem durch die Selektions­ schaltung 28 von Vjj auf Vii umgeschaltet ist.

Eine Energiezufuhrschaltung, die eine Ableitungsschal­ tung der vorliegenden Erfindung enthält, ist nicht nur auf eine Halbleiterspeichervorrichtung sondern auch auf ver­ schiedene Halbleitervorrichtungen anwendbar.

Claims (19)

1. Halbleiterspeichervorrichtung, die eine Vielzahl von Bänken enthält, wobei jede Bank einen Verstärker zum Verstärken einer Spannung zwischen einem Bitleitungspaar umfaßt, welche Halbleiterspeichervorrichtung für jede Bank umfaßt:
eine Selektionsschaltung, die einen Ausgang hat, zum selektieren entweder einer ersten oder einer zweiten Ener­ giezufuhrspannung, die von dem Ausgang als Reaktion auf ein Selektionssteuersignal vorzusehen ist, welche zweite Ener­ giezufuhrspannung zum schnelleren Aktivieren des Lesever­ stärkers als unter Verwendung der ersten Energiezufuhrspan­ nung dient;
eine Selektionssteuerschaltung zum Erzeugen des Selek­ tionssteuersignals zum Selektieren der zweiten Energiezu­ fuhrspannung für eine vorbestimmte Periode als Reaktion auf die Aktivierung eines entsprechenden Bankaktivierungssignals und zum anschließenden Selektieren der ersten Energiezufuhr­ spannung; und
eine Leseverstärkertreibschaltung zum Zuführen der Energiezufuhrspannung, die durch die Selektionsschaltung selektiert wurde, zu dem Leseverstärker als Reaktion auf die Aktivierung eines Leseverstärkersteuersignals.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Leseverstärkertreibschaltung ihre Ausgabe von der Energiezufuhrspannung auf eine Bitleitungsvorladespannung umschaltet, um sie dem Leseverstärker zuzuführen, wenn das Leseverstärkersteuersignal inaktiv ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der die Selektionsschaltung umfaßt:
einen ersten Transistorschalter, der zwischen einem Leiter mit der ersten Energiezufuhrspannung und dem Ausgang der Selektionsschaltung verbunden ist; und
einen zweiten Transistorschalter, der zwischen einem Leiter mit der zweiten Energiezufuhrspannung und dem Ausgang der Selektionsschaltung verbunden ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2, ferner mit einer Energiezufuhrschaltung zum Zuführen der ersten und zweiten Energiezufuhrspannungen.

5. Halbleiterspeichervorrichtung nach Anspruch 4, bei der die Selektionssteuerschaltung umfaßt:
eine Schaltung zum Erzeugen eines Setzimpulses als Reaktion auf die Aktivierung des entsprechenden Bankaktivie­ rungssignals;
eine Verzögerungsschaltung zum Verzögern des entspre­ chenden Bankaktivierungssignals;
eine Schaltung zum Erzeugen eines Rücksetzimpulses als Reaktion auf die Aktivierung eines Ausgangssignals der Verzögerungsschaltung; und
eine Flipflop-Schaltung mit einem Setzeingang, der ge­ koppelt ist, um den Setzimpuls zu empfangen, einem Rücksetz­ eingang, der gekoppelt ist, um den Rücksetzimpuls zu empfan­ gen, und einem Ausgang, der gekoppelt ist, um das Selekti­ onssteuersignal vorzusehen.

6. Halbleiterspeichervorrichtung nach Anspruch 4, ferner mit einer Schaltung zum Erzeugen der Bankaktivie­ rungssignale, die für eine vorbestimmte Periode als Reaktion auf die Ausgabe eines Aktivierungsbefehls aktiviert werden.

7. Halbleiterspeichervorrichtung nach Anspruch 5, bei der die Selektionsschaltung und die Selektionssteuerschal­ tung für eine Vielzahl von Leseverstärkerreihen in der entsprechenden Bank gemeinsam verwendet werden.

8. Halbleitervorrichtung mit einer Speicherschaltung, welche Speicherschaltung eine Vielzahl von Bänken enthält, wobei jede Bank einen Verstärker zum Verstärken einer Span­ nung zwischen einem Bitleitungspaar umfaßt, welche Speicher­ schaltung für jede Bank umfaßt:
eine Selektionsschaltung, die einen Ausgang hat, zum Selektieren entweder einer ersten oder einer zweiten Ener­ giezufuhrspannung, die von dem Ausgang als Reaktion auf ein Selektionssteuersignal vorzusehen ist, welche zweite Ener­ giezufuhrspannung zum schnelleren Aktivieren des Lesever­ stärkers als unter Verwendung der ersten Energiezufuhrspan­ nung dient;
eine Selektionssteuerschaltung zum Erzeugen des Selek­ tionssteuersignals zum selektieren der zweiten Energiezu­ fuhrspannung für eine vorbestimmte Periode als Reaktion auf die Aktivierung eines entsprechenden Bankaktivierungssignals und zum anschließenden Selektieren der ersten Energiezufuhr­ spannung; und
eine Leseverstärkertreibschaltung zum Zuführen der Energiezufuhrspannung, die durch die Selektionsschaltung selektiert wurde, zu dem Leseverstärker als Reaktion auf die Aktivierung eines Leseverstärkersteuersignals.

9. Energiezufuhrschaltung zum Treiben einer Last, die umfaßt:
eine Spannungsregelschaltung zum Vorsehen einer gere­ gelten Spannung, die niedriger als eine Energiezufuhrspan­ nung ist;
einen FET mit einer Drainelektrode, die mit der Ener­ giezufuhrspannung gekoppelt ist, einer Sourceelektrode, die mit der Last gekoppelt ist, und einer Gateelektrode, die gekoppelt ist, um die geregelte Spannung zu empfangen; und
eine Ableitungsschaltung mit einem Transistor, welcher Transistor einen Steuereingang hat, und einem Stromweg, der zwischen der genannten Sourceelektrode und einer Referenz­ zufuhrspannung gekoppelt ist, zum Ableiten eines Stromes, wobei der Transistor ein ist.

10. Energiezufuhrschaltung nach Anspruch 1, bei der die Ableitungsschaltung ferner eine Steuerschaltung umfaßt, zum Steuern der Spannung des Steuereingangs auf solch eine Weise, daß der Transistor wenigstens dann ein ist, wenn die Last aktiv ist und ein Strom für die Last aus ist.

11. Energiezufuhrschaltung nach Anspruch 10, bei der die Steuerschaltung ein Komparator ist, zum Vergleichen einer Spannung, die zu der geregelten Spannung proportional ist, mit einer Referenzspannung und Vorsehen einer Ausgabe für den Steuereingang als Reaktion auf ein Vergleichsresul­ tat.

12. Energiezufuhrschaltung nach Anspruch 11, bei der der Komparator seine Ausgabe für den Steuereingang auf solch eine Weise vorsieht, daß dann, falls KVii < Vref ist, der Transistor ein ist, oder sonst der Transistor aus ist, wobei Vii die geregelte Spannung ist, K eine Proportionalkonstante ist und Vref die Referenzspannung ist.

13. Energiezufuhrschaltung nach Anspruch 9, bei der die Last Leseverstärker in einer Halbleiterspeichervorrich­ tung umfaßt.

14. Energiezufuhrschaltung nach Anspruch 13, bei der die Leseverstärker in einer Bank sind, die ein Speicherzel­ lenarray hat, und der Steuereingang gekoppelt ist, um ein Bankaktivierungssignal zu empfangen, um zu bewirken, daß der Transistor ein ist, wenn das Bankaktivierungssignal aktiv ist.

15. Energiezufuhrschaltung nach Anspruch 13, bei der die Leseverstärker in einer Bank sind, die ein Speicherzel­ lenarray hat, welche Ableitungsschaltung ferner eine Steuer­ schaltung umfaßt, zum Steuern der Spannung des Steuerein­ gangs auf solch eine Weise, daß der Transistor wenigstens dann ein ist, wenn die Last aktiv ist und ein Strom für die Leseverstärker aus ist.

16. Energiezufuhrschaltung nach Anspruch 15, bei der die Steuerschaltung eine Zeitgeberschaltung umfaßt, die einen Eingang hat, der gekoppelt ist, um ein Bankaktivie­ rungssignal zu empfangen, und einen Ausgang, der gekoppelt ist, um ein verzögertes Bankaktivierungssignal für den Steuereingang vorzusehen.

17. Energiezufuhrschaltung nach Anspruch 16, bei der die Zeitgeberschaltung umfaßt:
eine Oszillatorschaltung, die einen Eingang hat, der gekoppelt ist, um das Bankaktivierungssignal als Freigabe­ signal zu empfangen, und einen Ausgang, um ein Taktsignal vorzusehen; und
einen Zähler, der einen Takteingang hat, der gekoppelt ist, um das Taktsignal zu empfangen, und einen Ausgang, um ein höchstwertiges Bit des Zählers als verzögertes Bankakti­ vierungssignal vorzusehen.

18. Halbleiterspeichervorrichtung mit:
einer Bank mit einer Energiezufuhrschaltung zum Treiben der Leseverstärker;
bei der die Energiezufuhrschaltung umfaßt:
eine Spannungsregelschaltung zum Vorsehen einer gere­ gelten Spannung, die niedriger als eine Energiezufuhrspan­ nung ist;
einen FET mit einer Drainelektrode, die mit der Ener­ giezufuhrspannung gekoppelt ist, einer Sourceelektrode, die mit der Last gekoppelt ist, und einer Gateelektrode, die gekoppelt ist, um die geregelte Spannung zu empfangen; und
eine Ableitungsschaltung mit einem Transistor, welcher Transistor einen Steuereingang hat, und einem Stromweg, der zwischen der genannten Sourceelektrode und einer Referenz­ zufuhrspannung gekoppelt ist, zum Ableiten eines Stromes, wobei der Transistor ein ist.

19. Halbleiterspeichervorrichtung nach Anspruch 18, bei der die Ableitungsschaltung ferner eine Steuerschaltung umfaßt, zum Steuern der Spannung des Steuereingangs auf solch eine Weise, daß der Transistor wenigstens dann ein ist, wenn die Last aktiv ist und ein Strom für die Last aus ist.