JPH09128966A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH09128966A JPH09128966A JP7282922A JP28292295A JPH09128966A JP H09128966 A JPH09128966 A JP H09128966A JP 7282922 A JP7282922 A JP 7282922A JP 28292295 A JP28292295 A JP 28292295A JP H09128966 A JPH09128966 A JP H09128966A
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- G11C7/065—Differential amplifiers of latching type
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】低電源電圧化が進んでも、メモリセルに書込ま
れる高レベルデータの電位を高くし、動作の高速化をは
かる。 【解決手段】選択状態のメモリセル（ＭＣ１等）に高レ
ベル側のデータを書込むとき（再書込みを含む）、この
選択状態のメモリセルに書込まれる高レベル側のデータ
の電位が電源電位に対し所定の電位だけ高くなるよう
に、センス増幅器（ＳＡ１）の高電位側の電源電位受電
端に上記電源電位に対し所定の電位だけ高い電源電位を
供給するデータレベル拡大手段をセンス増幅活性化回路
６に設ける。ワード線ドライブ回路３を、選択状態のメ
モリセルにデータを書込むとき、ワード線の選択レベル
が上記電源電位に対し所定の電位だけ高い電位に対し、
更に少なくともメモリセルのスイッチング用のトランジ
スタＱ１のしきい値電圧分だけ高い電位となるようにす
る。
れる高レベルデータの電位を高くし、動作の高速化をは
かる。 【解決手段】選択状態のメモリセル（ＭＣ１等）に高レ
ベル側のデータを書込むとき（再書込みを含む）、この
選択状態のメモリセルに書込まれる高レベル側のデータ
の電位が電源電位に対し所定の電位だけ高くなるよう
に、センス増幅器（ＳＡ１）の高電位側の電源電位受電
端に上記電源電位に対し所定の電位だけ高い電源電位を
供給するデータレベル拡大手段をセンス増幅活性化回路
６に設ける。ワード線ドライブ回路３を、選択状態のメ
モリセルにデータを書込むとき、ワード線の選択レベル
が上記電源電位に対し所定の電位だけ高い電位に対し、
更に少なくともメモリセルのスイッチング用のトランジ
スタＱ１のしきい値電圧分だけ高い電位となるようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック型半導
体記憶装置に関し、特にワード線の選択レベルを電源電
位より高くしてメモリセルの高レベルのデータの記憶レ
ベルを高くする手段を備えたダイナミック型半導体記憶
装置に関する。
体記憶装置に関し、特にワード線の選択レベルを電源電
位より高くしてメモリセルの高レベルのデータの記憶レ
ベルを高くする手段を備えたダイナミック型半導体記憶
装置に関する。
【０００２】
【従来の技術】従来のこの種のダイナミック型半導体記
憶装置の代表的な一例（第１の例）を図７に示す。
憶装置の代表的な一例（第１の例）を図７に示す。
【０００３】このダイナミック型半導体記憶装置は、そ
れぞれスイッチング用のトランジスタＱ１と容量素子Ｃ
１とを備え行方向，列方向に配置され選択状態のとき記
憶データを読出し伝達されたデータを書込み複数のメモ
リセル（ＭＣ１〜ＭＣｎ，・・・，図７には一列のみ表
示）を含むメモリセルアレイ１と、これら複数のメモリ
セル（ＭＣ１〜ＭＣｎ，・・・）の各行それぞれと対応
して設けられ選択レベルのとき対応する行のメモリセル
それぞれのスイッチング用のトランジスタ（Ｑ１）をオ
ンにしてこれらメモリセルを選択状態とする複数のワー
ド線ＷＬ１〜ＷＬｎと、複数のメモリセル（ＭＣ１〜Ｍ
Ｃｎ，・・・）の各列それぞれの奇数番目のメモリセル
の列と対応して設けられ対応する列の選択状態のメモリ
セルの読出しデータ及び書込み用データ，再書込み用デ
ータを伝達する複数の第１のビット線（ＢＬ１・・・、
図７には１本のみ表示）と、複数のメモリセル（ＭＣ１
〜ＭＣｎ，・・・）の各列それぞれの偶数番目のメモリ
セルの列と対応して設けられ対応する列の選択状態のメ
モリセルの読出しデータ及び書込み用データ，両書込み
用データを伝達する複数の第２のビット線（ＢＬ２・・
・、図７には１本のみ表示）と、複数のワード線ＷＬ１
〜ＷＬｎのうちの１本を行アドレス信号ＡＤｒに従って
選択する行デコーダ２と、この行デコーダにより選択さ
れたワード線を電源電位より少なくともメモリセル（Ｍ
Ｃ１等）のスイッチング用のトランジスタＱ１のしきい
値電圧分だけ高い電位の選択レベルに駆動するワード線
ドライブ回路３ｘと、トランジスタＴ１〜Ｔ４をそれぞ
れ備えて複数のメモリセル（ＭＣ１〜ＭＣｎ，・・・）
の各列それぞれと対応して設けられ対応する列の第１及
び第２のビット線（ＢＬ１，ＢＬ２）間に伝達された読
出しデータ及び外部からの書込み用のデータを所定のタ
イミングで増幅して再書込み用データ及び書込み用デー
タとして対応するビット線に出力するフリップフロップ
型の複数のセンス増幅器（ＳＡ１・・・、図７には１個
のみ表示）と、プリチャージ制御信号ＰＲＣに従って各
列の第１及び第２のビット線（ＢＬ１，ＢＬ２，・・
・）を平衡化すると共に電源電位の１／２の電位（Ｖｐ
ｒ）にプリチャージするプリチャージ回路４と、列選択
信号（ＳＷｃ）に従って所定の列の第１及び第２のビッ
ト線（ＢＬ１，ＢＬ２）と入出力線Ｉ０１，Ｉ０２とを
接続する列スイッチ回路５と、センス増幅活性化信号Ｓ
ＡＰ，ＳＡＮによりセンス増幅器（ＳＡ１・・・）の活
性化制御を行うセンス増幅活性化回路６ｘとを有する構
成となっている。
れぞれスイッチング用のトランジスタＱ１と容量素子Ｃ
１とを備え行方向，列方向に配置され選択状態のとき記
憶データを読出し伝達されたデータを書込み複数のメモ
リセル（ＭＣ１〜ＭＣｎ，・・・，図７には一列のみ表
示）を含むメモリセルアレイ１と、これら複数のメモリ
セル（ＭＣ１〜ＭＣｎ，・・・）の各行それぞれと対応
して設けられ選択レベルのとき対応する行のメモリセル
それぞれのスイッチング用のトランジスタ（Ｑ１）をオ
ンにしてこれらメモリセルを選択状態とする複数のワー
ド線ＷＬ１〜ＷＬｎと、複数のメモリセル（ＭＣ１〜Ｍ
Ｃｎ，・・・）の各列それぞれの奇数番目のメモリセル
の列と対応して設けられ対応する列の選択状態のメモリ
セルの読出しデータ及び書込み用データ，再書込み用デ
ータを伝達する複数の第１のビット線（ＢＬ１・・・、
図７には１本のみ表示）と、複数のメモリセル（ＭＣ１
〜ＭＣｎ，・・・）の各列それぞれの偶数番目のメモリ
セルの列と対応して設けられ対応する列の選択状態のメ
モリセルの読出しデータ及び書込み用データ，両書込み
用データを伝達する複数の第２のビット線（ＢＬ２・・
・、図７には１本のみ表示）と、複数のワード線ＷＬ１
〜ＷＬｎのうちの１本を行アドレス信号ＡＤｒに従って
選択する行デコーダ２と、この行デコーダにより選択さ
れたワード線を電源電位より少なくともメモリセル（Ｍ
Ｃ１等）のスイッチング用のトランジスタＱ１のしきい
値電圧分だけ高い電位の選択レベルに駆動するワード線
ドライブ回路３ｘと、トランジスタＴ１〜Ｔ４をそれぞ
れ備えて複数のメモリセル（ＭＣ１〜ＭＣｎ，・・・）
の各列それぞれと対応して設けられ対応する列の第１及
び第２のビット線（ＢＬ１，ＢＬ２）間に伝達された読
出しデータ及び外部からの書込み用のデータを所定のタ
イミングで増幅して再書込み用データ及び書込み用デー
タとして対応するビット線に出力するフリップフロップ
型の複数のセンス増幅器（ＳＡ１・・・、図７には１個
のみ表示）と、プリチャージ制御信号ＰＲＣに従って各
列の第１及び第２のビット線（ＢＬ１，ＢＬ２，・・
・）を平衡化すると共に電源電位の１／２の電位（Ｖｐ
ｒ）にプリチャージするプリチャージ回路４と、列選択
信号（ＳＷｃ）に従って所定の列の第１及び第２のビッ
ト線（ＢＬ１，ＢＬ２）と入出力線Ｉ０１，Ｉ０２とを
接続する列スイッチ回路５と、センス増幅活性化信号Ｓ
ＡＰ，ＳＡＮによりセンス増幅器（ＳＡ１・・・）の活
性化制御を行うセンス増幅活性化回路６ｘとを有する構
成となっている。
【０００４】なお、ワード線ドライブ回路３ｘは、図８
に示すように、入力端に行アドレス制御信号ＲＡＳ＊
（＊は低レベルアクティブを示す）を受けるインバータ
ＩＶ３１と、一端に行アドレス制御信号ＲＡＳ＊を受け
て所定時間遅らせる遅延回路ＤＬ３５と、遅延回路ＤＬ
３５及びインバータの出力信号それぞれをゲートに対応
して受け電源電位Ｖｄｄ点及び接地電位点間に直列接続
されたＮチャネル型のトランジスタＴ３１，Ｔ３２と、
インバータＩＶ３１の出力信号を所定時間遅延させる遅
延回路ＤＬ３６と、一端をこの遅延回路の出力端と接続
し他端をトランジスタＴ３１，Ｔ３２の直列接続点と接
続する容量素子Ｃ３３とを備え、トランジスタＴ３１，
Ｔ３２の直列接続点からワード線ドライブ電圧Ｖｗｄを
行デコーダ２に供給する。
に示すように、入力端に行アドレス制御信号ＲＡＳ＊
（＊は低レベルアクティブを示す）を受けるインバータ
ＩＶ３１と、一端に行アドレス制御信号ＲＡＳ＊を受け
て所定時間遅らせる遅延回路ＤＬ３５と、遅延回路ＤＬ
３５及びインバータの出力信号それぞれをゲートに対応
して受け電源電位Ｖｄｄ点及び接地電位点間に直列接続
されたＮチャネル型のトランジスタＴ３１，Ｔ３２と、
インバータＩＶ３１の出力信号を所定時間遅延させる遅
延回路ＤＬ３６と、一端をこの遅延回路の出力端と接続
し他端をトランジスタＴ３１，Ｔ３２の直列接続点と接
続する容量素子Ｃ３３とを備え、トランジスタＴ３１，
Ｔ３２の直列接続点からワード線ドライブ電圧Ｖｗｄを
行デコーダ２に供給する。
【０００５】このワード線ドライブ回路３ｘは、行アド
レス制御信号ＲＡＳ＊を活性化レベル（低レベル）とす
ることでトランジスタＴ３２をオン、Ｔ３１をオフして
これらトランジスタＴ３１，Ｔ３２の接続点を電源電位
Ｖｄｄ（Ｖｄｄ−Ｖｔ）とし、遅延回路ＤＬ３６及び容
量素子Ｃ３３によりワード線ドライブ電圧ＶｗｄをＶｄ
ｄ＋Ｖｔまで昇圧する。
レス制御信号ＲＡＳ＊を活性化レベル（低レベル）とす
ることでトランジスタＴ３２をオン、Ｔ３１をオフして
これらトランジスタＴ３１，Ｔ３２の接続点を電源電位
Ｖｄｄ（Ｖｄｄ−Ｖｔ）とし、遅延回路ＤＬ３６及び容
量素子Ｃ３３によりワード線ドライブ電圧ＶｗｄをＶｄ
ｄ＋Ｖｔまで昇圧する。
【０００６】次にこのダイナミック型半導体記憶装置の
動作について、図９に示されたタイミング波形図を併せ
て参照し説明する。
動作について、図９に示されたタイミング波形図を併せ
て参照し説明する。
【０００７】行アドレス制御信号ＲＡＳ＊が低レベルの
活性化レベルになると、まず、プリチャージ制御信号Ｐ
ＲＣが低レベルの非活性化レベルとなり、ビット線（Ｂ
Ｌ１，ＢＬ２，・・・）のプリチャージが停止し、この
後、行デコーダ２によって１本のワード線（例えばＷＬ
１）が選択レベルとなる。
活性化レベルになると、まず、プリチャージ制御信号Ｐ
ＲＣが低レベルの非活性化レベルとなり、ビット線（Ｂ
Ｌ１，ＢＬ２，・・・）のプリチャージが停止し、この
後、行デコーダ２によって１本のワード線（例えばＷＬ
１）が選択レベルとなる。
【０００８】この選択レベルのワード線（ＷＬ１）と接
続するメモリセル（ＭＣ１）が選択状態となって対応す
るビット線（ＢＬ１）と接続し、このメモリセル（ＭＣ
１）の記憶データに従ってビット線（ＢＬ１）の電位が
プリチャージ電位Ｖｐｒ（＝Ｖｄｄ／２）に対し変化す
る。一方、このビット線（ＢＬ１）と対応するビット線
（ＢＬ２）は、選択状態のメモリセルは接続されていな
いのでプリチャージ電位Ｖｐｒのままとなっている。
続するメモリセル（ＭＣ１）が選択状態となって対応す
るビット線（ＢＬ１）と接続し、このメモリセル（ＭＣ
１）の記憶データに従ってビット線（ＢＬ１）の電位が
プリチャージ電位Ｖｐｒ（＝Ｖｄｄ／２）に対し変化す
る。一方、このビット線（ＢＬ１）と対応するビット線
（ＢＬ２）は、選択状態のメモリセルは接続されていな
いのでプリチャージ電位Ｖｐｒのままとなっている。
【０００９】この後、センス増幅活性化回路６ｘによっ
て、プリチャージ電位Ｖｐｒから電源電位Ｖｄｄ，接地
電位へと変化するセンス増幅活性化信号ＳＡＰ，ＳＡＮ
がセンス増幅器（ＳＡ１）に供給され、センス増幅器
（ＳＡ１）は活性化してビット線（ＢＬ１，ＢＬ２）間
の差電圧を増幅し、ビット線（ＢＬ１，ＢＬ２）の一方
（ＢＬ１）を電源電位Ｖｄｄの高レベルに、他方（ＢＬ
２）を接地電位（０Ｖ）の低レベルとする。そして列選
択信号（ＳＷｃ）が選択レベルとなって増幅されたビッ
ト線（ＢＬ１，ＢＬ２）のデータが入出力線Ｉ０１，Ｉ
０２に伝達され、外部へ出力される。
て、プリチャージ電位Ｖｐｒから電源電位Ｖｄｄ，接地
電位へと変化するセンス増幅活性化信号ＳＡＰ，ＳＡＮ
がセンス増幅器（ＳＡ１）に供給され、センス増幅器
（ＳＡ１）は活性化してビット線（ＢＬ１，ＢＬ２）間
の差電圧を増幅し、ビット線（ＢＬ１，ＢＬ２）の一方
（ＢＬ１）を電源電位Ｖｄｄの高レベルに、他方（ＢＬ
２）を接地電位（０Ｖ）の低レベルとする。そして列選
択信号（ＳＷｃ）が選択レベルとなって増幅されたビッ
ト線（ＢＬ１，ＢＬ２）のデータが入出力線Ｉ０１，Ｉ
０２に伝達され、外部へ出力される。
【００１０】また、増幅されたビット線（ＢＬ１，ＢＬ
２）のデータのうちの一方（ＢＬ１側）は選択状態のメ
モリセル（ＭＣ１）の容量素子（Ｃ１）に伝達されて再
書込みされ、行アドレス制御信号ＲＡＳ＊が高レベルの
非活性化レベルとなって対応するワード線（ＷＬ１）が
非選択レベルになると、この再書込みされたデータがメ
モリセル（ＭＣ１）に保持されリフレッシュ動作（再書
込み動作）が終了する。この後、プリチャージ制御信号
ＰＲＣに従ってビット線（ＢＬ１，ＢＬ２）はプリチャ
ージ電位Ｖｐｒ（＝Ｖｄｄ／２）にプリチャージされ、
センス増幅活性化信号ＳＡＰ，ＳＡＮもプリチャージ電
位Ｖｐｒとなる。
２）のデータのうちの一方（ＢＬ１側）は選択状態のメ
モリセル（ＭＣ１）の容量素子（Ｃ１）に伝達されて再
書込みされ、行アドレス制御信号ＲＡＳ＊が高レベルの
非活性化レベルとなって対応するワード線（ＷＬ１）が
非選択レベルになると、この再書込みされたデータがメ
モリセル（ＭＣ１）に保持されリフレッシュ動作（再書
込み動作）が終了する。この後、プリチャージ制御信号
ＰＲＣに従ってビット線（ＢＬ１，ＢＬ２）はプリチャ
ージ電位Ｖｐｒ（＝Ｖｄｄ／２）にプリチャージされ、
センス増幅活性化信号ＳＡＰ，ＳＡＮもプリチャージ電
位Ｖｐｒとなる。
【００１１】このダイナミック半導体記憶装置では、メ
モリセルを選択状態とするワード線の選択レベルが、電
源電位Ｖｄｄに対して少なくともメモリセルのスイッチ
ング用のトランジスタＱ１のしきい値電圧分だけ高い電
位となっているので、このトランジスタＱ１による電圧
降下がなく、書込み，再書込みの際、ビット線の電源電
位Ｖｄｄレベルのデータがそのままメモリセルの容量素
子Ｃ１に書込まれ、また、読出しの際の記憶電位のトラ
ンジスタＱ１によるロスもなく、センス増幅の際の動作
余裕を大きくし、高速動作が可能となる。
モリセルを選択状態とするワード線の選択レベルが、電
源電位Ｖｄｄに対して少なくともメモリセルのスイッチ
ング用のトランジスタＱ１のしきい値電圧分だけ高い電
位となっているので、このトランジスタＱ１による電圧
降下がなく、書込み，再書込みの際、ビット線の電源電
位Ｖｄｄレベルのデータがそのままメモリセルの容量素
子Ｃ１に書込まれ、また、読出しの際の記憶電位のトラ
ンジスタＱ１によるロスもなく、センス増幅の際の動作
余裕を大きくし、高速動作が可能となる。
【００１２】しかしながら、選択ワード線を電源電位Ｖ
ｄｄ以上に昇圧した電位で駆動するため、この選択ワー
ド線と接続するトランジスタに過大なストレスがかか
り、その劣化を早める、という問題や、選択レベルの期
間が長くなるとその電位が低下して（図９の２点鎖線部
分）スイッチング用のトランジスタＱ１による電圧降下
が現れ、メモリセルへの書込み，再書込み電位が低下す
る、という問題点があり、これら問題点を解決するため
に、ワード線の選択レベルへの立上りから所定の期間、
及び非選択レベルへと変化する前の所定のタイミングか
ら非選択レベルへと変化するタイミングまでの期間だけ
選択レベルを電源電位Ｖｄｄより高くするようにした例
がある（例えば、特開平２−２４７８９２号公報参
照）。
ｄｄ以上に昇圧した電位で駆動するため、この選択ワー
ド線と接続するトランジスタに過大なストレスがかか
り、その劣化を早める、という問題や、選択レベルの期
間が長くなるとその電位が低下して（図９の２点鎖線部
分）スイッチング用のトランジスタＱ１による電圧降下
が現れ、メモリセルへの書込み，再書込み電位が低下す
る、という問題点があり、これら問題点を解決するため
に、ワード線の選択レベルへの立上りから所定の期間、
及び非選択レベルへと変化する前の所定のタイミングか
ら非選択レベルへと変化するタイミングまでの期間だけ
選択レベルを電源電位Ｖｄｄより高くするようにした例
がある（例えば、特開平２−２４７８９２号公報参
照）。
【００１３】ワード線の選択レベルを、その立上りタイ
ミング，立下りタイミングの所定の期間のみ電源電位Ｖ
ｄｄより高くするダイナミック型半導体記憶装置の例
（第２の例）のワード線ドライブ回路部分の回路図を図
１０（Ａ），（Ｂ）に示す。
ミング，立下りタイミングの所定の期間のみ電源電位Ｖ
ｄｄより高くするダイナミック型半導体記憶装置の例
（第２の例）のワード線ドライブ回路部分の回路図を図
１０（Ａ），（Ｂ）に示す。
【００１４】図１０（Ａ）に示されたワード線ドライブ
回路３ｙは、図１１の実線波形（ａ）に示すように、行
アドレス制御信号ＲＡＳ＊を活性化レベル（低レベル）
とすることでトランジスタＴ３２をオン、Ｔ３１をオフ
にしてこれらトランジスタＴ３１，Ｔ３２の接続点（Ｖ
ｗｄ）を電源電位Ｖｄｄ（Ｖｄｄ−Ｖｔ）とし、遅延回
路ＤＬ３８，ＥＸ−ＯＲゲートＧ３１及び容量素子Ｃ３
４により、ワード線ドライブ電圧Ｖｗｄを、遅延回路Ｄ
Ｌ３８の遅延時間に相当する期間だけＶｄｄ＋Ｖｔまで
昇圧する。また、行アドレス制御信号ＲＡＳ＊を非活性
化レベル（高レベル）とすることで遅延回路ＤＬ３８，
ＥＸ−ＯＲゲートＧ３１及び容量素子によりワード線ド
ライブ電圧Ｖｗｄを所定期間Ｖｄｄ＋Ｖｔまで昇圧した
後、トランジスタＴ３１をオンにして０Ｖまで低下させ
る。
回路３ｙは、図１１の実線波形（ａ）に示すように、行
アドレス制御信号ＲＡＳ＊を活性化レベル（低レベル）
とすることでトランジスタＴ３２をオン、Ｔ３１をオフ
にしてこれらトランジスタＴ３１，Ｔ３２の接続点（Ｖ
ｗｄ）を電源電位Ｖｄｄ（Ｖｄｄ−Ｖｔ）とし、遅延回
路ＤＬ３８，ＥＸ−ＯＲゲートＧ３１及び容量素子Ｃ３
４により、ワード線ドライブ電圧Ｖｗｄを、遅延回路Ｄ
Ｌ３８の遅延時間に相当する期間だけＶｄｄ＋Ｖｔまで
昇圧する。また、行アドレス制御信号ＲＡＳ＊を非活性
化レベル（高レベル）とすることで遅延回路ＤＬ３８，
ＥＸ−ＯＲゲートＧ３１及び容量素子によりワード線ド
ライブ電圧Ｖｗｄを所定期間Ｖｄｄ＋Ｖｔまで昇圧した
後、トランジスタＴ３１をオンにして０Ｖまで低下させ
る。
【００１５】図１０（Ｂ）に示されたワード線ドライブ
回路３ｚは、図１１の破線波形（ｂ）に示すように、行
アドレス制御信号ＲＡＳ＊を活性化レベルとすることで
トランジスタＴ３２をオン、続いてＴ３１をオフとして
これらトランジスタＴ３１，Ｔ３２の接続点（Ｖｗｄ）
をＶｄｄ（Ｖｄｄ−Ｖｔ）とし、行アドレス制御信号Ｒ
ＡＳ＊を非活性化レベルとすることで、遅延回路ＤＬ３
９及び容量素子Ｃ３５により、ワード線ドライブＶｗｄ
をＶｄｄ＋Ｖｔに昇圧した後、トランジスタＴ３１をオ
ンにしてこの電圧（Ｖｗｄ）を０Ｖまで低下させる。
回路３ｚは、図１１の破線波形（ｂ）に示すように、行
アドレス制御信号ＲＡＳ＊を活性化レベルとすることで
トランジスタＴ３２をオン、続いてＴ３１をオフとして
これらトランジスタＴ３１，Ｔ３２の接続点（Ｖｗｄ）
をＶｄｄ（Ｖｄｄ−Ｖｔ）とし、行アドレス制御信号Ｒ
ＡＳ＊を非活性化レベルとすることで、遅延回路ＤＬ３
９及び容量素子Ｃ３５により、ワード線ドライブＶｗｄ
をＶｄｄ＋Ｖｔに昇圧した後、トランジスタＴ３１をオ
ンにしてこの電圧（Ｖｗｄ）を０Ｖまで低下させる。
【００１６】これら第２の例では、行アドレス制御信号
ＲＡＳ＊の非活性化レベルの立上り時の所定の期間の
み、ワード線の選択レベルを電源電位Ｖｄｄ＋Ｖｔとし
ているので、メモリセルへのデータの書込み，再書込み
の際、電源電位Ｖｃｃレベルの高レベルデータの電位を
低下させることなく、メモリセルに書込むことができ、
また、図１０（Ａ）では、活性化レベルへの立下り時の
所定の期間のみ、Ｖｄｄ＋Ｖｔとしているので、メモリ
セルのデータ読出し時の動作速度を速くすることができ
る。また、これらは、スイッチング用のトランジスタ等
の劣化を軽減することができる。
ＲＡＳ＊の非活性化レベルの立上り時の所定の期間の
み、ワード線の選択レベルを電源電位Ｖｄｄ＋Ｖｔとし
ているので、メモリセルへのデータの書込み，再書込み
の際、電源電位Ｖｃｃレベルの高レベルデータの電位を
低下させることなく、メモリセルに書込むことができ、
また、図１０（Ａ）では、活性化レベルへの立下り時の
所定の期間のみ、Ｖｄｄ＋Ｖｔとしているので、メモリ
セルのデータ読出し時の動作速度を速くすることができ
る。また、これらは、スイッチング用のトランジスタ等
の劣化を軽減することができる。
【００１７】
【発明が解決しようとする課題】上述した従来のダイナ
ミック型半導体記憶装置では、第１及び第２の例とも、
メモリセルへのデータの書込み，再書込み時に、ワード
線の選択レベルを、電源電位Ｖｄｄに対し、少なくとも
メモリセルのスイッチング用のトランジスタのしきい値
電圧分だけ高くし、このトランジスタによる電源電位Ｖ
ｄｄレベルの高レベルにデータの電位低下を防止してい
るものの、メモリセルに書込まれる電位は電源電位Ｖｄ
ｄどまりであり、低電源電圧化が進んでいる現在では、
その電源電圧が低いためにメモリセルに書込まれる高レ
ベルデータの電位も低く、従って、読出し動作速度も低
下するという問題点がある。一方、メモリセルに書込ま
れる高レベルデータの電位は高い程、読出し動作速度は
速くなる。
ミック型半導体記憶装置では、第１及び第２の例とも、
メモリセルへのデータの書込み，再書込み時に、ワード
線の選択レベルを、電源電位Ｖｄｄに対し、少なくとも
メモリセルのスイッチング用のトランジスタのしきい値
電圧分だけ高くし、このトランジスタによる電源電位Ｖ
ｄｄレベルの高レベルにデータの電位低下を防止してい
るものの、メモリセルに書込まれる電位は電源電位Ｖｄ
ｄどまりであり、低電源電圧化が進んでいる現在では、
その電源電圧が低いためにメモリセルに書込まれる高レ
ベルデータの電位も低く、従って、読出し動作速度も低
下するという問題点がある。一方、メモリセルに書込ま
れる高レベルデータの電位は高い程、読出し動作速度は
速くなる。
【００１８】従って、本発明の目的は、低電源電圧化が
進んでも、メモリセルに書込まれる高レベルデータの電
位を高くし、読出し動作速度を速くすることができるダ
イナミック型半導体記憶装置を提供することにある。
進んでも、メモリセルに書込まれる高レベルデータの電
位を高くし、読出し動作速度を速くすることができるダ
イナミック型半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、それぞれスイッチング用のトランジ
スタと容量素子とを備えた複数のメモリセルのうちの選
択状態のメモリセルに高レベル側のデータを書込むと
き、このメモリセルに書込まれる高レベル側のデータの
電位が、電源電位に対し所定の電位だけ高くなるように
したことを特徴とし、詳しくは、それぞれスイッチング
用のトランジスタと容量素子とを備え行方向，列方向に
配置され選択状態のとき記憶データを読出し伝達された
データを書込む複数のメモリセルと、これら複数のメモ
リセルの各行それぞれと対応して設けられ選択レベルの
とき対応する行のメモリセルそれぞれのスイッチング用
のトランジスタをオンにしてこれらメモリセルを選択状
態とする複数のワード線と、前記複数のメモリセルの各
列それぞれと対応して設けられ対応する列の選択状態の
メモリセルの読出しデータ及び書込み用データ，再書込
み用データを伝達する複数のビット線と、前記複数のワ
ード線のうちの所定のワード線をアドレス信号に従って
選択する行デコーダと、この行デコーダにより選択され
たワード線を所定の電位の選択レベルに駆動するワード
線ドライブ回路と、前記複数のビット線それぞれと対応
して設けられ対応するビット線に伝達された読出しデー
タ及び外部からの書込み用のデータを増幅して前記再書
込み用データ及び書込み用データとして対応するビット
線に出力する複数のセンス増幅器とを有するダイナミッ
ク型半導体記憶装置において、前記再書込み用データ及
び書込み用データを対応するビットを通して選択状態の
メモリセルに伝達しこのメモリセルに書込むとき、前記
センス増幅器により増幅されるデータの高レベル側の電
位を電源電位に対し所定の電位だけ高い第１の電位とす
るデータレベル拡大手段を設け、かつ前記ワード線ドラ
イブ回路を、対応するワード線の選択レベルを前記第１
の電位に対し所定の電位だけ高い第２の電位とする回路
として構成される。
半導体記憶装置は、それぞれスイッチング用のトランジ
スタと容量素子とを備えた複数のメモリセルのうちの選
択状態のメモリセルに高レベル側のデータを書込むと
き、このメモリセルに書込まれる高レベル側のデータの
電位が、電源電位に対し所定の電位だけ高くなるように
したことを特徴とし、詳しくは、それぞれスイッチング
用のトランジスタと容量素子とを備え行方向，列方向に
配置され選択状態のとき記憶データを読出し伝達された
データを書込む複数のメモリセルと、これら複数のメモ
リセルの各行それぞれと対応して設けられ選択レベルの
とき対応する行のメモリセルそれぞれのスイッチング用
のトランジスタをオンにしてこれらメモリセルを選択状
態とする複数のワード線と、前記複数のメモリセルの各
列それぞれと対応して設けられ対応する列の選択状態の
メモリセルの読出しデータ及び書込み用データ，再書込
み用データを伝達する複数のビット線と、前記複数のワ
ード線のうちの所定のワード線をアドレス信号に従って
選択する行デコーダと、この行デコーダにより選択され
たワード線を所定の電位の選択レベルに駆動するワード
線ドライブ回路と、前記複数のビット線それぞれと対応
して設けられ対応するビット線に伝達された読出しデー
タ及び外部からの書込み用のデータを増幅して前記再書
込み用データ及び書込み用データとして対応するビット
線に出力する複数のセンス増幅器とを有するダイナミッ
ク型半導体記憶装置において、前記再書込み用データ及
び書込み用データを対応するビットを通して選択状態の
メモリセルに伝達しこのメモリセルに書込むとき、前記
センス増幅器により増幅されるデータの高レベル側の電
位を電源電位に対し所定の電位だけ高い第１の電位とす
るデータレベル拡大手段を設け、かつ前記ワード線ドラ
イブ回路を、対応するワード線の選択レベルを前記第１
の電位に対し所定の電位だけ高い第２の電位とする回路
として構成される。
【００２０】また、ワード線ドライブ回路による第２の
電位を、第１の電位より少なくともメモリセルのスイッ
チング用のトランジスタのしきい値電圧分だけ高い電位
とし、データレベル拡大手段を、対応するワード線が、
少なくとも選択レベルから非選択レベルへの変化する前
の所定のタイミングから前記非選択レベルとなるタイミ
ングまでの期間に、センス増幅器により増幅されるデー
タの高レベル側の電位を第１の電位にする回路とし、更
にデータレベル拡大手段を、センス増幅器の高電位側の
電源電位受電端に所定のタイミングで第１の電位と同一
電位の電源電位を供給する回路として構成される。
電位を、第１の電位より少なくともメモリセルのスイッ
チング用のトランジスタのしきい値電圧分だけ高い電位
とし、データレベル拡大手段を、対応するワード線が、
少なくとも選択レベルから非選択レベルへの変化する前
の所定のタイミングから前記非選択レベルとなるタイミ
ングまでの期間に、センス増幅器により増幅されるデー
タの高レベル側の電位を第１の電位にする回路とし、更
にデータレベル拡大手段を、センス増幅器の高電位側の
電源電位受電端に所定のタイミングで第１の電位と同一
電位の電源電位を供給する回路として構成される。
【００２１】また、外部からの電源電位を昇圧して内部
の所定の回路に供給する昇圧回路を有するダイナミック
型半導体記憶装置であって、データレベル拡大手段から
センス増幅器の高電位側の電源電位受電端への第１の電
位と同一電位の電源電位を、前記昇圧回路により昇圧さ
れた電位とし、更に、外部からの電源電位を降圧して内
部の所定の回路の電源電位として供給する降圧回路を有
するダイナミック型半導体記憶装置であって、データレ
ベル拡大手段からセンス増幅器の高電位側の電源電位受
電端への第１の電位と同一電位の電源電位を、前記外部
からの電源電位として構成される。
の所定の回路に供給する昇圧回路を有するダイナミック
型半導体記憶装置であって、データレベル拡大手段から
センス増幅器の高電位側の電源電位受電端への第１の電
位と同一電位の電源電位を、前記昇圧回路により昇圧さ
れた電位とし、更に、外部からの電源電位を降圧して内
部の所定の回路の電源電位として供給する降圧回路を有
するダイナミック型半導体記憶装置であって、データレ
ベル拡大手段からセンス増幅器の高電位側の電源電位受
電端への第１の電位と同一電位の電源電位を、前記外部
からの電源電位として構成される。
【００２２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２３】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００２４】この第１の実施の形態が図７に示された従
来のダイナミック型半導体記憶装置と相違する点は、セ
ンス増幅活性化回路６ｘに、再書込み用データ及び書込
み用データを対応するビット線（ＢＬ１，ＢＬ２等）を
通して選択状態のメモリセル（ＭＣ１，ＭＣ２等）に伝
達しこのメモリセルに書込むとき、対応するワード線
（ＷＬ１，ＷＬ２等）が選択レベルから非選択レベルへ
と変化する前の所定のタイミングから非選択レベルとな
るタイミングまでの期間に、センス増幅器（ＳＡ１等）
の高電位側の電源電位受電端に高電位側の電源電位に対
し所定の電位だけ高い第１の電位の電源電位を供給して
センス増幅器（ＳＡ１等）により増幅されるデータの高
レベル側の電位を上記第１の電位とするデータレベル拡
大手段を設けてセンス増幅活性化回路６とし、ワード線
ドライブ回路３ｘに、対応するワード線（ＷＬ１，ＷＬ
２等）の選択レベルを上記第１の電位に対し所定の電
位、具体的には、少なくともメモリセル（ＭＣ１，ＭＣ
２等）のスイッチング用のトランジスタＱ１のしきい値
電圧だけ高い第２の電位とする手段を設けてワード線ド
ライブ回路３とし、メモリセル（ＭＣ１，ＭＣ２等）に
書込まれる高レベル側のデータの電位が、電源電位に対
し所定の電位だけ高くなるようにした点にある。
来のダイナミック型半導体記憶装置と相違する点は、セ
ンス増幅活性化回路６ｘに、再書込み用データ及び書込
み用データを対応するビット線（ＢＬ１，ＢＬ２等）を
通して選択状態のメモリセル（ＭＣ１，ＭＣ２等）に伝
達しこのメモリセルに書込むとき、対応するワード線
（ＷＬ１，ＷＬ２等）が選択レベルから非選択レベルへ
と変化する前の所定のタイミングから非選択レベルとな
るタイミングまでの期間に、センス増幅器（ＳＡ１等）
の高電位側の電源電位受電端に高電位側の電源電位に対
し所定の電位だけ高い第１の電位の電源電位を供給して
センス増幅器（ＳＡ１等）により増幅されるデータの高
レベル側の電位を上記第１の電位とするデータレベル拡
大手段を設けてセンス増幅活性化回路６とし、ワード線
ドライブ回路３ｘに、対応するワード線（ＷＬ１，ＷＬ
２等）の選択レベルを上記第１の電位に対し所定の電
位、具体的には、少なくともメモリセル（ＭＣ１，ＭＣ
２等）のスイッチング用のトランジスタＱ１のしきい値
電圧だけ高い第２の電位とする手段を設けてワード線ド
ライブ回路３とし、メモリセル（ＭＣ１，ＭＣ２等）に
書込まれる高レベル側のデータの電位が、電源電位に対
し所定の電位だけ高くなるようにした点にある。
【００２５】次に、この第１の実施の形態の動作につい
て図２に示された各部信号のタイミング波形図を併せて
参照し説明する。
て図２に示された各部信号のタイミング波形図を併せて
参照し説明する。
【００２６】この第１の実施の形態においては、第１の
電位を、電源電位Ｖｄｄに対し、Ｎチャネル型のトラン
ジスタのしきい値電圧Ｖｔだけ高い電位（Ｖｄｄ＋Ｖ
ｔ）としており、ワード線の選択レベルは、この第１の
電位（Ｖｄｄ＋Ｖｔ）に対し、更にスイッチング用のト
ランジスタＱ１（Ｎチャネル型）のしきい値電圧Ｖｔだ
け高い電位（Ｖｄｄ＋２Ｖｔ）としている。
電位を、電源電位Ｖｄｄに対し、Ｎチャネル型のトラン
ジスタのしきい値電圧Ｖｔだけ高い電位（Ｖｄｄ＋Ｖ
ｔ）としており、ワード線の選択レベルは、この第１の
電位（Ｖｄｄ＋Ｖｔ）に対し、更にスイッチング用のト
ランジスタＱ１（Ｎチャネル型）のしきい値電圧Ｖｔだ
け高い電位（Ｖｄｄ＋２Ｖｔ）としている。
【００２７】まず、行アドレス制御信号ＲＡＳ＊が低レ
ベルの活性化レベルになりプリチャージ制御信号ＰＲＳ
が低レベルの非活性化レベルになると、ビット線（ＢＬ
１，ＢＬ２等）のプリチャージが停止し、この後、行デ
コーダ２によって１本のワード線（例えばＷＬ１）が選
択レベルとなる。このワード線の選択レベルは、ワード
線ドライブ回路３によって（Ｖｄｄ＋２Ｖｔ）の第２の
電位まで引き上げられる。
ベルの活性化レベルになりプリチャージ制御信号ＰＲＳ
が低レベルの非活性化レベルになると、ビット線（ＢＬ
１，ＢＬ２等）のプリチャージが停止し、この後、行デ
コーダ２によって１本のワード線（例えばＷＬ１）が選
択レベルとなる。このワード線の選択レベルは、ワード
線ドライブ回路３によって（Ｖｄｄ＋２Ｖｔ）の第２の
電位まで引き上げられる。
【００２８】この選択レベルのワード線（ＷＬ１）と接
続するメモリセル（ＭＣ１）が選択状態となって対応す
るビット線（ＢＬ１）と接続し、このメモリセル（ＭＣ
１）の記憶データに従ってビット線（ＢＬ１）の電位が
プリチャージ電位Ｖｐｒ（＝Ｖｄｄ／２）に対して変化
する。一方、このビット線（ＢＬ１）と対応するビット
線（ＢＬ２）は、選択状態のメモリセルが接続されてい
ないので、プリチャージ電位Ｖｐｒのままとなってい
る。
続するメモリセル（ＭＣ１）が選択状態となって対応す
るビット線（ＢＬ１）と接続し、このメモリセル（ＭＣ
１）の記憶データに従ってビット線（ＢＬ１）の電位が
プリチャージ電位Ｖｐｒ（＝Ｖｄｄ／２）に対して変化
する。一方、このビット線（ＢＬ１）と対応するビット
線（ＢＬ２）は、選択状態のメモリセルが接続されてい
ないので、プリチャージ電位Ｖｐｒのままとなってい
る。
【００２９】この後、センス制御信号ＳＥが活性化レベ
ルになると、センス増幅活性化回路６によって、プリチ
ャージ電位Ｖｐｒ（＝Ｖｄｄ／２）から電源電位Ｖｄｄ
及び接地電位（０Ｖ）へと変化するセンス増幅活性化信
号ＳＡＰ，ＳＡＮが供給され、センス増幅器（ＳＡ１）
は活性化してビット線（ＢＬ１，ＢＬ２）のうちの一方
（ＢＬ１）を電源電位Ｖｄｄの高レベルに、他方（ＢＬ
２）を接地電位の低レベルとする。そして、列選択信号
（ＳＷｃ）が選択レベルとなって増幅されたビット線
（ＢＬ１，ＢＬ２）のデータが入出力線Ｉ０１，Ｉ０２
に伝達され、外部へ出力される。
ルになると、センス増幅活性化回路６によって、プリチ
ャージ電位Ｖｐｒ（＝Ｖｄｄ／２）から電源電位Ｖｄｄ
及び接地電位（０Ｖ）へと変化するセンス増幅活性化信
号ＳＡＰ，ＳＡＮが供給され、センス増幅器（ＳＡ１）
は活性化してビット線（ＢＬ１，ＢＬ２）のうちの一方
（ＢＬ１）を電源電位Ｖｄｄの高レベルに、他方（ＢＬ
２）を接地電位の低レベルとする。そして、列選択信号
（ＳＷｃ）が選択レベルとなって増幅されたビット線
（ＢＬ１，ＢＬ２）のデータが入出力線Ｉ０１，Ｉ０２
に伝達され、外部へ出力される。
【００３０】行アドレス制御信号ＲＡＳ＊が高レベルの
非活性化レベルになると、センス増幅活性化信号ＳＡＰ
が（Ｖｄｄ＋Ｖｔ）の第１の電位まで上昇し、センス増
幅器（ＳＡ１）はこれに従って、高レベル側のビット線
（ＢＬ１）を（Ｖｄｄ＋Ｖｔ）の第１の電位まで上昇さ
せる。この結果、選択状態のメモリセル（ＭＣ１）の容
量素子Ｃ１にはこの第１の電位（Ｖｄｄ＋Ｖｔ）の高レ
ベルのデータが再書込みされ、選択レベルのワード線
（ＷＬ１）が非選択レベルになるとその高レベルのデー
タがメモリセル（ＭＣ１）に保持され、リフレッシュ動
作，再書込み動作が終了する。この後、プリチャージ制
御信号ＰＲＣが活性化レベルとなり、ビット線（ＢＬ
１，ＢＬ２）は再びプリチャージ電位Ｖｐｒ（＝Ｖｄｄ
／２）にプリチャージされ、また、センス増幅器活性化
信号ＳＡＰ，ＳＡＮもプリチャージ電位Ｖｐｒ（＝Ｖｄ
ｄ／２）に戻る。
非活性化レベルになると、センス増幅活性化信号ＳＡＰ
が（Ｖｄｄ＋Ｖｔ）の第１の電位まで上昇し、センス増
幅器（ＳＡ１）はこれに従って、高レベル側のビット線
（ＢＬ１）を（Ｖｄｄ＋Ｖｔ）の第１の電位まで上昇さ
せる。この結果、選択状態のメモリセル（ＭＣ１）の容
量素子Ｃ１にはこの第１の電位（Ｖｄｄ＋Ｖｔ）の高レ
ベルのデータが再書込みされ、選択レベルのワード線
（ＷＬ１）が非選択レベルになるとその高レベルのデー
タがメモリセル（ＭＣ１）に保持され、リフレッシュ動
作，再書込み動作が終了する。この後、プリチャージ制
御信号ＰＲＣが活性化レベルとなり、ビット線（ＢＬ
１，ＢＬ２）は再びプリチャージ電位Ｖｐｒ（＝Ｖｄｄ
／２）にプリチャージされ、また、センス増幅器活性化
信号ＳＡＰ，ＳＡＮもプリチャージ電位Ｖｐｒ（＝Ｖｄ
ｄ／２）に戻る。
【００３１】次に、この第１の実施の形態のワード線ド
ライブ回路３及びセンス増幅活性化回路６の具体的な回
路例を図３（Ａ），（Ｂ）に示す。
ライブ回路３及びセンス増幅活性化回路６の具体的な回
路例を図３（Ａ），（Ｂ）に示す。
【００３２】ワード線ドライブ回路３の構成は、図８に
示された従来例のワード線ドライブ回路３ｘと類似して
いるが、容量素子Ｃ３１の値が従来例と全く異ってい
る。従来例では、ワード線の選択レベルを、電源電位Ｖ
ｄｄに対し少なくともメモリセル（ＭＣ１等）のスイッ
チング用のトランジスタＱ１のしきい値電圧Ｖｔ分だけ
高い電位（Ｖｄｄ＋Ｖｔ）とする容量値となっているの
に対し、この第１の実施の形態では、電源電位Ｖｄｄに
対して所定の電位（Ｖｔ）だけ高い第１の電位（Ｖｄｄ
＋Ｖｔ）に対し、更に（少なくとも）メモリセル（ＭＣ
１等）のスイッチング用のトランジスタＱ１のしきい値
電圧（Ｖｔ）だけ高い第２の電位（Ｖｄｄ＋２Ｖｔ）と
する容量値となっている。
示された従来例のワード線ドライブ回路３ｘと類似して
いるが、容量素子Ｃ３１の値が従来例と全く異ってい
る。従来例では、ワード線の選択レベルを、電源電位Ｖ
ｄｄに対し少なくともメモリセル（ＭＣ１等）のスイッ
チング用のトランジスタＱ１のしきい値電圧Ｖｔ分だけ
高い電位（Ｖｄｄ＋Ｖｔ）とする容量値となっているの
に対し、この第１の実施の形態では、電源電位Ｖｄｄに
対して所定の電位（Ｖｔ）だけ高い第１の電位（Ｖｄｄ
＋Ｖｔ）に対し、更に（少なくとも）メモリセル（ＭＣ
１等）のスイッチング用のトランジスタＱ１のしきい値
電圧（Ｖｔ）だけ高い第２の電位（Ｖｄｄ＋２Ｖｔ）と
する容量値となっている。
【００３３】このワード線ドライブ回路３において、行
アドレス制御信号ＲＳＡ＊が低レベルの活性化レベルに
なると、インバータＩＶ３１の出力電圧を受けるトラン
ジスタＴ３２がオンし、続いて遅延回路ＤＬ３１の出力
電圧を受けるトランジスタＴ３１がオンして容量素子Ｃ
３１のワード線ドライブ電圧Ｖｗｄ出力端側が（Ｖｄｄ
−Ｖｔ）にチャージアップされる。続いてインバータＩ
Ｖ３１の出力電圧は遅延回路ＤＬ３２で遅れて容量素子
Ｃ３１の入力端側を電源電位Ｖｄｄにするので、ワード
線ドライブ電圧Ｖｗｄはその分、（Ｖｄｄ−Ｖｔ）から
上昇しようとする。
アドレス制御信号ＲＳＡ＊が低レベルの活性化レベルに
なると、インバータＩＶ３１の出力電圧を受けるトラン
ジスタＴ３２がオンし、続いて遅延回路ＤＬ３１の出力
電圧を受けるトランジスタＴ３１がオンして容量素子Ｃ
３１のワード線ドライブ電圧Ｖｗｄ出力端側が（Ｖｄｄ
−Ｖｔ）にチャージアップされる。続いてインバータＩ
Ｖ３１の出力電圧は遅延回路ＤＬ３２で遅れて容量素子
Ｃ３１の入力端側を電源電位Ｖｄｄにするので、ワード
線ドライブ電圧Ｖｗｄはその分、（Ｖｄｄ−Ｖｔ）から
上昇しようとする。
【００３４】このとき、行デコーダ２のトランジスタＴ
２２は、すでに前段側のＮＡＮＤゲートＧ２１等を含む
デコード部によって選択されてそのゲートが（Ｖｄｄ−
Ｖｔ）レベルにチャージアップされていてオン状態、ト
ランジスタＴ２３はオフ状態となっており、ワード線ド
ライブ電圧Ｖｗｄの上昇に伴って、まず、このトランジ
スタＴ２２のゲートがそのドレイン・ゲート間容量によ
って更に上昇してトランジスタＴ２１をオフにすること
によりその上昇電位を保ち、トランジスタＴ２２をオン
状態に保つ。この結果、ワード線ドライブ電圧Ｖｗｄ
は、このトランジスタＴ２２を通して選択されたワード
線に伝達され、この選択されたワード線の寄生容量の値
と容量素子Ｃ３１の容量値とによってワード線の選択レ
ベルの電位が決定される。この実施の形態では、ワード
線の選択レベルが少なくとも（Ｖｄｄ＋２Ｖｔ）となる
ように容量素子Ｃ３１の容量値が決定されており、ま
た、この選択レベルが（Ｖｄｄ＋２Ｖｔ）よりあまり大
きくならないように、トランジスタＴ３３，Ｔ３４によ
ってその上限を制限している。
２２は、すでに前段側のＮＡＮＤゲートＧ２１等を含む
デコード部によって選択されてそのゲートが（Ｖｄｄ−
Ｖｔ）レベルにチャージアップされていてオン状態、ト
ランジスタＴ２３はオフ状態となっており、ワード線ド
ライブ電圧Ｖｗｄの上昇に伴って、まず、このトランジ
スタＴ２２のゲートがそのドレイン・ゲート間容量によ
って更に上昇してトランジスタＴ２１をオフにすること
によりその上昇電位を保ち、トランジスタＴ２２をオン
状態に保つ。この結果、ワード線ドライブ電圧Ｖｗｄ
は、このトランジスタＴ２２を通して選択されたワード
線に伝達され、この選択されたワード線の寄生容量の値
と容量素子Ｃ３１の容量値とによってワード線の選択レ
ベルの電位が決定される。この実施の形態では、ワード
線の選択レベルが少なくとも（Ｖｄｄ＋２Ｖｔ）となる
ように容量素子Ｃ３１の容量値が決定されており、ま
た、この選択レベルが（Ｖｄｄ＋２Ｖｔ）よりあまり大
きくならないように、トランジスタＴ３３，Ｔ３４によ
ってその上限を制限している。
【００３５】次に、センス増幅活性化回路６について説
明する。
明する。
【００３６】まず、行アドレス制御信号ＲＡＳ＊が高レ
ベル（非活性化レベル）のときには、容量素子Ｃ６１の
両端間はトランジスタＴ６１によってチャージアップさ
れ、トランジスタＴ６２のゲートは（Ｖｄｄ−Ｖｔ）ま
でチャージアップされている。
ベル（非活性化レベル）のときには、容量素子Ｃ６１の
両端間はトランジスタＴ６１によってチャージアップさ
れ、トランジスタＴ６２のゲートは（Ｖｄｄ−Ｖｔ）ま
でチャージアップされている。
【００３７】次に、行アドレス制御信号ＲＡＳ＊が低レ
ベルの活性化レベルになると、インバータＩＶ６１，容
量素子Ｃ６１によってトランジスタＴ６２のゲートが電
源電位Ｖｄｄ以上にブートされ、トランジスタＴ６２は
オンして容量素子Ｃ６２の両端間はチャージアップさ
れ、トランジスタＴ６２，Ｔ６４のソースを電源電位Ｖ
ｄｄとする。
ベルの活性化レベルになると、インバータＩＶ６１，容
量素子Ｃ６１によってトランジスタＴ６２のゲートが電
源電位Ｖｄｄ以上にブートされ、トランジスタＴ６２は
オンして容量素子Ｃ６２の両端間はチャージアップさ
れ、トランジスタＴ６２，Ｔ６４のソースを電源電位Ｖ
ｄｄとする。
【００３８】次に、センス制御信号ＳＥ１が立上ると、
トランジスタＴ６８がオンしてセンス増幅活性化信号Ｓ
ＡＮを接地電位（０Ｖ）へと変化させ、トランジスタＴ
６５を介してトランジスタＴ６６をオンし、センス増幅
活性化信号ＳＡＰを（Ｖｄｄ−２Ｖｔ）まで上昇させる
（トランジスタＴ６６のゲートはトランジスタＴ６５に
よって（Ｖｄｄ−Ｖｔ）までしか上昇しないのでＳＡＰ
は（Ｖｄｄ−２Ｖｔ）どまり）。このとき、容量素子の
両端間は（Ｖｄｄ−Ｖｔ）までチャージアップされてい
る。
トランジスタＴ６８がオンしてセンス増幅活性化信号Ｓ
ＡＮを接地電位（０Ｖ）へと変化させ、トランジスタＴ
６５を介してトランジスタＴ６６をオンし、センス増幅
活性化信号ＳＡＰを（Ｖｄｄ−２Ｖｔ）まで上昇させる
（トランジスタＴ６６のゲートはトランジスタＴ６５に
よって（Ｖｄｄ−Ｖｔ）までしか上昇しないのでＳＡＰ
は（Ｖｄｄ−２Ｖｔ）どまり）。このとき、容量素子の
両端間は（Ｖｄｄ−Ｖｔ）までチャージアップされてい
る。
【００３９】次に、センス制御信号ＳＥ２が立上ると、
トランジスタＴ６６のゲートが容量素子Ｃ６３によりブ
ートされて電源電位Ｖｄｄ以上となり、トランジスタＴ
６６によってセンス増幅活性化信号ＳＡＰは電源電位Ｖ
ｄｄとなる。一方、ＳＡＮはトランジスタＴ６９により
急速に接地電位となる。
トランジスタＴ６６のゲートが容量素子Ｃ６３によりブ
ートされて電源電位Ｖｄｄ以上となり、トランジスタＴ
６６によってセンス増幅活性化信号ＳＡＰは電源電位Ｖ
ｄｄとなる。一方、ＳＡＮはトランジスタＴ６９により
急速に接地電位となる。
【００４０】次に、行アドレス制御信号ＲＡＳ＊が高レ
ベルの非活性化レベルになると、トランジスタＴ６６の
ゲートは（Ｖｄｄ−Ｖｔ）に戻り、センス増幅活性化信
号ＳＡＰが電源電位Ｖｄｄであるため、このトランジス
タＴ６６はオフとなる。また、トランジスタＴ６４がオ
ンし、電源電位Ｖｄｄにチャージアップされていた容量
素子Ｃ６２によってセンス増幅活性化信号ＳＡＰはブー
トされる。このとき、この容量素子Ｃ６２の容量値（Ｃ
６２）とセンス増幅活性化信号ＳＡＰの信号線の容量値
（Ｃｓａｐ）との関係を Ｃ６２・Ｖｄｄ＝（Ｃ６２＋Ｃｓａｐ）・Ｖｔ とすることにより、センス増幅活性化信号ＳＡＰを（Ｖ
ｄｄ＋Ｖｔ）とすることができる。トランジスタＴ６７
はＳＡＰを（Ｖｄｄ＋Ｖｔ）におさせるリミッタであ
る。
ベルの非活性化レベルになると、トランジスタＴ６６の
ゲートは（Ｖｄｄ−Ｖｔ）に戻り、センス増幅活性化信
号ＳＡＰが電源電位Ｖｄｄであるため、このトランジス
タＴ６６はオフとなる。また、トランジスタＴ６４がオ
ンし、電源電位Ｖｄｄにチャージアップされていた容量
素子Ｃ６２によってセンス増幅活性化信号ＳＡＰはブー
トされる。このとき、この容量素子Ｃ６２の容量値（Ｃ
６２）とセンス増幅活性化信号ＳＡＰの信号線の容量値
（Ｃｓａｐ）との関係を Ｃ６２・Ｖｄｄ＝（Ｃ６２＋Ｃｓａｐ）・Ｖｔ とすることにより、センス増幅活性化信号ＳＡＰを（Ｖ
ｄｄ＋Ｖｔ）とすることができる。トランジスタＴ６７
はＳＡＰを（Ｖｄｄ＋Ｖｔ）におさせるリミッタであ
る。
【００４１】この後、センス制御信号ＳＥ１，ＳＥ２が
低レベルとなってトランジスタＴ６４，Ｔ６８，Ｔ６９
をオフし、プリチャージ制御信号ＰＲＣを高レベルとす
ることにより、トランジスタＴ７０〜Ｔ７２をオンにし
てセンス増幅活性化信号ＳＡＰ，ＳＡＮをプリチャージ
電位Ｖｐｒ（＝Ｖｄｄ／２）とする。
低レベルとなってトランジスタＴ６４，Ｔ６８，Ｔ６９
をオフし、プリチャージ制御信号ＰＲＣを高レベルとす
ることにより、トランジスタＴ７０〜Ｔ７２をオンにし
てセンス増幅活性化信号ＳＡＰ，ＳＡＮをプリチャージ
電位Ｖｐｒ（＝Ｖｄｄ／２）とする。
【００４２】このように、このセンス増幅活性化回路６
は、センス増幅活性化信号ＳＡＰをＶｄｄレベルに駆動
制御する部分（Ｇ６２，Ｃ６３，Ｔ６５，Ｔ６６等）
と、（Ｖｄｄ＋Ｖｔ）に駆動制御する部分（Ｃ６１，Ｃ
６２，Ｃ６１，ＩＶ６１，ＩＶ６２，Ｔ６１〜Ｔ６４
等）と、ＳＡＮを接地電位に駆動制御する部分（Ｔ６
８，Ｔ６９等）と、ＳＡＰ，ＳＡＮをプリチャージ電位
Ｖｐｒ（＝Ｖｄｄ／２）に駆動制御する部分（Ｔ７０〜
Ｔ７２）とから構成される。
は、センス増幅活性化信号ＳＡＰをＶｄｄレベルに駆動
制御する部分（Ｇ６２，Ｃ６３，Ｔ６５，Ｔ６６等）
と、（Ｖｄｄ＋Ｖｔ）に駆動制御する部分（Ｃ６１，Ｃ
６２，Ｃ６１，ＩＶ６１，ＩＶ６２，Ｔ６１〜Ｔ６４
等）と、ＳＡＮを接地電位に駆動制御する部分（Ｔ６
８，Ｔ６９等）と、ＳＡＰ，ＳＡＮをプリチャージ電位
Ｖｐｒ（＝Ｖｄｄ／２）に駆動制御する部分（Ｔ７０〜
Ｔ７２）とから構成される。
【００４３】このように、この第１の実施の形態では、
選択状態のメモリセルに高レベルのデータを書込むと
き、このメモリセルに書込まれるデータの電位が、電源
電位Ｖｄｄに対し所定の電位（この実施の形態ではしき
い値電圧Ｖｔ）だけ高い電位となるようにしたので、低
電源電圧化が実施されたとしても、メモリセルからビッ
ト線に読出されるデータのレベルを高くすることがで
き、センス増幅動作，データ読出し動作の高速化をはか
ることができる。
選択状態のメモリセルに高レベルのデータを書込むと
き、このメモリセルに書込まれるデータの電位が、電源
電位Ｖｄｄに対し所定の電位（この実施の形態ではしき
い値電圧Ｖｔ）だけ高い電位となるようにしたので、低
電源電圧化が実施されたとしても、メモリセルからビッ
ト線に読出されるデータのレベルを高くすることがで
き、センス増幅動作，データ読出し動作の高速化をはか
ることができる。
【００４４】図４は本発明の第２の実施の形態のワード
線ドライブ回路部分の回路図である。
線ドライブ回路部分の回路図である。
【００４５】この第２の実施の形態は、図１及び図３
（Ａ）に示された第１の実施の形態のワード線ドライブ
回路３に代えて図４に示されたワード線ドライブ回路３
ａとしたものであり、そのタイミング波形図は、図５に
示すとおりである。
（Ａ）に示された第１の実施の形態のワード線ドライブ
回路３に代えて図４に示されたワード線ドライブ回路３
ａとしたものであり、そのタイミング波形図は、図５に
示すとおりである。
【００４６】すなわち、ワード線（例えばＷＬ１）の選
択レベルを、選択レベルに立上ってからの所定の期間
と、非選択レベルとなる前の所定のタイミングから非選
択レベルとなるまでの期間とで（Ｖｄｄ＋２Ｖｔ）とな
るようにし、これらの期間以外では（Ｖｄｄ−Ｖｔ）と
なるようにしたものである。上述の期間は、遅延回路Ｄ
Ｌ３４とＥＸ−ＯＲゲートＧ３１とで定まり、その電位
は容量素子Ｃ３２の容量値と選択レベルのワード線の容
量値とで決定される。
択レベルを、選択レベルに立上ってからの所定の期間
と、非選択レベルとなる前の所定のタイミングから非選
択レベルとなるまでの期間とで（Ｖｄｄ＋２Ｖｔ）とな
るようにし、これらの期間以外では（Ｖｄｄ−Ｖｔ）と
なるようにしたものである。上述の期間は、遅延回路Ｄ
Ｌ３４とＥＸ−ＯＲゲートＧ３１とで定まり、その電位
は容量素子Ｃ３２の容量値と選択レベルのワード線の容
量値とで決定される。
【００４７】このようなワード線ドライブ回路とするこ
とにより、ワード線と接続するトランジスタに過大なス
トレスがかかるのを低減し、その劣化を軽減することが
できる。
とにより、ワード線と接続するトランジスタに過大なス
トレスがかかるのを低減し、その劣化を軽減することが
できる。
【００４８】この第２の実施の形態においても、第１の
実施の形態と同様の効果がある。また、ワード線ドライ
ブ回路を、図１０（Ｂ）と同様の回路（ただし、容量素
子Ｃ３５の容量値は異なる）とし、ワード線の非選択レ
ベルへの立下り前の所定の期間だけ（Ｖｄｄ＋２Ｖｔ）
とすることもできる。
実施の形態と同様の効果がある。また、ワード線ドライ
ブ回路を、図１０（Ｂ）と同様の回路（ただし、容量素
子Ｃ３５の容量値は異なる）とし、ワード線の非選択レ
ベルへの立下り前の所定の期間だけ（Ｖｄｄ＋２Ｖｔ）
とすることもできる。
【００４９】図６（Ａ），（Ｂ）は本発明の第３及び第
４の実施の形態の主としてセンス増幅活性化回路部分の
回路図である。
４の実施の形態の主としてセンス増幅活性化回路部分の
回路図である。
【００５０】図６（Ａ）に示された第３の実施の形態
は、外部からの電源電圧Ｖｄｈを降圧して内部の各回路
の電源電位Ｖｄｄとして供給する内部降圧回路７を有す
るダイナミック型半導体記憶装置に本発明を適用したも
のである。
は、外部からの電源電圧Ｖｄｈを降圧して内部の各回路
の電源電位Ｖｄｄとして供給する内部降圧回路７を有す
るダイナミック型半導体記憶装置に本発明を適用したも
のである。
【００５１】この第３の実施の形態では、外部からの電
源電位Ｖｄｈを、電源電位Ｖｄｄに対し所定の電位だけ
高い第１の電位として、センス増幅活性化信号ＳＡＰに
使用している。このような構成とすることにより、セン
ス増幅活性化回路６ａの回路構成を単純化し、かつ回路
素子数を低減することができる。
源電位Ｖｄｈを、電源電位Ｖｄｄに対し所定の電位だけ
高い第１の電位として、センス増幅活性化信号ＳＡＰに
使用している。このような構成とすることにより、セン
ス増幅活性化回路６ａの回路構成を単純化し、かつ回路
素子数を低減することができる。
【００５２】図６（Ｂ）に示された第４の実施の形態
は、外部からの電源電位Ｖｄｄを昇圧して内部の所定の
回路に供給する内部昇圧回路８を有するダイナミック型
半導体記憶装置に適用したものである。
は、外部からの電源電位Ｖｄｄを昇圧して内部の所定の
回路に供給する内部昇圧回路８を有するダイナミック型
半導体記憶装置に適用したものである。
【００５３】この第４の実施の形態では、内部昇圧回路
８により昇圧された電位Ｖｈを、電源電位Ｖｄｄに対し
所定の電位だけ高い第１の電位として、センス増幅活性
化信号ＳＡＰに使用している。この第４の実施の形態に
おいても第３の実施の形態と同様にセンス増幅活性化回
路６ａの回路構成を単純化し、かつ回路素子数を低減す
ることができる。
８により昇圧された電位Ｖｈを、電源電位Ｖｄｄに対し
所定の電位だけ高い第１の電位として、センス増幅活性
化信号ＳＡＰに使用している。この第４の実施の形態に
おいても第３の実施の形態と同様にセンス増幅活性化回
路６ａの回路構成を単純化し、かつ回路素子数を低減す
ることができる。
【００５４】例えば、１６ＭビットＤＲＡＭの場合、一
般的には５１２Ｋビット単位でセンス増幅活性化回路が
設けられて、計３２個必要となるが、このような構成と
して内部降圧回路７，内部昇圧回路８の出力電圧、外部
からの電源電圧を３２個のセンス増幅活性化回路６ａで
共通使用することにより、回路素子数を大幅に低減する
ことができる。
般的には５１２Ｋビット単位でセンス増幅活性化回路が
設けられて、計３２個必要となるが、このような構成と
して内部降圧回路７，内部昇圧回路８の出力電圧、外部
からの電源電圧を３２個のセンス増幅活性化回路６ａで
共通使用することにより、回路素子数を大幅に低減する
ことができる。
【００５５】なお、これら第３，第４の実施の形態にお
いても第１の実施の形態と同様の効果があり、また、第
２の実施の形態と組合せることもできる。
いても第１の実施の形態と同様の効果があり、また、第
２の実施の形態と組合せることもできる。
【００５６】
【発明の効果】以上説明したように本発明は、選択状態
のメモリセルにデータを書込むとき、このメモリセルに
書込まれる高レベル側のデータの電位が電源電位より所
定の電位だけ高くなるようにしたので、低電源電圧化が
進んでも、ビット線に読出されるデータのレベルを高く
することができ、従ってセンス増幅動作，読出し動作を
高速化することができる効果がある。
のメモリセルにデータを書込むとき、このメモリセルに
書込まれる高レベル側のデータの電位が電源電位より所
定の電位だけ高くなるようにしたので、低電源電圧化が
進んでも、ビット線に読出されるデータのレベルを高く
することができ、従ってセンス増幅動作，読出し動作を
高速化することができる効果がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング波形図である。
めの各部信号のタイミング波形図である。
【図３】図１に示された実施の形態のワード線ドライブ
回路部分及びセンス増幅活性化回路部分の具体例を示す
回路図である。
回路部分及びセンス増幅活性化回路部分の具体例を示す
回路図である。
【図４】本発明の第２の実施の形態のワード線ドライバ
回路部分の回路図である。
回路部分の回路図である。
【図５】図４に示された実施の形態の動作を説明するた
めの各部信号のタイミング波形図である。
めの各部信号のタイミング波形図である。
【図６】本発明の第３及び第４の実施の形態を示す回路
図である。
図である。
【図７】従来のダイナミック型半導体記憶装置の第１の
例を示す回路図である。
例を示す回路図である。
【図８】図７に示されたダイナミック型半導体記憶装置
のワード線ドライブ回路部分の具体例を示す回路図であ
る。
のワード線ドライブ回路部分の具体例を示す回路図であ
る。
【図９】図７及び図８に示されたダイナミック型半導体
記憶装置の動作を説明するための各部信号のタイミング
波形図である。
記憶装置の動作を説明するための各部信号のタイミング
波形図である。
【図１０】従来のダイナミック型半導体記憶装置の第２
の例のワード線ドライブ回路部分の具体例を示す回路図
である。
の例のワード線ドライブ回路部分の具体例を示す回路図
である。
【図１１】図１０に示されたダイナミック型半導体記憶
装置の動作を説明するためのタイミング波形図である。
装置の動作を説明するためのタイミング波形図である。
【符号の説明】 １ メモリセルアレイ ２ 行デコーダ ３，３ａ，３ｘ〜３ｚ ワード線ドライブ回路 ４ プリチャージ回路 ５ 列スイッチ回路 ６，６ａ，６ｘ センス増幅活性化回路 ７ 内部降圧回路 ８ 内部昇圧回路 ＢＬ１，ＢＬ２ ビット線 ＭＣ１〜ＭＣｎ メモリセル ＷＬ１〜ＷＬｎ ワード線
Claims (7)
- 【請求項１】 それぞれスイッチング用のトランジスタ
と容量素子とを備えた複数のメモリセルのうちの選択状
態のメモリセルに高レベル側のデータを書込むとき、こ
のメモリセルに書込まれる高レベル側のデータの電位
が、電源電位に対し所定の電位だけ高くなるようにした
ことを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】 それぞれスイッチング用のトランジスタ
と容量素子とを備え行方向，列方向に配置され選択状態
のとき記憶データを読出し伝達されたデータを書込む複
数のメモリセルと、これら複数のメモリセルの各行それ
ぞれと対応して設けられ選択レベルのとき対応する行の
メモリセルそれぞれのスイッチング用のトランジスタを
オンにしてこれらメモリセルを選択状態とする複数のワ
ード線と、前記複数のメモリセルの各列それぞれと対応
して設けられ対応する列の選択状態のメモリセルの読出
しデータ及び書込み用データ，再書込み用データを伝達
する複数のビット線と、前記複数のワード線のうちの所
定のワード線をアドレス信号に従って選択する行デコー
ダと、この行デコーダにより選択されたワード線を所定
の電位の選択レベルに駆動するワード線ドライブ回路
と、前記複数のビット線それぞれと対応して設けられ対
応するビット線に伝達された読出しデータ及び外部から
の書込み用のデータを増幅して前記再書込み用データ及
び書込み用データとして対応するビット線に出力する複
数のセンス増幅器とを有するダイナミック型半導体記憶
装置において、前記再書込み用データ及び書込み用デー
タを対応するビットを通して選択状態のメモリセルに伝
達しこのメモリセルに書込むとき、前記センス増幅器に
より増幅されるデータの高レベル側の電位を電源電位に
対し所定の電位だけ高い第１の電位とするデータレベル
拡大手段を設け、かつ前記ワード線ドライブ回路を、対
応するワード線の選択レベルを前記第１の電位に対し所
定の電位だけ高い第２の電位とする回路とした請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項３】 ワード線ドライブ回路による第２の電位
を、第１の電位より少なくともメモリセルのスイッチン
グ用のトランジスタのしきい値電圧分だけ高い電位とし
た請求項２記載のダイナミック型半導体記憶装置。 - 【請求項４】 データレベル拡大手段を、対応するワー
ド線が、少なくとも選択レベルから非選択レベルへの変
化する前の所定のタイミングから前記非選択レベルとな
るタイミングまでの期間に、センス増幅器により増幅さ
れるデータの高レベル側の電位を第１の電位にする回路
とした請求項２記載のダイナミック型半導体記憶装置。 - 【請求項５】 データレベル拡大手段を、センス増幅器
の高電位側の電源電位受電端に所定のタイミングで第１
の電位と同一電位の電源電位を供給する回路とした請求
項２記載のダイナミック型半導体記憶装置。 - 【請求項６】 外部からの電源電位を昇圧して内部の所
定の回路に供給する昇圧回路を有するダイナミック型半
導体記憶装置であって、データレベル拡大手段からセン
ス増幅器の高電位側の電源電位受電端への第１の電位と
同一電位の電源電位を、前記昇圧回路により昇圧された
電位とした請求項５記載のダイナミック半導体記憶装
置。 - 【請求項７】 外部からの電源電位を降圧して内部の所
定の回路の電源電位として供給する降圧回路を有するダ
イナミック型半導体記憶装置であって、データレベル拡
大手段からセンス増幅器の高電位側の電源電位受電端へ
の第１の電位と同一電位の電源電位を、前記外部からの
電源電位とした請求項５記載のダイナミック型半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282922A JPH09128966A (ja) | 1995-10-31 | 1995-10-31 | ダイナミック型半導体記憶装置 |
| US08/719,880 US5719814A (en) | 1995-10-31 | 1996-09-25 | Semiconductor memory device capable of storing high potential level of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282922A JPH09128966A (ja) | 1995-10-31 | 1995-10-31 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128966A true JPH09128966A (ja) | 1997-05-16 |
Family
ID=17658857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282922A Pending JPH09128966A (ja) | 1995-10-31 | 1995-10-31 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5719814A (ja) |
| JP (1) | JPH09128966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| DE19756928B4 (de) * | 1997-05-31 | 2006-03-16 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Übersteuern eines Bitleitungs-Leseverstärkers |
| JP2011076696A (ja) * | 2009-09-30 | 2011-04-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びビットライン感知増幅回路の駆動方法 |
| JP2022033693A (ja) * | 2020-08-17 | 2022-03-02 | エトロン テクノロジー，インコーポレイテッド | Ｄｒａｍチップ |
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|---|---|---|---|---|
| KR100240419B1 (ko) * | 1997-03-18 | 2000-01-15 | 윤종용 | 반도체 메모리 장치 및 그것의 데이터 독출 방법 |
| JP3386684B2 (ja) * | 1997-03-19 | 2003-03-17 | シャープ株式会社 | 半導体記憶装置 |
| JPH10302468A (ja) * | 1997-04-23 | 1998-11-13 | Toshiba Corp | 半導体記憶装置 |
| US6002634A (en) * | 1997-11-14 | 1999-12-14 | Ramtron International Corporation | Sense amplifier latch driver circuit for a 1T/1C ferroelectric memory |
| DE19929095B4 (de) * | 1998-06-29 | 2005-12-08 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001084768A (ja) | 1999-09-10 | 2001-03-30 | Mitsubishi Electric Corp | 半導体装置 |
| US6219294B1 (en) * | 2000-01-13 | 2001-04-17 | Micron Technology, Inc. | Multiplexed noisy-quiet power busing for improved area efficiencies and pause performance in DRAM memories |
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| KR950008673B1 (ko) * | 1992-12-05 | 1995-08-04 | 삼성전자주식회사 | 반도체집적회로의 워드라인 승압회로 및 그 제어회로 |
-
1995
- 1995-10-31 JP JP7282922A patent/JPH09128966A/ja active Pending
-
1996
- 1996-09-25 US US08/719,880 patent/US5719814A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5719814A (en) | 1998-02-17 |
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