JPH10302468A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10302468A JPH10302468A JP9106141A JP10614197A JPH10302468A JP H10302468 A JPH10302468 A JP H10302468A JP 9106141 A JP9106141 A JP 9106141A JP 10614197 A JP10614197 A JP 10614197A JP H10302468 A JPH10302468 A JP H10302468A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】
【課題】メモリシステムの低電圧化と動作高速性の両立
を達成すること。 【解決手段】レギュレータ11は、外部電源Ｖccを降圧し
システムの安定した内部電源電位Ｖint を生成する。昇
圧回路12は電位Ｖint よりも高いロウ系の高電位Ｖwlh
を生成する。ビット線“Ｈ”（ハイレベル）電位発生回
路15は電位Ｖintからメモリシステムのビット線の
“Ｈ”電位Ｖblh を生成する。Ｖblh 電位は、電位Ｖwl
h からメモリセルアレイ10中のメモリセルのしきい電圧
Ｖth分だけ低い電位よりも高い。Ｖblh ／２発生回路19
からの１／２Ｖblh 電位は、ダミーワード線駆動回路20
及びイコライズ回路21に供給される。ダミーワード線駆
動回路20ではビット線の“Ｈ”（ハイレベル），“Ｌ”
（ローレベル）の読みだし信号量を等しくするよう参照
ビット線電位を変化させる。
を達成すること。 【解決手段】レギュレータ11は、外部電源Ｖccを降圧し
システムの安定した内部電源電位Ｖint を生成する。昇
圧回路12は電位Ｖint よりも高いロウ系の高電位Ｖwlh
を生成する。ビット線“Ｈ”（ハイレベル）電位発生回
路15は電位Ｖintからメモリシステムのビット線の
“Ｈ”電位Ｖblh を生成する。Ｖblh 電位は、電位Ｖwl
h からメモリセルアレイ10中のメモリセルのしきい電圧
Ｖth分だけ低い電位よりも高い。Ｖblh ／２発生回路19
からの１／２Ｖblh 電位は、ダミーワード線駆動回路20
及びイコライズ回路21に供給される。ダミーワード線駆
動回路20ではビット線の“Ｈ”（ハイレベル），“Ｌ”
（ローレベル）の読みだし信号量を等しくするよう参照
ビット線電位を変化させる。
Description
【０００１】
【発明の属する技術分野】この発明は、特に低電圧動作
と高速性を要求される半導体記憶装置に適用される。
と高速性を要求される半導体記憶装置に適用される。
【０００２】
【従来の技術】半導体記憶装置は、システムの低電圧化
に伴い、いかにデータのセンス速度が遅くならないよう
にするかということが重要である。ここで着目すべき
は、セルトランジスタ（メモリセルともいう）のゲート
絶縁膜厚が薄くなることにより、ワード線のブートレベ
ルが低電圧化される。しかし、一方ではメモリセルの許
容最小しきい電圧は世代間でほとんど変化していないと
いう点である。
に伴い、いかにデータのセンス速度が遅くならないよう
にするかということが重要である。ここで着目すべき
は、セルトランジスタ（メモリセルともいう）のゲート
絶縁膜厚が薄くなることにより、ワード線のブートレベ
ルが低電圧化される。しかし、一方ではメモリセルの許
容最小しきい電圧は世代間でほとんど変化していないと
いう点である。
【０００３】図１０は、従来のＤＲＡＭ（Dynamic RAM
）の読み出し動作に関するワード線とビット線の波形
図を示す。システムの低電圧化がそれほど著しくないＤ
ＲＡＭでは、ワード線ＷＬのブート電圧Ｖwlh 1 が十分
に高い仕様である。この場合、オンするメモリセルのし
きい電圧分の降下（Ｖth）は、読み出し時のセンス速度
に何等悪影響を与えなかった。次に説明する。
）の読み出し動作に関するワード線とビット線の波形
図を示す。システムの低電圧化がそれほど著しくないＤ
ＲＡＭでは、ワード線ＷＬのブート電圧Ｖwlh 1 が十分
に高い仕様である。この場合、オンするメモリセルのし
きい電圧分の降下（Ｖth）は、読み出し時のセンス速度
に何等悪影響を与えなかった。次に説明する。
【０００４】図１０において、メモリセルのストレージ
ノードの“Ｈ”（ハイレベル）電位の取り得る最大値Ｖ
sn(1)maxは、ワード線ブート電圧（Ｖwlh 1 ）より規定
される。すなわち、Ｖwlh 1 よりメモリセルのしきい電
圧（Ｖth）分降下したレベルとなる。
ノードの“Ｈ”（ハイレベル）電位の取り得る最大値Ｖ
sn(1)maxは、ワード線ブート電圧（Ｖwlh 1 ）より規定
される。すなわち、Ｖwlh 1 よりメモリセルのしきい電
圧（Ｖth）分降下したレベルとなる。
【０００５】読み出しのビット線の“Ｈ”電位（Ｖblh
）は、メモリセルの“Ｈ”電位と等しいか、より低い
値で設定可能であった。つまり、Ｖsn(1)max≧Ｖblh で
あって、結果的にＶblh ＝Ｖsn(1) となっていた（Ｖsn
(1) はメモリセルのストレージノードの“Ｈ”電位とし
て決定された値（≦Ｖsn(1)max））。これに伴い、イコ
ライズ（またはプリチャージ）用としての参照ビット線
電位（Ｖblh ／２）も、センスアンプにおいて駆動能力
を発揮する十分な電位を与えることになり、高速な読み
出しを可能とする（図中の式のＣb はビット線容量、Ｃ
s はメモリセルのストレージ容量）。
）は、メモリセルの“Ｈ”電位と等しいか、より低い
値で設定可能であった。つまり、Ｖsn(1)max≧Ｖblh で
あって、結果的にＶblh ＝Ｖsn(1) となっていた（Ｖsn
(1) はメモリセルのストレージノードの“Ｈ”電位とし
て決定された値（≦Ｖsn(1)max））。これに伴い、イコ
ライズ（またはプリチャージ）用としての参照ビット線
電位（Ｖblh ／２）も、センスアンプにおいて駆動能力
を発揮する十分な電位を与えることになり、高速な読み
出しを可能とする（図中の式のＣb はビット線容量、Ｃ
s はメモリセルのストレージ容量）。
【０００６】すなわち、センス側のビット線電位は、保
持データに対応する電位Ｖsn(0) あるいはＶsn(1) を持
つメモリセルのストレージノードと繋がる。センス側の
ビット線電位はイコライズ電位（Ｖblh ／２）からセン
ス電位（ＶＢＬ(0) あるいはＶＢＬ(1) ）に変化する。
ここでは、ビット線に繋がるストレージノードの電位も
センス電位に変化することを示している。その後、この
センス電位は参照ビット線の電位、すなわち、Ｖblh ／
２と比較されるセンス増幅を経ることにより、メモリセ
ルのデータとして読み出される。
持データに対応する電位Ｖsn(0) あるいはＶsn(1) を持
つメモリセルのストレージノードと繋がる。センス側の
ビット線電位はイコライズ電位（Ｖblh ／２）からセン
ス電位（ＶＢＬ(0) あるいはＶＢＬ(1) ）に変化する。
ここでは、ビット線に繋がるストレージノードの電位も
センス電位に変化することを示している。その後、この
センス電位は参照ビット線の電位、すなわち、Ｖblh ／
２と比較されるセンス増幅を経ることにより、メモリセ
ルのデータとして読み出される。
【０００７】上記ＤＲＡＭにおいて、そのメモリセルの
ストレージノードにおける“Ｌ”電位Ｖsn(0) と“Ｈ”
電位Ｖsn(1) には、読み出し時のセンス速度に支障がな
い程度の電位差が設けられる。従って、読み出し時のビ
ット線の“Ｈ”電位（Ｖblh）は、何等支障なくメモリ
セルの“Ｈ”電位と等しく設定される仕様が一般的であ
った。
ストレージノードにおける“Ｌ”電位Ｖsn(0) と“Ｈ”
電位Ｖsn(1) には、読み出し時のセンス速度に支障がな
い程度の電位差が設けられる。従って、読み出し時のビ
ット線の“Ｈ”電位（Ｖblh）は、何等支障なくメモリ
セルの“Ｈ”電位と等しく設定される仕様が一般的であ
った。
【０００８】しかしながら、システムの低電圧化が著し
いＤＲＡＭでは、図１１に示される波形図のように、メ
モリセルのしきい電圧分の降下（Ｖth）が、読み出し時
のセンス速度に悪影響を与える。次に説明する。
いＤＲＡＭでは、図１１に示される波形図のように、メ
モリセルのしきい電圧分の降下（Ｖth）が、読み出し時
のセンス速度に悪影響を与える。次に説明する。
【０００９】図１１におけるワード線ＷＬのブート電圧
Ｖwlh 2 は、図１０のＶwlh 1 に比べてさらに低く設定
されている。すると、上述と同様のメモリセルのしきい
電圧分の降下（Ｖth）の影響により、メモリセルの取り
得る“Ｈ”電位Ｖsn(1)maxも低下する。この図１２に示
されるように、ビット線“Ｈ”電位（Ｖblh ）は、メモ
リセルの“Ｈ”電位Ｖsn(1)maxと等しいかあるいはより
低く設定されるのが一般的である。従って、参照ビット
線電位（Ｖblh ／２）も図１０と比べて低下する。
Ｖwlh 2 は、図１０のＶwlh 1 に比べてさらに低く設定
されている。すると、上述と同様のメモリセルのしきい
電圧分の降下（Ｖth）の影響により、メモリセルの取り
得る“Ｈ”電位Ｖsn(1)maxも低下する。この図１２に示
されるように、ビット線“Ｈ”電位（Ｖblh ）は、メモ
リセルの“Ｈ”電位Ｖsn(1)maxと等しいかあるいはより
低く設定されるのが一般的である。従って、参照ビット
線電位（Ｖblh ／２）も図１０と比べて低下する。
【００１０】この結果、読み出し時のセンス速度が遅く
なる。すなわち、図示しないセンスアンプに供給される
動作電源の電位（Ｖblh ）、そして参照ビット線電位Ｖ
blh／２及びビット線のセンス電位（ＶＢＬ(0) あるい
はＶＢＬ(1) ）が全体的に低いレベルとなる。これによ
り、センスアンプ内の増幅動作するトランジスタの駆動
能力を落とし、増幅動作が緩慢になる。
なる。すなわち、図示しないセンスアンプに供給される
動作電源の電位（Ｖblh ）、そして参照ビット線電位Ｖ
blh／２及びビット線のセンス電位（ＶＢＬ(0) あるい
はＶＢＬ(1) ）が全体的に低いレベルとなる。これによ
り、センスアンプ内の増幅動作するトランジスタの駆動
能力を落とし、増幅動作が緩慢になる。
【００１１】
【発明が解決しようとする課題】半導体記憶装置のシス
テムの低電圧化に伴ってワード線のブート電圧が低くな
り、メモリセルの“Ｈ”（ハイレベル）電位は、メモリ
セルの持つしきい電圧の影響を受けさらに低くなる。こ
うなると、メモリセルの“Ｈ”電位とビット線の“Ｈ”
電位とを等しく設定する構成では、参照ビット線電位も
低くならざるを得ず、センス系回路での読み出し動作の
高速性に支障をきたす恐れがある。この発明は上記のよ
うな事情を考慮し、その課題は、システムの低電圧化と
動作高速性の両立を達成する半導体記憶装置を提供する
ことである。
テムの低電圧化に伴ってワード線のブート電圧が低くな
り、メモリセルの“Ｈ”（ハイレベル）電位は、メモリ
セルの持つしきい電圧の影響を受けさらに低くなる。こ
うなると、メモリセルの“Ｈ”電位とビット線の“Ｈ”
電位とを等しく設定する構成では、参照ビット線電位も
低くならざるを得ず、センス系回路での読み出し動作の
高速性に支障をきたす恐れがある。この発明は上記のよ
うな事情を考慮し、その課題は、システムの低電圧化と
動作高速性の両立を達成する半導体記憶装置を提供する
ことである。
【００１２】
【課題を解決するための手段】この発明の半導体記憶装
置は、ワード線とビット線に所定のタイミングでワード
線制御信号とビット線制御信号が供給され、これらワー
ド線制御信号とビット線制御信号とで選択制御されるそ
れぞれの記憶用素子からなるメモリセルをマトリクス状
に配列してなるメモリセルアレイと、前記各ワード線と
第１の電位との間に設けられ、前記ワード線制御信号が
供給されて選択されるワード線の電位を前記第１の電位
よりも高い第２の電位に昇圧する第１の昇圧回路と、前
記各ビット線と前記第１の電位との間に設けられ、前記
ビット線制御信号が供給されて選択されるビット線の電
位を、前記第２の電位から前記メモリセルのしきい電圧
分だけ低い電位よりも高い第３の電位とする電位発生回
路と、前記第３の電位を動作電源として動作する、前記
選択制御される前記メモリセルの記憶データが伝達され
る読み出し側のビット線の電位と、参照ビット線の電位
との差を増幅するセンスアンプ回路とを具備したことを
特徴とする。
置は、ワード線とビット線に所定のタイミングでワード
線制御信号とビット線制御信号が供給され、これらワー
ド線制御信号とビット線制御信号とで選択制御されるそ
れぞれの記憶用素子からなるメモリセルをマトリクス状
に配列してなるメモリセルアレイと、前記各ワード線と
第１の電位との間に設けられ、前記ワード線制御信号が
供給されて選択されるワード線の電位を前記第１の電位
よりも高い第２の電位に昇圧する第１の昇圧回路と、前
記各ビット線と前記第１の電位との間に設けられ、前記
ビット線制御信号が供給されて選択されるビット線の電
位を、前記第２の電位から前記メモリセルのしきい電圧
分だけ低い電位よりも高い第３の電位とする電位発生回
路と、前記第３の電位を動作電源として動作する、前記
選択制御される前記メモリセルの記憶データが伝達され
る読み出し側のビット線の電位と、参照ビット線の電位
との差を増幅するセンスアンプ回路とを具備したことを
特徴とする。
【００１３】さらに、この発明の半導体記憶装置は、前
記センスアンプ回路の動作時に読み出し側のビット線電
位と参照側のビット線電位との差が前記メモリセルの
“Ｈ”（ハイレベル）電位，“Ｌ”（ローレベル）電位
いずれの記憶データの読み出し時にも等しくなるように
調整する制御回路を具備する。
記センスアンプ回路の動作時に読み出し側のビット線電
位と参照側のビット線電位との差が前記メモリセルの
“Ｈ”（ハイレベル）電位，“Ｌ”（ローレベル）電位
いずれの記憶データの読み出し時にも等しくなるように
調整する制御回路を具備する。
【００１４】この発明では、システムの低電圧化に対応
しつつ、ビット線読み出し信号量を保ったまま参照ビッ
ト線電位を高くすることができセンス速度を速める。ま
た、上記制御回路によって、第３の電位を用いるビット
線の“Ｈ”（ハイレベル）電位を、記憶データを表すメ
モリセルの“Ｈ”（ハイレベル）電位より大きく設定し
たことにより生ずるビット線読み出し信号の“Ｈ”
“Ｌ”間不均衡の是正を行う。
しつつ、ビット線読み出し信号量を保ったまま参照ビッ
ト線電位を高くすることができセンス速度を速める。ま
た、上記制御回路によって、第３の電位を用いるビット
線の“Ｈ”（ハイレベル）電位を、記憶データを表すメ
モリセルの“Ｈ”（ハイレベル）電位より大きく設定し
たことにより生ずるビット線読み出し信号の“Ｈ”
“Ｌ”間不均衡の是正を行う。
【００１５】
【発明の実施の形態】図１は、この発明の第１実施例に
係るＤＲＡＭの要部を示すブロック図である。メモリセ
ルアレイ10は、ワード線ＷＬとビット線ＢＬに所定のタ
イミングで制御信号が供給されることによって選択制御
されるメモリセルをマトリクス状に配列している。レギ
ュレータ11は、外部電源Ｖccを降圧し、メモリシステム
の安定した内部電源電位Ｖint を生成する。
係るＤＲＡＭの要部を示すブロック図である。メモリセ
ルアレイ10は、ワード線ＷＬとビット線ＢＬに所定のタ
イミングで制御信号が供給されることによって選択制御
されるメモリセルをマトリクス状に配列している。レギ
ュレータ11は、外部電源Ｖccを降圧し、メモリシステム
の安定した内部電源電位Ｖint を生成する。
【００１６】昇圧回路12は、電位Ｖint よりも高いロウ
系の高電位Ｖwlh （高電位Ｖppと同様）を生成する。こ
の電位Ｖwlh は、ロウデコーダ13及びワード線駆動回路
14の動作電源となる。ビット線“Ｈ”（ハイレベル）電
位発生回路15は、電位Ｖintを用いて、このメモリシス
テムのビット線の“Ｈ”電位Ｖblh を生成する。このＶ
blh 電位は、上記電位Ｖwlh からメモリセルアレイ10中
のメモリセルのしきい電圧Ｖth分だけ低い電位よりも高
い。換言すれば、このＶblh 電位は、メモリセルのスト
レージノードの“Ｈ”電位、すなわち、１つの記憶デー
タとして現れるメモリセルの“Ｈ”（ハイレベル）電位
の取り得る最大値Ｖsn(1)maxよりも高い。このＶblh 電
位は、センスアンプ／データラッチ17の動作電源とな
る。カラムデコーダ16は電位Ｖint により制御され、そ
のデコード信号は、カラムゲート18を介して外部の入出
力Ｉ／Ｏとメモリセルアレイ10との間の信号の伝達を制
御する。
系の高電位Ｖwlh （高電位Ｖppと同様）を生成する。こ
の電位Ｖwlh は、ロウデコーダ13及びワード線駆動回路
14の動作電源となる。ビット線“Ｈ”（ハイレベル）電
位発生回路15は、電位Ｖintを用いて、このメモリシス
テムのビット線の“Ｈ”電位Ｖblh を生成する。このＶ
blh 電位は、上記電位Ｖwlh からメモリセルアレイ10中
のメモリセルのしきい電圧Ｖth分だけ低い電位よりも高
い。換言すれば、このＶblh 電位は、メモリセルのスト
レージノードの“Ｈ”電位、すなわち、１つの記憶デー
タとして現れるメモリセルの“Ｈ”（ハイレベル）電位
の取り得る最大値Ｖsn(1)maxよりも高い。このＶblh 電
位は、センスアンプ／データラッチ17の動作電源とな
る。カラムデコーダ16は電位Ｖint により制御され、そ
のデコード信号は、カラムゲート18を介して外部の入出
力Ｉ／Ｏとメモリセルアレイ10との間の信号の伝達を制
御する。
【００１７】Ｖblh ／２発生回路19は、Ｖblh とＶint
の電位を受け、Ｖblh の中間の電位（Ｖblh ／２）を生
成する。このＶblh ／２電位は、ダミーワード線駆動回
路20及びイコライズ回路21に供給される。
の電位を受け、Ｖblh の中間の電位（Ｖblh ／２）を生
成する。このＶblh ／２電位は、ダミーワード線駆動回
路20及びイコライズ回路21に供給される。
【００１８】上記構成によれば、メモリセルの“Ｈ”電
位とビット線の“Ｈ”電位とが異なるシステムとなる。
これにより、ビット線の“Ｈ”電位はメモリセルの
“Ｈ”電位に依存しないで設定することができ、参照ビ
ット線電位（Ｖblh ／２）は、メモリセルの“Ｈ”電位
の半分よりも高い設定とすることができる。この結果、
センスアンプ／データラッチ17の動作電源がメモリセル
の“Ｈ”電位より高く設定されると共に、センスアンプ
／データラッチ17のラッチノードでの参照電位は上記参
照ビット線電位（Ｖblh ／２）であるため、読み出し動
作の高速性を損なうことを防ぐ。
位とビット線の“Ｈ”電位とが異なるシステムとなる。
これにより、ビット線の“Ｈ”電位はメモリセルの
“Ｈ”電位に依存しないで設定することができ、参照ビ
ット線電位（Ｖblh ／２）は、メモリセルの“Ｈ”電位
の半分よりも高い設定とすることができる。この結果、
センスアンプ／データラッチ17の動作電源がメモリセル
の“Ｈ”電位より高く設定されると共に、センスアンプ
／データラッチ17のラッチノードでの参照電位は上記参
照ビット線電位（Ｖblh ／２）であるため、読み出し動
作の高速性を損なうことを防ぐ。
【００１９】この発明に関し、データのセンス速度を速
めるために、ビット線“Ｈ”電位を、メモリセルの持つ
“Ｈ”電位より大きく設定した場合、ビット線読み出し
信号の“Ｈ”“Ｌ”間不均衡が生じる。
めるために、ビット線“Ｈ”電位を、メモリセルの持つ
“Ｈ”電位より大きく設定した場合、ビット線読み出し
信号の“Ｈ”“Ｌ”間不均衡が生じる。
【００２０】すなわち、図２の波形図に示されるよう
に、メモリセルの“Ｈ”電位がビット線“Ｈ”電位より
も低く、メモリセルの“Ｌ”電位もビット線“Ｌ”電位
も０Ｖであることから、ビット線“Ｈ”読み出し信号量
が“Ｌ”のそれよりも少なくなってしまう。両者の和は
メモリセルの“Ｈ”電位そもそもの低電圧性のため一定
である。これにより、ビット線の“Ｈ”、“Ｌ”が常に
偏った読み出し信号量である（図中の式のＣb はビット
線容量、Ｃs はメモリセルのストレージ容量）。
に、メモリセルの“Ｈ”電位がビット線“Ｈ”電位より
も低く、メモリセルの“Ｌ”電位もビット線“Ｌ”電位
も０Ｖであることから、ビット線“Ｈ”読み出し信号量
が“Ｌ”のそれよりも少なくなってしまう。両者の和は
メモリセルの“Ｈ”電位そもそもの低電圧性のため一定
である。これにより、ビット線の“Ｈ”、“Ｌ”が常に
偏った読み出し信号量である（図中の式のＣb はビット
線容量、Ｃs はメモリセルのストレージ容量）。
【００２１】図２の波形図において、センス側のビット
線電位は、保持データに対応する電位Ｖsn(0) あるいは
Ｖsn(1) を持つメモリセルのストレージノードと繋が
る。ここで、Ｖsn(1) は、ワード線ブート電圧（Ｖwlh
）より規定されるメモリセルの“Ｈ”電位の取り得る
最大値Ｖsn(1)maxに等しい。また、Ｖsn(0) は０Ｖの接
地電位である。センス側のビット線電位はイコライズ電
位（Ｖblh ／２）からセンス電位（ＶＢＬ(0) あるいは
ＶＢＬ(1) ）に変化する。ここでは、ビット線に繋がる
ストレージノードの電位もセンス電位に変化することを
示している。その後、このセンス電位は参照ビット線電
位Ｖblh ／２と比較されるセンス増幅を経ることによ
り、メモリセルのデータとして読み出される。
線電位は、保持データに対応する電位Ｖsn(0) あるいは
Ｖsn(1) を持つメモリセルのストレージノードと繋が
る。ここで、Ｖsn(1) は、ワード線ブート電圧（Ｖwlh
）より規定されるメモリセルの“Ｈ”電位の取り得る
最大値Ｖsn(1)maxに等しい。また、Ｖsn(0) は０Ｖの接
地電位である。センス側のビット線電位はイコライズ電
位（Ｖblh ／２）からセンス電位（ＶＢＬ(0) あるいは
ＶＢＬ(1) ）に変化する。ここでは、ビット線に繋がる
ストレージノードの電位もセンス電位に変化することを
示している。その後、このセンス電位は参照ビット線電
位Ｖblh ／２と比較されるセンス増幅を経ることによ
り、メモリセルのデータとして読み出される。
【００２２】しかし、上述したように、ビット線“Ｈ”
読み出し信号量が“Ｌ”のそれよりも｛Ｃs ／（Ｃb ＋
Ｃs ）｝×Δｖ少ない不均衡が生じるので、ビット線の
ＶＢＬ(1) データがセンスアンプ増幅時に反転し、正確
な読み出しができなくなる恐れがある。このことは、製
品の不良率の増大につながる。
読み出し信号量が“Ｌ”のそれよりも｛Ｃs ／（Ｃb ＋
Ｃs ）｝×Δｖ少ない不均衡が生じるので、ビット線の
ＶＢＬ(1) データがセンスアンプ増幅時に反転し、正確
な読み出しができなくなる恐れがある。このことは、製
品の不良率の増大につながる。
【００２３】そこで、この発明では、メモリセルアレイ
内のダミーワード線とダミーセルに関し、ダミーワード
線にデータ読み出し時に適切な電位変化を与える、ある
いは、ダミーセルに適切な電位を与えておいてデータ読
み出し時にダミーワード線を駆動することにより、参照
ビット線の電位を調整し、両読み出し信号量を、たとえ
メモリセルのしきい値にプロセスばらつきがあっても等
しくすることを実現する。
内のダミーワード線とダミーセルに関し、ダミーワード
線にデータ読み出し時に適切な電位変化を与える、ある
いは、ダミーセルに適切な電位を与えておいてデータ読
み出し時にダミーワード線を駆動することにより、参照
ビット線の電位を調整し、両読み出し信号量を、たとえ
メモリセルのしきい値にプロセスばらつきがあっても等
しくすることを実現する。
【００２４】この発明の第２の実施の形態以降は、セン
ス速度を速めるためにビット線“Ｈ”電位をセル“Ｈ”
電圧以上に設定した場合に生ずるビット線読み出し信号
の“Ｈ”“Ｌ”間不均衡の是正を行う回路システムに関
する。
ス速度を速めるためにビット線“Ｈ”電位をセル“Ｈ”
電圧以上に設定した場合に生ずるビット線読み出し信号
の“Ｈ”“Ｌ”間不均衡の是正を行う回路システムに関
する。
【００２５】図３は、この発明の第２の実施の形態に係
るＤＲＡＭのメモリセルアレイ部を示す回路図であり、
図１のメモリセルアレイ10に相当する。信号読み出しビ
ット線（ＢＬまたは／ＢＬ（／は図では上にバーがあ
る））と２本のダミーワード線（ＤＷＬ１1 ，2 または
ＤＷＬ0 ，3 ）との間に、それぞれ容量がメモリセルの
半分（０．５Ｃs ）の単純結合容量ダミーセルを１個ず
つ配置する。さらに、参照ビット線（／ＢＬまたはＢ
Ｌ）と別の２本のダミーワード線（ＤＷＬ0 ，3 または
ＤＷＬ1 ，2 ）との間にもそれぞれ同様のダミーセルを
１個ずつ配置する。
るＤＲＡＭのメモリセルアレイ部を示す回路図であり、
図１のメモリセルアレイ10に相当する。信号読み出しビ
ット線（ＢＬまたは／ＢＬ（／は図では上にバーがあ
る））と２本のダミーワード線（ＤＷＬ１1 ，2 または
ＤＷＬ0 ，3 ）との間に、それぞれ容量がメモリセルの
半分（０．５Ｃs ）の単純結合容量ダミーセルを１個ず
つ配置する。さらに、参照ビット線（／ＢＬまたはＢ
Ｌ）と別の２本のダミーワード線（ＤＷＬ0 ，3 または
ＤＷＬ1 ，2 ）との間にもそれぞれ同様のダミーセルを
１個ずつ配置する。
【００２６】このような構成によって、読み出しにおけ
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max＝Ｖsn(1) ）よりも高く
設定されたシステムにおいて、ワード線選択時に前記４
本のダミーワード線に適切な電位変動を与えて、ビット
線“Ｈ”“Ｌ”読み出し信号量を等しくする。図３にお
いて、Ｖsn(1) は、
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max＝Ｖsn(1) ）よりも高く
設定されたシステムにおいて、ワード線選択時に前記４
本のダミーワード線に適切な電位変動を与えて、ビット
線“Ｈ”“Ｌ”読み出し信号量を等しくする。図３にお
いて、Ｖsn(1) は、
【００２７】
【数２】 であるので、Ｖsn(1) をＶblh −Δｖと表す。上記(2)
式で、Ｖwlh はワード線ブート電圧、Ｖth(cell.h)は
“Ｈ”書き込み時のメモリセルのしきい電圧である。
式で、Ｖwlh はワード線ブート電圧、Ｖth(cell.h)は
“Ｈ”書き込み時のメモリセルのしきい電圧である。
【００２８】図４はワード線駆動回路を示す回路図であ
り、図１の14内に複数形成されるワード線４本分の駆動
回路の１つである。各ＣＭＯＳインバータＩＶ0 〜3 の
共通入力端には、このワード線駆動回路の活性／非活性
を制御するロウアドレス信号Ａｄｄ(n) が供給され、各
ＣＭＯＳインバータＩＶ0 〜3 の各電源には各ワード線
を選択制御するためのロウアドレス信号ＷＬＤＶ(0) 〜
(3) が供給される。各ＣＭＯＳインバータＩＶ0 〜3 の
出力は対応するワード線に繋がり、その各ワード線へ、
Ａｄｄ(n) 及びＷＬＤＶ(0) 〜(3) に応じて駆動信号Ｗ
Ｌ（4n）〜（4n+3）を送出する。各ワード線と接地電位
と間に接続されたトランジスタＲＴ0 〜3 はリセット用
トランジスタであり、その各ゲートにリセットのための
ロウアドレス信号ＷＬＲＳＴ(0) 〜(3) が供給され制御
される。上記図４のようなワード線駆動回路で、ワード
線ＷＬ1 を選択した時、ダミーセルがない場合にはビッ
ト線“Ｈ”読み出し電位は、
り、図１の14内に複数形成されるワード線４本分の駆動
回路の１つである。各ＣＭＯＳインバータＩＶ0 〜3 の
共通入力端には、このワード線駆動回路の活性／非活性
を制御するロウアドレス信号Ａｄｄ(n) が供給され、各
ＣＭＯＳインバータＩＶ0 〜3 の各電源には各ワード線
を選択制御するためのロウアドレス信号ＷＬＤＶ(0) 〜
(3) が供給される。各ＣＭＯＳインバータＩＶ0 〜3 の
出力は対応するワード線に繋がり、その各ワード線へ、
Ａｄｄ(n) 及びＷＬＤＶ(0) 〜(3) に応じて駆動信号Ｗ
Ｌ（4n）〜（4n+3）を送出する。各ワード線と接地電位
と間に接続されたトランジスタＲＴ0 〜3 はリセット用
トランジスタであり、その各ゲートにリセットのための
ロウアドレス信号ＷＬＲＳＴ(0) 〜(3) が供給され制御
される。上記図４のようなワード線駆動回路で、ワード
線ＷＬ1 を選択した時、ダミーセルがない場合にはビッ
ト線“Ｈ”読み出し電位は、
【００２９】
【数３】 また、ビット線“Ｌ”読み出し電位は、
【００３０】
【数４】 となって、両読み出し信号量が等しくならない（ＶＢＬ
(1) −（Ｖblh ／２）＜（Ｖblh ／２）−ＶＢＬ(0)
）。ここで、Ｃb はビット線容量、Ｃs はメモリセル
のストレージ容量である。このビット線読み出しの
“Ｈ”“Ｌ”不均衡は前記図２に示されている。
(1) −（Ｖblh ／２）＜（Ｖblh ／２）−ＶＢＬ(0)
）。ここで、Ｃb はビット線容量、Ｃs はメモリセル
のストレージ容量である。このビット線読み出しの
“Ｈ”“Ｌ”不均衡は前記図２に示されている。
【００３１】図２から、参照ビット線電位は、Ｖblh ／
２である。これを（Ｖblh ／２）−｛Ｃs ／（Ｃb ＋Ｃ
s ）｝・（Δｖ／２）にシフトすることにより、両読み
出し信号量を等しくすることができる。このシフトされ
た電位は、Ｖsn(1) ／２より大きな値なので、Ｖblh ＝
Ｖsn(1) と設定した場合と比較して、ビット線読み出し
信号量を保ったまま参照ビット線電位を高くし、センス
速度を速めることになる。
２である。これを（Ｖblh ／２）−｛Ｃs ／（Ｃb ＋Ｃ
s ）｝・（Δｖ／２）にシフトすることにより、両読み
出し信号量を等しくすることができる。このシフトされ
た電位は、Ｖsn(1) ／２より大きな値なので、Ｖblh ＝
Ｖsn(1) と設定した場合と比較して、ビット線読み出し
信号量を保ったまま参照ビット線電位を高くし、センス
速度を速めることになる。
【００３２】図３において、ダミーセル容量がＣs ／２
の場合（図では０．５Ｃs ）、例えばＷＬ1 の選択時
に、参照ビット線との間にダミーセルを持つ２本のダミ
ーワード線ＤＷＬ1 ，2 それぞれの電位変化ΔＶdwl1，
ΔＶdwl2の和を以下の式(5) のようにし、残る２本ＤＷ
Ｌ0 ，3 をＶblh ／２にそろえることで、上述の参照ビ
ット線の電位シフトが実現できる。
の場合（図では０．５Ｃs ）、例えばＷＬ1 の選択時
に、参照ビット線との間にダミーセルを持つ２本のダミ
ーワード線ＤＷＬ1 ，2 それぞれの電位変化ΔＶdwl1，
ΔＶdwl2の和を以下の式(5) のようにし、残る２本ＤＷ
Ｌ0 ，3 をＶblh ／２にそろえることで、上述の参照ビ
ット線の電位シフトが実現できる。
【００３３】
【数５】
【００３４】図５（ａ），（ｂ）は、上式(5) の条件を
満足させる回路図を示している。すなわち、ビット線
“Ｈ”“Ｌ”読み出し信号量を等しくすることができる
ダミーワード線駆動回路である。ダミーワード線選択回
路31及びダミーワード線プリチャージ制御回路32は、各
ワード線を選択制御するためのロウアドレス信号（図４
に対応記号あり、番号の（）は取去ったもの）が供給さ
れることによって制御され、その出力はダミーワード線
駆動回路20を制御する。ダミーワード線駆動回路20に
は、Ｖblh ／２の発生回路（19；図１に図示）からの、
Ｖblh ／２が供給される。
満足させる回路図を示している。すなわち、ビット線
“Ｈ”“Ｌ”読み出し信号量を等しくすることができる
ダミーワード線駆動回路である。ダミーワード線選択回
路31及びダミーワード線プリチャージ制御回路32は、各
ワード線を選択制御するためのロウアドレス信号（図４
に対応記号あり、番号の（）は取去ったもの）が供給さ
れることによって制御され、その出力はダミーワード線
駆動回路20を制御する。ダミーワード線駆動回路20に
は、Ｖblh ／２の発生回路（19；図１に図示）からの、
Ｖblh ／２が供給される。
【００３５】図５（ａ）の回路図において、ダミーワー
ド線選択回路31は、各ワード線を選択制御するためのロ
ウアドレス信号ＷＬＤＶ1 ，2 を入力しＮＯＲゲートか
らインバータを介した信号Ｗ12を生成する。ダミーワー
ド線選択回路31はロウ系の回路と同様Ｖpp系回路であ
り、信号Ｗ12の“Ｈ”電位はＶwlh に等しい。ダミーワ
ード線プリチャージ制御回路32は、リセットのためのロ
ウアドレス信号ＷＬＲＳＴ1 ，2 を入力するＮＯＲゲー
トの出力を、信号Ｗ03，／Ｗ03（後述の図５（ｂ）のダ
ミーワード線選択回路31の信号；／Ｗ03の先頭の／は図
では上にバーがある）で制御されるクロックドインバー
タ321 が受け、クロックドインバータ321からプリチャ
ージ信号を出力する。クロックドインバータ321 の動作
電源は、図１のＶint 電位である。322 はターンオフ用
のトランジスタである。上記信号Ｗ12とプリチャージ信
号は、ダミーワード線駆動回路20に供給される。ダミー
ワード線駆動回路20の動作電源は図１のＶblh 電位であ
る。このＶblh 電位にドレインが接続されるトランジス
タ201 は、メモリセルと同じしきい電圧を有する。トラ
ンジスタ201 と接地電位との間に設けられた直列トラン
ジスタ202 〜204 は、トランジスタ201 に比べてしきい
電圧が低く、動作時、そのゲート電位が十分高いのでし
きい電圧の影響をほとんど受けない。トランジスタ202
，203 の共通ゲートに上記プリチャージ信号が与えら
れる。トランジスタ202 ，203 の共通ドレインに上記Ｖ
blh ／２電位が与えられる。トランジスタ201 ，204 の
ゲートにはダミーワード線選択回路31からの信号Ｗ12が
与えられる。
ド線選択回路31は、各ワード線を選択制御するためのロ
ウアドレス信号ＷＬＤＶ1 ，2 を入力しＮＯＲゲートか
らインバータを介した信号Ｗ12を生成する。ダミーワー
ド線選択回路31はロウ系の回路と同様Ｖpp系回路であ
り、信号Ｗ12の“Ｈ”電位はＶwlh に等しい。ダミーワ
ード線プリチャージ制御回路32は、リセットのためのロ
ウアドレス信号ＷＬＲＳＴ1 ，2 を入力するＮＯＲゲー
トの出力を、信号Ｗ03，／Ｗ03（後述の図５（ｂ）のダ
ミーワード線選択回路31の信号；／Ｗ03の先頭の／は図
では上にバーがある）で制御されるクロックドインバー
タ321 が受け、クロックドインバータ321からプリチャ
ージ信号を出力する。クロックドインバータ321 の動作
電源は、図１のＶint 電位である。322 はターンオフ用
のトランジスタである。上記信号Ｗ12とプリチャージ信
号は、ダミーワード線駆動回路20に供給される。ダミー
ワード線駆動回路20の動作電源は図１のＶblh 電位であ
る。このＶblh 電位にドレインが接続されるトランジス
タ201 は、メモリセルと同じしきい電圧を有する。トラ
ンジスタ201 と接地電位との間に設けられた直列トラン
ジスタ202 〜204 は、トランジスタ201 に比べてしきい
電圧が低く、動作時、そのゲート電位が十分高いのでし
きい電圧の影響をほとんど受けない。トランジスタ202
，203 の共通ゲートに上記プリチャージ信号が与えら
れる。トランジスタ202 ，203 の共通ドレインに上記Ｖ
blh ／２電位が与えられる。トランジスタ201 ，204 の
ゲートにはダミーワード線選択回路31からの信号Ｗ12が
与えられる。
【００３６】図５（ｂ）の回路図において、ダミーワー
ド線選択回路31は、各ワード線を選択制御するためのロ
ウアドレス信号ＷＬＤＶ0 ，3 を入力しＮＯＲゲートか
らインバータを介した信号Ｗ03を生成する。ダミーワー
ド線選択回路31はロウ系の回路と同様Ｖpp系回路であ
り、信号Ｗ03の“Ｈ”電位はＶwlh に等しい。ダミーワ
ード線プリチャージ制御回路32は、リセットのためのロ
ウアドレス信号ＷＬＲＳＴ0 ，3 を入力するＮＯＲゲー
トの出力を、信号Ｗ12，／Ｗ12（前述の図５（ａ）のダ
ミーワード線選択回路31の信号；／Ｗ12の先頭の／は図
では上にバーがある）で制御されるクロックドインバー
タ321 が受け、クロックドインバータ321からプリチャ
ージ信号を出力する。クロックドインバータ321 の動作
電源は、図１のＶint 電位である。322 はターンオフ用
のトランジスタである。上記信号Ｗ03とプリチャージ信
号は、ダミーワード線駆動回路20に供給される。ダミー
ワード線駆動回路20の動作電源は図１のＶblh 電位であ
る。このＶblh 電位にドレインが接続されるトランジス
タ201 は、メモリセルと同じしきい電圧を有する。トラ
ンジスタ201 と接地電位との間に設けられた直列トラン
ジスタ202 〜204 は、トランジスタ201 に比べてしきい
電圧が低く、動作時、そのゲート電位が十分高いのでし
きい電圧の影響をほとんど受けない。トランジスタ202
，203 の共通ゲートに上記プリチャージ信号が与えら
れる。トランジスタ202 ，203 の共通ドレインに上記Ｖ
blh ／２電位が与えられる。トランジスタ201 ，204 の
ゲートにはダミーワード線選択回路31からの信号Ｗ03が
与えられる。
ド線選択回路31は、各ワード線を選択制御するためのロ
ウアドレス信号ＷＬＤＶ0 ，3 を入力しＮＯＲゲートか
らインバータを介した信号Ｗ03を生成する。ダミーワー
ド線選択回路31はロウ系の回路と同様Ｖpp系回路であ
り、信号Ｗ03の“Ｈ”電位はＶwlh に等しい。ダミーワ
ード線プリチャージ制御回路32は、リセットのためのロ
ウアドレス信号ＷＬＲＳＴ0 ，3 を入力するＮＯＲゲー
トの出力を、信号Ｗ12，／Ｗ12（前述の図５（ａ）のダ
ミーワード線選択回路31の信号；／Ｗ12の先頭の／は図
では上にバーがある）で制御されるクロックドインバー
タ321 が受け、クロックドインバータ321からプリチャ
ージ信号を出力する。クロックドインバータ321 の動作
電源は、図１のＶint 電位である。322 はターンオフ用
のトランジスタである。上記信号Ｗ03とプリチャージ信
号は、ダミーワード線駆動回路20に供給される。ダミー
ワード線駆動回路20の動作電源は図１のＶblh 電位であ
る。このＶblh 電位にドレインが接続されるトランジス
タ201 は、メモリセルと同じしきい電圧を有する。トラ
ンジスタ201 と接地電位との間に設けられた直列トラン
ジスタ202 〜204 は、トランジスタ201 に比べてしきい
電圧が低く、動作時、そのゲート電位が十分高いのでし
きい電圧の影響をほとんど受けない。トランジスタ202
，203 の共通ゲートに上記プリチャージ信号が与えら
れる。トランジスタ202 ，203 の共通ドレインに上記Ｖ
blh ／２電位が与えられる。トランジスタ201 ，204 の
ゲートにはダミーワード線選択回路31からの信号Ｗ03が
与えられる。
【００３７】上記図５の回路動作を説明する。例えば、
図３のメモリセルアレイ中でワード線ＷＬ1 が選択され
た場合、ダミーワード線ＤＷＬ1 の電位Ｖdwl1は、ビッ
ト線イコライズ電位（Ｖblh ／２）からＶblh −Δｖに
変化し、ダミーワード線ＤＷＬ2 の電位Ｖdwl2はイコラ
イズ電位から接地電位になる。このとき、ダミーワード
線ＤＷＬ0 ，3 はＶblh ／２になっている。これによ
り、参照ビット線電位は、（Ｖblh ／２）−｛Ｃs ／
（Ｃb ＋Ｃs ）｝・（Δｖ／２）にシフトする。この結
果、ビット線読み出しの“Ｈ”“Ｌ”信号量の不均衡は
是正される。
図３のメモリセルアレイ中でワード線ＷＬ1 が選択され
た場合、ダミーワード線ＤＷＬ1 の電位Ｖdwl1は、ビッ
ト線イコライズ電位（Ｖblh ／２）からＶblh −Δｖに
変化し、ダミーワード線ＤＷＬ2 の電位Ｖdwl2はイコラ
イズ電位から接地電位になる。このとき、ダミーワード
線ＤＷＬ0 ，3 はＶblh ／２になっている。これによ
り、参照ビット線電位は、（Ｖblh ／２）−｛Ｃs ／
（Ｃb ＋Ｃs ）｝・（Δｖ／２）にシフトする。この結
果、ビット線読み出しの“Ｈ”“Ｌ”信号量の不均衡は
是正される。
【００３８】図６は、図５（ａ）における、メモリセル
の持つしきい電圧を有するトランジスタ201 の構造例を
示す平面図である。トランジスタ201 はメモリセルと全
く同じように構成される。この場合、トランジスタはＣ
ell 1 ，Ｃell 2 と２つ形成されるので、トランジスタ
201 は、Ｃell 1 ，Ｃell 2 の２つで構成することにな
る。図５（ｂ）のトランジスタ201 も同様である。
の持つしきい電圧を有するトランジスタ201 の構造例を
示す平面図である。トランジスタ201 はメモリセルと全
く同じように構成される。この場合、トランジスタはＣ
ell 1 ，Ｃell 2 と２つ形成されるので、トランジスタ
201 は、Ｃell 1 ，Ｃell 2 の２つで構成することにな
る。図５（ｂ）のトランジスタ201 も同様である。
【００３９】図７は、この発明の第３の実施形態に係る
ＤＲＡＭのメモリセルアレイ部を示す回路図であり、図
１のメモリセルアレイ10に相当する。信号読み出しビッ
ト線、参照ビット線それぞれに、ダミーワード線（ＤＷ
Ｌ12，ＤＷＬ03）をゲートに接続したセルトランジスタ
を持つ書き込み型の容量Ｃd （＝Ｃs ）のダミーセルが
１個ずつ接続されている。
ＤＲＡＭのメモリセルアレイ部を示す回路図であり、図
１のメモリセルアレイ10に相当する。信号読み出しビッ
ト線、参照ビット線それぞれに、ダミーワード線（ＤＷ
Ｌ12，ＤＷＬ03）をゲートに接続したセルトランジスタ
を持つ書き込み型の容量Ｃd （＝Ｃs ）のダミーセルが
１個ずつ接続されている。
【００４０】このような構成によって、読み出しにおけ
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max）よりも高く設定された
システムにおいて、イコライズ時にプリチャージ電位を
与え、ワード線選択時に参照ビット線に対応するダミー
ワード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号
量を等しくする。
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max）よりも高く設定された
システムにおいて、イコライズ時にプリチャージ電位を
与え、ワード線選択時に参照ビット線に対応するダミー
ワード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号
量を等しくする。
【００４１】図７において、メモリセルに関する電位の
設定は第２の実施形態と同じである。この例では、ダミ
ーセル容量Ｃd がメモリセル容量Ｃs と等しく、書き込
みプリチャージ電位Ｖdcが、
設定は第２の実施形態と同じである。この例では、ダミ
ーセル容量Ｃd がメモリセル容量Ｃs と等しく、書き込
みプリチャージ電位Ｖdcが、
【００４２】
【数６】 である。上記電位Ｖdc1 は、図８に示す電源発生回路で
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ａ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るが、ＤＷＬ03は接地電位に留まる。これにより、信号
読み出し時の参照ビット線電位ＶＢＬ.refが、第２の実
施形態と同様に、
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ａ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るが、ＤＷＬ03は接地電位に留まる。これにより、信号
読み出し時の参照ビット線電位ＶＢＬ.refが、第２の実
施形態と同様に、
【００４３】
【数７】 とシフトし、ビット線“Ｈ”“Ｌ“読み出し信号量が等
しくなる。
しくなる。
【００４４】次に、前記図７を用いて、この発明の第４
の実施形態を説明する。信号読み出しビット線、参照ビ
ット線それぞれに、ダミーワード線をゲートとするセル
トランジスタを持つ書き込み型の容量２Ｃs （＝Ｃd ）
のダミーセルが１個ずつ接続されている。
の実施形態を説明する。信号読み出しビット線、参照ビ
ット線それぞれに、ダミーワード線をゲートとするセル
トランジスタを持つ書き込み型の容量２Ｃs （＝Ｃd ）
のダミーセルが１個ずつ接続されている。
【００４５】このような構成によって、読み出しにおけ
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max）よりも高く設定された
システムにおいて、イコライズ時にプリチャージ電位を
与え、ワード線選択時に参照ビット線に対応するダミー
ワード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号
量を等しくする。図７において、メモリセルに関する電
位の設定は第２の実施形態と同じである。この例では、
ダミーセル容量Ｃd がメモリセル容量の２倍（２Ｃs ）
と等しく、書き込みプリチャージ電位Ｖdcが、
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1)max）よりも高く設定された
システムにおいて、イコライズ時にプリチャージ電位を
与え、ワード線選択時に参照ビット線に対応するダミー
ワード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号
量を等しくする。図７において、メモリセルに関する電
位の設定は第２の実施形態と同じである。この例では、
ダミーセル容量Ｃd がメモリセル容量の２倍（２Ｃs ）
と等しく、書き込みプリチャージ電位Ｖdcが、
【００４６】
【数８】 である。上記電位Ｖdc2 は、図８に示す電源発生回路で
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ｂ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るがＤＷＬ03はグラウンドに留まる。これにより、信号
読み出し時の参照ビット線電位ＶＢＬ.refが、上述の第
３の実施形態と同様にシフトし、ビット線“Ｈ”“Ｌ”
読み出し信号量が等しくなる。ダミーセル容量Ｃd がメ
モリセル容量の２倍（２Ｃs ）とした構成では、セルの
レイアウト上、不規則性がないという利点があげられ
る。
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ｂ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るがＤＷＬ03はグラウンドに留まる。これにより、信号
読み出し時の参照ビット線電位ＶＢＬ.refが、上述の第
３の実施形態と同様にシフトし、ビット線“Ｈ”“Ｌ”
読み出し信号量が等しくなる。ダミーセル容量Ｃd がメ
モリセル容量の２倍（２Ｃs ）とした構成では、セルの
レイアウト上、不規則性がないという利点があげられ
る。
【００４７】次に、前記図７を用いて、この発明の第５
の実施形態を説明する。信号読み出しビット線、参照ビ
ット線それぞれに、ダミーワード線をゲートとするセル
トランジスタを持つ書き込み型の容量ｎＣs （＝Ｃd ）
のダミーセルが１個ずつ接続されている。
の実施形態を説明する。信号読み出しビット線、参照ビ
ット線それぞれに、ダミーワード線をゲートとするセル
トランジスタを持つ書き込み型の容量ｎＣs （＝Ｃd ）
のダミーセルが１個ずつ接続されている。
【００４８】このような構成によって、読み出しにおけ
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1))よりも高く設定されたシス
テムにおいて、イコライズ時にプリチャージ電位を与
え、ワード線選択時に参照ビット線に対応するダミーワ
ード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号量
を等しくする。図７において、メモリセルに関する電位
の設定は第２の実施形態と同じである。この例では、ダ
ミーセル容量Ｃd がメモリセル容量のｎ倍（ｎＣs ）と
等しく、書き込みプリチャージ電位Ｖdcが、
るセンス増幅時、ビット線“Ｈ”電位（Ｖblh ）が、ワ
ード線ブート電圧より規定されるメモリセル“Ｈ”電位
の取り得る最大値（Ｖsn(1))よりも高く設定されたシス
テムにおいて、イコライズ時にプリチャージ電位を与
え、ワード線選択時に参照ビット線に対応するダミーワ
ード線も駆動し、ビット線“Ｈ”“Ｌ”読み出し信号量
を等しくする。図７において、メモリセルに関する電位
の設定は第２の実施形態と同じである。この例では、ダ
ミーセル容量Ｃd がメモリセル容量のｎ倍（ｎＣs ）と
等しく、書き込みプリチャージ電位Ｖdcが、
【００４９】
【数９】 である。上記電位Ｖdcn は、図８に示す電源発生回路で
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ｂ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るがＤＷＬ03は接地電位に留まる。これにより、信号読
み出し時の参照ビット線電位ＶＢＬ.refが、上述の第３
の実施形態と同様にシフトし、ビット線“Ｈ”“Ｌ”読
み出し信号量が等しくなる。
生成される。すなわち、（Ｖblh −Δｖ）電位を分圧す
る回路で達成する（詳細は図９（ｂ））。ダミーワード
線はワード線と同じように図４の構成の駆動形式であ
る。例えばＷＬ1 が駆動された時にＤＷＬ12も駆動され
るがＤＷＬ03は接地電位に留まる。これにより、信号読
み出し時の参照ビット線電位ＶＢＬ.refが、上述の第３
の実施形態と同様にシフトし、ビット線“Ｈ”“Ｌ”読
み出し信号量が等しくなる。
【００５０】図９（ａ），（ｂ）はそれぞれ、図８の構
成例を示す回路図であり、（ａ）は第３の実施形態にお
ける電位Ｖdc1 の出力用、（ｂ）は第４、第５の実施形
態における電位Ｖdc2 〜Ｖdcn の出力用としての回路図
である。いずれも図８に示されるように、（Ｖblh −Δ
ｖ）電位発生回路41と分圧回路42によって構成される。
（Ｖblh −Δｖ）電位発生回路41は、ワード線の“Ｈ”
電位をゲートに供給するメモリセルと同様の２個のトラ
ンジスタＣell 1 ，Ｃell 2 により、ビット線の“Ｈ”
電位Ｖblh からΔｖ差し引いた電位を作り、アンプＡ1
より出力される対応信号をＰチャネルＭＯＳトランジス
タＰＴ1 のゲートに入力する。このトランジスタＰＴ1
のゲート制御によって、内部電源Ｖint から（Ｖblh −
Δｖ）電位を生成する。アンプＡ1 は、その非反転入力
端子を用いてフィードバック制御され、安定した（Ｖbl
h −Δｖ）電位を分圧回路42に伝達する。
成例を示す回路図であり、（ａ）は第３の実施形態にお
ける電位Ｖdc1 の出力用、（ｂ）は第４、第５の実施形
態における電位Ｖdc2 〜Ｖdcn の出力用としての回路図
である。いずれも図８に示されるように、（Ｖblh −Δ
ｖ）電位発生回路41と分圧回路42によって構成される。
（Ｖblh −Δｖ）電位発生回路41は、ワード線の“Ｈ”
電位をゲートに供給するメモリセルと同様の２個のトラ
ンジスタＣell 1 ，Ｃell 2 により、ビット線の“Ｈ”
電位Ｖblh からΔｖ差し引いた電位を作り、アンプＡ1
より出力される対応信号をＰチャネルＭＯＳトランジス
タＰＴ1 のゲートに入力する。このトランジスタＰＴ1
のゲート制御によって、内部電源Ｖint から（Ｖblh −
Δｖ）電位を生成する。アンプＡ1 は、その非反転入力
端子を用いてフィードバック制御され、安定した（Ｖbl
h −Δｖ）電位を分圧回路42に伝達する。
【００５１】分圧回路42は、分割抵抗Ｒ1 ，Ｒ2 （ある
いはＲ3 〜Ｒ6 ）を用いることによって（Ｖblh −Δ
ｖ）電位を所定の電位に分圧し、アンプＡ2 のフィード
バック制御及びＰチャネルＭＯＳトランジスタＰＴ2 の
ゲート制御により、安定した所定電位Ｖdc1 （あるいは
Ｖdcn ）を出力する。なお、分割抵抗Ｒ1 ，Ｒ2 または
Ｒ3 ，Ｒ4 、またはＲ5 ，Ｒ6 の関係は図に記載したと
おりである（Ｃb はビット線容量、Ｃs はメモリセルの
ストレージ容量、n=2,3,4,…）。上記各実施の形態によ
れば、ワード線選択時に得られるビット線読み出し信号
量が“Ｈ”“Ｌ”共に
いはＲ3 〜Ｒ6 ）を用いることによって（Ｖblh −Δ
ｖ）電位を所定の電位に分圧し、アンプＡ2 のフィード
バック制御及びＰチャネルＭＯＳトランジスタＰＴ2 の
ゲート制御により、安定した所定電位Ｖdc1 （あるいは
Ｖdcn ）を出力する。なお、分割抵抗Ｒ1 ，Ｒ2 または
Ｒ3 ，Ｒ4 、またはＲ5 ，Ｒ6 の関係は図に記載したと
おりである（Ｃb はビット線容量、Ｃs はメモリセルの
ストレージ容量、n=2,3,4,…）。上記各実施の形態によ
れば、ワード線選択時に得られるビット線読み出し信号
量が“Ｈ”“Ｌ”共に
【００５２】
【数１０】 であり、一方参照ビット線電位は、
【００５３】
【数１１】 となる。つまり、増幅時においてビット線“Ｈ”電位
を、低電圧化される傾向にあるワード線ブート電圧によ
り規定されるメモリセル“Ｈ”電位の最大値と等しく設
定せずに、より大きく設定することにより、ビット線読
み出し信号量を変化させずに参照ビット線電位を上昇さ
せる。すなわち、
を、低電圧化される傾向にあるワード線ブート電圧によ
り規定されるメモリセル“Ｈ”電位の最大値と等しく設
定せずに、より大きく設定することにより、ビット線読
み出し信号量を変化させずに参照ビット線電位を上昇さ
せる。すなわち、
【００５４】
【数１２】 である。従って、センス速度も増すことになる。この結
果、低電圧化と高速性の両方に寄与することができる。
果、低電圧化と高速性の両方に寄与することができる。
【００５５】
【発明の効果】以上説明したようにこの発明によれば、
システムの低電圧化に対応しつつ、ビット線“Ｈ”電位
を、ワード線ブート電圧により規定されるメモリセル
“Ｈ”電位の最大値と等しく設定せずに、より大きく設
定することにより、ビット線読み出し信号量を変化させ
ずに参照ビット線電位を高くすることができるので、セ
ンス速度を速める。また、ビット線読み出し信号の
“Ｈ”“Ｌ”間不均衡の是正が行える回路構成を具備す
ることにより、より高い信頼性を得ることができる。こ
の結果、システムの低電圧化と動作高速性の両立を達成
する半導体記憶装置を提供することができる。
システムの低電圧化に対応しつつ、ビット線“Ｈ”電位
を、ワード線ブート電圧により規定されるメモリセル
“Ｈ”電位の最大値と等しく設定せずに、より大きく設
定することにより、ビット線読み出し信号量を変化させ
ずに参照ビット線電位を高くすることができるので、セ
ンス速度を速める。また、ビット線読み出し信号の
“Ｈ”“Ｌ”間不均衡の是正が行える回路構成を具備す
ることにより、より高い信頼性を得ることができる。こ
の結果、システムの低電圧化と動作高速性の両立を達成
する半導体記憶装置を提供することができる。
【図１】この発明の第１実施例に係るＤＲＡＭの要部を
示すブロック図。
示すブロック図。
【図２】ビット線読み出し信号の“Ｈ”“Ｌ”間不均衡
が生じた波形図。
が生じた波形図。
【図３】この発明の第２の実施の形態に係るＤＲＡＭの
メモリセルアレイ部を示す回路図。
メモリセルアレイ部を示す回路図。
【図４】ワード線駆動回路を示す回路図。
【図５】図５（ａ），（ｂ）はビット線“Ｈ”“Ｌ”読
み出し信号量を等しくすることができるダミーワード線
駆動回路を示す回路図。
み出し信号量を等しくすることができるダミーワード線
駆動回路を示す回路図。
【図６】図５（ａ）に用いられる、メモリセルの持つし
きい電圧を有するトランジスタの構造例を示す平面図。
きい電圧を有するトランジスタの構造例を示す平面図。
【図７】この発明の第３の実施形態に係るＤＲＡＭのメ
モリセルアレイ部を示す回路図。
モリセルアレイ部を示す回路図。
【図８】この発明に適用される電源発生回路を示すブロ
ック図。
ック図。
【図９】図９（ａ），（ｂ）はそれぞれ、図８の構成例
を示す回路図であり、（ａ）は第３の実施形態における
電位Ｖdc1 の出力用、（ｂ）は第４、第５の実施形態に
おける電位Ｖdc2 〜Ｖdcn の出力用としての回路図。
を示す回路図であり、（ａ）は第３の実施形態における
電位Ｖdc1 の出力用、（ｂ）は第４、第５の実施形態に
おける電位Ｖdc2 〜Ｖdcn の出力用としての回路図。
【図１０】従来のＤＲＡＭ（Dynamic RAM ）の読み出し
動作に関するワード線とビット線の波形図。
動作に関するワード線とビット線の波形図。
【図１１】ＤＲＡＭの読み出し動作に関し、ワード線Ｗ
Ｌのブート電圧が図１０に比べてさらに低く、メモリセ
ルのしきい電圧の影響を受け、メモリセルのストレージ
ノードの“Ｈ”電位も低下するワード線とビット線の波
形図。
Ｌのブート電圧が図１０に比べてさらに低く、メモリセ
ルのしきい電圧の影響を受け、メモリセルのストレージ
ノードの“Ｈ”電位も低下するワード線とビット線の波
形図。
10…メモリセルアレイ 11…レギュレータ 12…昇圧回路 13…ロウデコーダ 14…ワード線駆動回路 15…ビット線“Ｈ”電位発生回路 16…カラムデコーダ 17…センスアンプ／データラッチ 18…カラムゲート 19…Ｖblh ／２発生回路 20…ダミーワード線駆動回路 21…イコライズ回路 31…ダミーワード線選択回路 32…ダミーワード線プリチャージ制御回路 41…（Ｖblh −Δｖ）電位発生回路 42…分圧回路
Claims (14)
- 【請求項１】 ワード線とビット線に所定のタイミング
でワード線制御信号とビット線制御信号が供給され、こ
れらワード線制御信号とビット線制御信号とで選択制御
されるそれぞれの記憶用素子からなるメモリセルをマト
リクス状に配列してなるメモリセルアレイと、 前記ワード線制御信号が供給されて選択されるワード線
の電位を前記第１の電位よりも高い第２の電位に昇圧す
る昇圧回路と、 前記各ビット線と前記第１の電位との間に設けられ、前
記ビット線制御信号が供給されて選択されるビット線の
電位を、前記第２の電位から前記メモリセルのしきい電
圧分だけ低い電位よりも高い第３の電位とする電位発生
回路と、 前記第３の電位を動作電源として動作する、前記選択制
御される前記メモリセルの記憶データが伝達される読み
出し側のビット線の電位と、参照ビット線の電位との差
を増幅するセンスアンプ回路とを具備したことを特徴と
する半導体記憶装置。 - 【請求項２】 前記センスアンプ回路の動作時に読み出
し側のビット線電位と参照側のビット線電位との差が前
記メモリセルの“Ｈ”（ハイレベル）電位，“Ｌ”（ロ
ーレベル）電位いずれの記憶データの読み出し時にも等
しくなるように調整する制御回路をさらに具備したこと
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 ワード線とビット線に所定のタイミング
で第１電位のワード線制御信号とこの第１電位よりも低
い第２電位のビット線制御信号が供給され、これらワー
ド線制御信号とビット線制御信号とで選択制御されるそ
れぞれの記憶用素子からなるメモリセルをマトリクス状
に配列してなるメモリセルアレイと、 前記第１電位から前記メモリセルのしきい電圧分だけ低
い電位よりも高い第３電位を動作電源として、前記メモ
リセルの記憶データが伝達される読み出し側のビット線
の電位と、参照ビット線の電位との差を増幅するセンス
アンプ回路と、 前記メモリセルアレイ中に含まれ、前記メモリセルの記
憶データの読み出し時の参照ビット線の電位を生成する
ために駆動されるダミーワード線及びダミーセルと、 前記ワード線制御信号によりワード線を選択して前記メ
モリセルの記憶データをビット線に読み出す時に、前記
ダミーワード線に電圧変化を与え、読み出し側のビット
線電位と参照ビット線電位との差が前記メモリセルの
“Ｈ”（ハイレベル）電位、“Ｌ”（ローレベル）電位
いずれの記憶データの読み出し時にも等しくなるように
する制御回路とを具備したことを特徴とする半導体記憶
装置。 - 【請求項４】 前記制御回路による参照ビット線電位
は、前記記憶データに応じる前記メモリセルの“Ｈ”電
位の半分より大きいことを特徴とする請求項３記載の半
導体記憶装置。 - 【請求項５】 前記ダミーセルは前記ダミーワード線と
ビット線の単純結合容量であることを特徴とする請求項
３記載の半導体記憶装置。 - 【請求項６】 前記ダミーセルは前記ダミーワード線を
ゲートとするセルトランジスタを持つプリチャージ形式
であり、プリチャージ電位は前記制御回路から発生され
ることを特徴とする請求項３記載の半導体記憶装置。 - 【請求項７】 前記ダミーセルがゲート容量で構成され
ていることを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項８】 前記ダミーセルがメモリセルで構成され
ていることを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項９】 前記ダミーワード線とダミーセルに関
し、各ビット線にはメモリセルのストレージ容量Ｃs の
半分（Ｃs ／２）のダミーセルが２個設けられ、かつそ
れに伴うダミーワード線も２本設けられ、前記センスア
ンプ回路の増幅時において、前記第３電位で規定される
ビット線“Ｈ”電位から、前記第１電位で規定されるこ
の第１電位より前記メモリセルのしきい電圧分低い前記
メモリセル“Ｈ”電位を引いた電圧量をΔｖとすると、
ワード線選択時に、前記読み出し側のビット線に対応す
る２本のダミーワード線を前記ビット線“Ｈ”電位の半
分にし、前記参照ビット線に対応する２本のダミーワー
ド線の電位を前記制御回路により変化させ、その両変化
の和を−Δｖにすることを特徴とする請求項３記載の半
導体記憶装置。 - 【請求項１０】 前記ビット線対に対応する４本のダミ
ーワード線のプリチャージ電位は、前記センスアンプ回
路の増幅時、前記ビット線“Ｈ”電位の半分であるビッ
ト線イコライズ電位であり、前記制御回路によって、前
記ワード線選択時に前記参照ビット線に対応する２本の
ダミーワード線の一方は接地電位に、もう一方は前記メ
モリセル“Ｈ”電位にされることを特徴とする請求項９
記載の半導体記憶装置。 - 【請求項１１】 前記メモリセル“Ｈ”電位の生成にメ
モリセルと同様のセルトランジスタを利用することを特
徴とする請求項１０記載の半導体記憶装置。 - 【請求項１２】 前記ダミーワード線とダミーセルに関
し、前記メモリセルのストレージ容量ｎＣs のダミーセ
ルが前記ビット線に１個ずつ設けられ、ダミーセルのプ
リチャージ電位は 【数１】 に設定され、ワード線選択時に参照ビット線に対応する
ダミーワード線が選択されることを特徴とする請求項６
記載の半導体記憶装置。 - 【請求項１３】 前記 (1)式において、ｎ＝２である請
求項１２記載の半導体記憶装置。 - 【請求項１４】 前記 (1)式において、ｎ＝１である請
求項１２記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9106141A JPH10302468A (ja) | 1997-04-23 | 1997-04-23 | 半導体記憶装置 |
| US09/064,047 US5982695A (en) | 1997-04-23 | 1998-04-22 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9106141A JPH10302468A (ja) | 1997-04-23 | 1997-04-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302468A true JPH10302468A (ja) | 1998-11-13 |
Family
ID=14426097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9106141A Pending JPH10302468A (ja) | 1997-04-23 | 1997-04-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982695A (ja) |
| JP (1) | JPH10302468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376262B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 비트라인 전압 레귤레이션 회로 |
| US6906979B2 (en) | 2001-10-17 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device having bit line kicker |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3575988B2 (ja) * | 1998-05-28 | 2004-10-13 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
| JP2001351383A (ja) * | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2002157882A (ja) * | 2000-11-20 | 2002-05-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003016785A (ja) * | 2001-06-28 | 2003-01-17 | Sharp Corp | 半導体記憶装置およびそれを用いた情報機器 |
| KR100562654B1 (ko) * | 2004-04-20 | 2006-03-20 | 주식회사 하이닉스반도체 | 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 |
| DE102005050811B3 (de) * | 2005-10-24 | 2007-02-15 | Infineon Technologies Ag | DRAM-Halbleiterspeichervorrichtung mit erhöhter Lesegenauigkeit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119984A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | ダイナミック型半導体メモリ |
| GB2243233A (en) * | 1990-04-06 | 1991-10-23 | Mosaid Inc | DRAM word line driver |
| JPH0935474A (ja) * | 1995-07-19 | 1997-02-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09128966A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | ダイナミック型半導体記憶装置 |
-
1997
- 1997-04-23 JP JP9106141A patent/JPH10302468A/ja active Pending
-
1998
- 1998-04-22 US US09/064,047 patent/US5982695A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376262B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 비트라인 전압 레귤레이션 회로 |
| US6906979B2 (en) | 2001-10-17 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device having bit line kicker |
Also Published As
| Publication number | Publication date |
|---|---|
| US5982695A (en) | 1999-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |