KR100376262B1 - 비트라인 전압 레귤레이션 회로 - Google Patents

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Abstract

본 발명은 비트라인 전압 레귤레이션 회로에 관한 것으로, 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구동시키기 위해 고전압을 생성하는 승압 회로와, 상기 승압 회로와 상기 메모리 셀 어레이의 비트라인 사이에 접속되어 상기 고전압을 비트라인을 통해 상기 메모리 셀 어레이로 전달하기 위한 스위칭 수단과, 상기 메모리 셀 어레이의 비트라인 저항에 따른 전압 강하를 검출하고, 이를 증폭하여 상기 스위칭 수단을 구동시키기 위한 증폭기를 포함하여 이루어져, 셀의 상태에 관계없이 고전압을 비트라인에 인가함으로써 균일한 프로그램 특성과 정밀한 셀 분포를 가능하게 하는 비트라인 전압 레귤레이션 회로가 제시된다.

Description

비트라인 전압 레귤레이션 회로{Regulation circuit for bitline voltage}
본 발명은 비트라인 전압 레귤레이션 회로에 관한 것으로, 특히 셀의 상태에 의한 비트라인의 전류 변화와 비트라인의 저항에 의한 전압 강하를 검출하고, 이를 자기 보정 능력을 갖는 승압 회로로 피드백시켜 셀의 상태에 관계없이 고전압을 인가함으로써 균일한 프로그램 특성과 정밀한 셀 분포를 가능하게 하는 비트라인 전압 레귤레이션 회로에 관한 것이다.
정보 저장을 위하여 핫 캐리어 인젝션(hot carrier injection) 방법을 이용하는 플래쉬 이이피롬(Flash EEPROM)의 프로그램 특성 및 드레인 접합 특성을 도 1 및 도 2에 나타내었다. 도 1은 4.0V, 3.5V, 3.0V 및 2.5V의 드레인 전압을 온도 조건을 달리하여 인가하였을 경우 프로그램 시간에 따른 셀 문턱 전압을 나타낸 그래프이고, 도 2는 게이트, 소오스 및 기판에 인가되는 전압을 0V로 유지하고, 드레인 전압을 증가시켜 이때 드레인 전류를 나타낸 그래프이다. 도 1에 나타낸 바와 같이 너무 낮은 전압이 드레인에 인가되면 프로그램을 할 수 없게 되고, 너무 높은 전압이 드레인에 인가되면 도 2에 나타낸 바와 같이 드레인 항복이 발생되어 심한 경우 접합 파괴 현상을 유발시킨다. 따라서, 위 두 조건을 피할 수 있는 적절한 전압을 인가하여 프로그램을 실시해야만 하는데, 이때 승압 회로부터 접합부까지의 저항에 의한 전압 강하를 고려해야 한다. 프로그램을 실시할 때 비트라인을 공유하는 여러 셀(500∼1000개 셀)로부터 흐르는 전류는 프로그램을 위해 선택된 셀에서 프로그램을 위해 흐르는 전류와 선택되지 않은 셀에서 흐르는 누설 전류와의 합이 되고, 승압 회로에서 흐르는 전류는 선택된 비트라인들에 흐르는 전류의 합이 된다. 이때 선택된 비트라인에 연결된 셀들이 프로그램되어 있으면 전류가 거의 흐르지 않게 되어 전압 강하가 거의 없게 된다. 특히 소자의 미세화 및 고집적화됨에 따라 승압 회로에서 플래쉬 셀의 드레인까지의 경로의 저항이 증가된다. 그런데, [표 1]에 나타낸 것처럼 선택된 비트라인들이 모두 소거되어 있는 경우(Ⅰ)에는 전류가 증가하기 때문에 전압 강하가 심하여 정보를 쓸 수 없는 상태가 되고, 모두 프로그램되어 있는 경우(Ⅲ)에는 전류가 흐르지 않아 전압 강하없이 셀 드레인에 충격을 주게되어 승압 회로로부터 공급되는 적절한 전압을 설정할 수 없게 된다. 참고로, [표 1]의 Ⅱ는 선택된 비트라인을 공유하는 셀의 반이 프로그램된 경우를 나타낸다.
Ⅰ Ⅱ Ⅲ
전류(㎃) 2 1 0
전압 강하 1000Ω 2.0V 1.0V 0V
비트라인 전압 5.5 3.5V 4.5V 5.5V
전압 강하 1500Ω 3.0V 1.5V 0V
비트라인 전압 5.5 2.5V 4.0V 5.5V
6 3.0V 4.5V 6.0V
본 발명의 목적은 셀의 상태에 따른 전류의 차이로 인한 전압 강하의 차이로 인한 상기한 문제점을 해결할 수 있는 비트라인 전압 레귤레이션 회로를 제공하는데 있다.
본 발명에서는 상기한 목적을 달성하기 위해 셀의 상태에 따라 발생하는 전압 강하를 승압 회로의 정류 회로에 피드백시켜 승압 회로의 출력 전압을 동적으로 정류하는 방법을 이용하여 드레인에 인가되는 전압의 변화 폭을 최소화할 수 있도록 한다.
도 1은 드레인 전압에 따른 프로그램 특성을 나타낸 그래프.
도 2는 드레인 전압에 따른 접합 특성을 나타낸 그래프.
도 3은 본 발명에 따른 비트라인 전압 레귤레이션 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이 12 : 승압 회로
13 : 증폭기
본 발명에 따른 비트라인 전압 레귤레이션 회로는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 구동시키기 위해 고전압을 생성하는 승압 회로와, 상기 승압 회로와 상기 메모리 셀 어레이의 비트라인 사이에 접속되어 상기 고전압을 비트라인을 통해 상기 메모리 셀 어레이로 전달하기 위한 스위칭 수단과, 상기 메모리 셀 어레이의 비트라인 저항에 따른 전압 강하를 검출하고, 이를 증폭하여 상기 스위칭 수단을 구동시키기 위한 증폭기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 비트라인 전압 레귤레이션 회로도이다.
승압 회로(12)는 메모리 셀 어레이(11)를 구동시키기 위해 선택된 비트라인에 인가하기 위한 고전압을 발생한다. NMOS 트랜지스터(N11)는 승압 회로(12)의 출력 단자와 비트라인 사이에 접속되어 승압 회로(12)의 출력 전압을 비트라인에 전달한다. 증폭기(13)는 승압 회로(12)의 출력 전압이 비트라인으로 전달되는 동안 저항(Rd 및 Rx)에 의한 전압 강하를 검출하여 증폭하고, 증폭된 전압을 이용하여 NMOS 트랜지스터(N11)을 제어한다. 여기서, 증폭기(13)의 증폭 정도는 전체 저항(Rd+Rx)에 대한 검출하려는 단의 저항비((Rd+Rx)/Rd)로서 설계하면 된다. 즉, 비트라인까지의 전체 저항(Rd+Rx)이 1500Ω이고, 검출단(Rd)의 저항이 100Ω이라면 15배를 증폭하면 된다. 이러한 증폭 전압은 비트라인에 인가되는 최소 전압과 NMOS트랜지스터(N11)의 문턱 전압의 합으로 설정하면 된다. 예를들어 도 1 및 도 2와 같은 특성을 나타내는 셀의 경우 비트라인에 인가되는 최소 전압인 4V와 NMOS 트랜지스터(N11)의 문턱 전압인 0.7V를 더한 4.7V의 전압을 NMOS 트랜지스터(N11)의 게이트 단자에 인가하여 NMOS 트랜지스터(N11)를 통하여 출력되는 전압을 제어한다.
따라서, 비트라인에 공급되는 전압은 [표 2]와 같이 셀의 상태에 따른 전류의 변화에 의한 전압 강하와 무관하게 일정한 전압을 유지할 수 있게 된다. 예를들어, 선택된 비트라인을 공유하는 모든 셀이 소거된 상태(Ⅰ)에서는 비트라인에 2㎃의 전류가 흐르고, 비트라인의 전체 저항이 1500Ω이며 검출단의 저항이 100Ω이면, 검출단의 전압은 0.2V, 비트라인 저항에 의한 전압 강하는 3.0V가 된다. 이때, 메모리 셀을 프로그램시키기 위해 필요한 비트라인 전압이 4V일 경우 3V의 비트라인 전압 강하를 고려하여 증폭기의 출력에 의해 NMOS 트랜지스터를 제어하여 승압 회로부터 7V의 전압이 인가되도록 한다. 그리고, 선택된 비트라인을 공유하는 셀중 절반의 셀이 프로그램된 상태(Ⅱ)에서는 비트라인에 1㎃의 전류가 흐르고, 비트라인의 전체 저항이 1500Ω이며 검출단의 저항이 100Ω이면, 검출단의 전압은 0.1V, 비트라인 저항에 의한 전압 강하는 1.5V가 된다. 이때, 메모리 셀을 프로그램시키기 위해 필요한 비트라인 전압이 4V일 경우 1.5V의 비트라인 전압 강하를 고려하여 증폭기의 출력에 의해 NMOS 트랜지스터를 제어하여 승압 회로부터 5.5V의 전압이 인가되도록 한다. 한편, 선택된 비트라인을 공유하는 모든 셀이 프로그램된 상태(Ⅲ)에서는 비트라인에 0㎃의 전류가 흐르고, 비트라인의 전체 저항이 1500Ω이며 검출단의 저항이 100Ω이면, 검출단의 전압은 0V, 비트라인 저항에 의한 전압 강하는 0V가 된다. 이때, 메모리 셀을 프로그램시키기 위해 비트라인에 인가되는 전압이 4V일 경우 비트라인의 전압 강하를 고려하여 증폭기의 출력에 의해 NMOS 트랜지스터를 제어하여 승압 회로부터 4V의 전압이 인가되도록 한다.
Ⅰ Ⅱ Ⅲ
전류(㎃) 2 1 0
검출단의 저항이 100Ω일 때의 검출 전압 0.2V 0.1V 0V
전체 저항이 1500Ω일 때의 전압 강하 3.0V 1.5V 0V
드레인 전압(Vd)이 4V일 때 인가 전압 7.5V 5.5V 4.0V
실제 비트라인 전압 4V 4V 4V
이때, 승압 회로의 출력 전압은 NMOS 트랜지스터(N11)의 문턱 전압을 고려하여 충분히 높으면 된다. 한편, 검출단의 저항을 기존의 금속 저항을 사용하면 검출 저항의 추가에 따른 전압 강하의 증가없이 기존의 배선 구조만으로 본 발명을 구현할 수 있는 장점이 있다. 또한, 검출단의 전압 강하를 검출하여 증폭하여 피드백하는 증폭 회로의 입력단은 보통의 트랜지스터를 사용하는 증폭 회로와 마찬가지로 높은 저항을 유지하도록 하면, 피드백 회로에서 발생되는 누설 전류를 방지하여 오차를 줄일 수 있다.
상술한 바와 같이 본 발명에 의하면 셀의 상태에 의한 비트라인의 전류 변화와 비트라인의 저항에 의한 전압 강하를 검출하고, 이를 자기 보정 능력을 갖는 승압 회로로 피드백시켜 셀의 상태에 관계없이 고전압을 비트라인에 인가함으로써 균일한 프로그램 특성과 정밀한 셀 분포가 가능하게 된다. 따라서, 하나의 셀에 2비트의 정보를 저장할 수 있어 칩 집적도를 배가시키고 비용을 반감시킬 수 있는 멀티레벨 셀(multi level cell)의 구현이 용이하게 된다. 또한, 전류 변화에 무관하게 균일한 드레인 전압을 유지할 수 있어 승압 회로의 전력이 허용하는 범위에서 동시에 전압을 인가할 수 있는 비트라인을 배가시킬 수 있어 칩의 동작에서 프로그램 속도를 배가시켜 칩의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 메모리 셀 어레이와,
    상기 메모리 셀 어레이를 구동시키기 위해 고전압을 생성하는 승압 회로와,
    상기 승압 회로와 상기 메모리 셀 어레이의 비트라인 사이에 접속되어 상기 고전압을 비트라인을 통해 상기 메모리 셀 어레이로 전달하기 위한 스위칭 수단과,
    상기 메모리 셀 어레이의 비트라인 저항에 따른 전압 강하를 검출하고, 이를 증폭하여 상기 스위칭 수단을 구동시키기 위한 증폭기를 포함하여 이루어진 것을 특징으로 하는 비트라인 전압 레귤레이션 회로.
  2. 제 1 항에 있어서, 상기 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 비트라인 전압 레귤레이션 회로.
  3. 제 1 항에 있어서, 상기 증폭기는 상기 비트라인의 전체 저항에 대한 검출 단의 저항의 비에 따라 증폭 전압을 생성하는 것을 특징으로 하는 비트라인 전압 레귤레이션 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 증폭기의 최저 증폭 전압은 상기 NMOS 트랜지스터를 구동시키기 위한 전압보다 상기 NMOS 트랜지스터의 문턱 전압만큼 높은 것을 특징으로 하는 비트라인 전압 레귤레이션 회로.
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