JPH09115294A - 並列プログラミング方法および並列プログラミング回路 - Google Patents
並列プログラミング方法および並列プログラミング回路Info
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- JPH09115294A JPH09115294A JP25992396A JP25992396A JPH09115294A JP H09115294 A JPH09115294 A JP H09115294A JP 25992396 A JP25992396 A JP 25992396A JP 25992396 A JP25992396 A JP 25992396A JP H09115294 A JPH09115294 A JP H09115294A
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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Abstract
(57)【要約】
【課題】 電圧ブースター・デバイスにより占有された
面積とセルのマトリクス間の比率をできるだけ高く維持
し、公知技術における回路構成の限界を克服することが
でき、最大の信頼性でメモリー・セルの電流要求を満足
させること。 【解決手段】 その内部で対応するドレイン端子がカラ
ムに向いているフローティング・ゲート・メモリー・セ
ル・マトリクスのカラムあるいはビット・ラインを提供
するために、電圧ブースター・デバイス４を備えたドレ
イン電圧レギュレータ３を含んでいるタイプの、電気的
にプログラミングが可能な不揮発性半導体メモリー・デ
バイスにおけるメモリー・ワードの並列プログラミング
回路１において、カラムのために供給基準電圧（Ｖｃ
ｃ）とデコーダ５との間で通常は開いている接続部分
と、メモリー・ワードの並列プログラミング中、ドレイ
ン端子に供給基準電圧（Ｖｃｃ）を供給するためのクロ
ージング・イネーブリング信号が提供されるスイッチ
（Ｍ１）とを備えている。
面積とセルのマトリクス間の比率をできるだけ高く維持
し、公知技術における回路構成の限界を克服することが
でき、最大の信頼性でメモリー・セルの電流要求を満足
させること。 【解決手段】 その内部で対応するドレイン端子がカラ
ムに向いているフローティング・ゲート・メモリー・セ
ル・マトリクスのカラムあるいはビット・ラインを提供
するために、電圧ブースター・デバイス４を備えたドレ
イン電圧レギュレータ３を含んでいるタイプの、電気的
にプログラミングが可能な不揮発性半導体メモリー・デ
バイスにおけるメモリー・ワードの並列プログラミング
回路１において、カラムのために供給基準電圧（Ｖｃ
ｃ）とデコーダ５との間で通常は開いている接続部分
と、メモリー・ワードの並列プログラミング中、ドレイ
ン端子に供給基準電圧（Ｖｃｃ）を供給するためのクロ
ージング・イネーブリング信号が提供されるスイッチ
（Ｍ１）とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つ
の、そのマトリクス内に対応するドレイン端子ヘッディ
ング・カラムあるいはビット・ラインを有するフローテ
ィング・ゲート・メモリー・セルのマトリクスを含んで
おり、上記ドレイン端子が供給電圧との比較で起動され
るドレイン電圧によってプログラミング段階で行われ、
電気的にプログラミング可能な不揮発性半導体メモリー
・デバイスにおいてメモリー・ワードを並列にプログラ
ミングすることができる並列プログラミング方法に関す
るものである。
の、そのマトリクス内に対応するドレイン端子ヘッディ
ング・カラムあるいはビット・ラインを有するフローテ
ィング・ゲート・メモリー・セルのマトリクスを含んで
おり、上記ドレイン端子が供給電圧との比較で起動され
るドレイン電圧によってプログラミング段階で行われ、
電気的にプログラミング可能な不揮発性半導体メモリー
・デバイスにおいてメモリー・ワードを並列にプログラ
ミングすることができる並列プログラミング方法に関す
るものである。
【０００２】また、本発明は、その内部で対応するドレ
イン端子がカラムに向いているフローティング・ゲート
・メモリー・セルのマトリクスの上記カラムあるいはビ
ット・ラインを提供するための電圧ブースター・デバイ
スを備えたドレイン電圧レギュレータを含んでいるタイ
プであって、電気的にプログラミング可能な不揮発性半
導体メモリー・デバイスにおいてメモリー・ワードを並
列にプログラミングするための並列プログラミング回路
に関するものである。
イン端子がカラムに向いているフローティング・ゲート
・メモリー・セルのマトリクスの上記カラムあるいはビ
ット・ラインを提供するための電圧ブースター・デバイ
スを備えたドレイン電圧レギュレータを含んでいるタイ
プであって、電気的にプログラミング可能な不揮発性半
導体メモリー・デバイスにおいてメモリー・ワードを並
列にプログラミングするための並列プログラミング回路
に関するものである。
【０００３】
【従来の技術】周知のように、半導体上に集積され、電
気的にプログラミングが可能な不揮発性メモリー・デバ
イスは、それぞれ１つのフローティング・ゲートＭＯＳ
トランジスタを含んでいるメモリー・セルのマトリクス
を有している。
気的にプログラミングが可能な不揮発性メモリー・デバ
イスは、それぞれ１つのフローティング・ゲートＭＯＳ
トランジスタを含んでいるメモリー・セルのマトリクス
を有している。
【０００４】各トランジスタは、半導体基板上に設けら
れ、チャンネル領域で隔てられたドレイン領域とソース
領域により構成されている。フローティング・ゲートは
その基板上に設けられており、ゲート酸化物の薄い層に
よってソース領域から隔てられている。
れ、チャンネル領域で隔てられたドレイン領域とソース
領域により構成されている。フローティング・ゲートは
その基板上に設けられており、ゲート酸化物の薄い層に
よってソース領域から隔てられている。
【０００５】また、コントロール・ゲートは、絶縁層に
よってフローティング・ゲートに容量的(capacitativel
y)に接合されており、メモリー・セルに所定電圧を印加
することができるように、ドレイン、ソースおよびコン
トロール・ゲートを形成するために金属性電極が設けら
れている。
よってフローティング・ゲートに容量的(capacitativel
y)に接合されており、メモリー・セルに所定電圧を印加
することができるように、ドレイン、ソースおよびコン
トロール・ゲートを形成するために金属性電極が設けら
れている。
【０００６】セルのマトリクスはワード・ラインと呼ば
れるラインと、ビット・ラインと呼ばれるカラムとから
構成されている。同じワード・ラインに属しているセル
は、対応するコントロール・ゲートを制御する共通の電
気回線(electrical line) を有しており、同じビット・
ラインに属するセルはドレイン端子を共有している。
れるラインと、ビット・ラインと呼ばれるカラムとから
構成されている。同じワード・ラインに属しているセル
は、対応するコントロール・ゲートを制御する共通の電
気回線(electrical line) を有しており、同じビット・
ラインに属するセルはドレイン端子を共有している。
【０００７】また、フローティング・ゲートに存在して
いる電荷量は、そのセルの端子に適切な電圧を印加する
ことによって変化させることができる。ここで、フロー
ティング・ゲート内に電荷を保存するための操作は“プ
ログラミング”と呼ばれる。
いる電荷量は、そのセルの端子に適切な電圧を印加する
ことによって変化させることができる。ここで、フロー
ティング・ゲート内に電荷を保存するための操作は“プ
ログラミング”と呼ばれる。
【０００８】各個々のセルは熱電子注入(hot electron
injection)によってプログラムされ、ソース端子が接地
され、ドレイン端子が約５．５Ｖ程度のドレイン電圧に
保持されている間に約１２Ｖがそのコントロール・ゲー
トに印加されると、フローティング・ゲートにおいて電
子が捕捉される。
injection)によってプログラムされ、ソース端子が接地
され、ドレイン端子が約５．５Ｖ程度のドレイン電圧に
保持されている間に約１２Ｖがそのコントロール・ゲー
トに印加されると、フローティング・ゲートにおいて電
子が捕捉される。
【０００９】プログラミング段階中に、各セルはドレイ
ンからの約４００μＡの電流を吸収する。したがって、
８つのセルの配列である、１バイトにより構成されるメ
モリー・ワードは少なくとも３．２ｍＡの電流を必要と
する。
ンからの約４００μＡの電流を吸収する。したがって、
８つのセルの配列である、１バイトにより構成されるメ
モリー・ワードは少なくとも３．２ｍＡの電流を必要と
する。
【００１０】不揮発性メモリーのセル、特に、“ＦＬＡ
ＳＨ”タイプのものは、プログラミング段階中にビット
・ラインに印加されるドレイン電圧の正確な制御を必要
としている。このドレイン電圧の最適範囲は、通常はや
や小さく、一般的には５〜６Ｖの範囲にあり、好ましく
は５．５Ｖである。ドレイン電圧は供給電圧よりやや高
く、したがって、いわゆる電荷ポンプ(charge pump) に
よって発生されることが望ましい。
ＳＨ”タイプのものは、プログラミング段階中にビット
・ラインに印加されるドレイン電圧の正確な制御を必要
としている。このドレイン電圧の最適範囲は、通常はや
や小さく、一般的には５〜６Ｖの範囲にあり、好ましく
は５．５Ｖである。ドレイン電圧は供給電圧よりやや高
く、したがって、いわゆる電荷ポンプ(charge pump) に
よって発生されることが望ましい。
【００１１】例えば、米国特許Ｎｏ．５，２６３，００
０の公知の技術方式は、ドレイン電圧は、５ＶのＤＣ供
給電圧が供給される電圧ブースター・デバイスによって
提供されることを開示している。この電圧ブースター・
デバイスによって提供される電圧の値は、メモリーが１
つの個別バイトに対してプログラムされる場合は最適な
ものとなる。
０の公知の技術方式は、ドレイン電圧は、５ＶのＤＣ供
給電圧が供給される電圧ブースター・デバイスによって
提供されることを開示している。この電圧ブースター・
デバイスによって提供される電圧の値は、メモリーが１
つの個別バイトに対してプログラムされる場合は最適な
ものとなる。
【００１２】
【発明が解決しようとする課題】しかしながら、例え
ば、４あるいは８バイトなど、多数のバイトを並列にプ
ログラムできることが必要な他のプログラミング段階も
存在している。
ば、４あるいは８バイトなど、多数のバイトを並列にプ
ログラムできることが必要な他のプログラミング段階も
存在している。
【００１３】こうしたニーズの典型的な例は、メモリー
・マトリクスをテストする場合に発生する。実際、テス
トの継続時間を短縮するために、いくつかのバイトを並
列にプログラミングすることによってスクリーニングで
きることは非常に重要なことである。
・マトリクスをテストする場合に発生する。実際、テス
トの継続時間を短縮するために、いくつかのバイトを並
列にプログラミングすることによってスクリーニングで
きることは非常に重要なことである。
【００１４】しかしながら、各バイトがプログラミング
段階中に、少なくとも３．２ｍＡの電流を消費すること
は分かっている。したがって、４バイトを同時にプログ
ラミングするためには、少なくとも１２．８ｍＡを必要
とし、８バイトのプログラミングを行うためには、少な
くとも２５．６ｍＡの電流を供給することが必要にな
る。
段階中に、少なくとも３．２ｍＡの電流を消費すること
は分かっている。したがって、４バイトを同時にプログ
ラミングするためには、少なくとも１２．８ｍＡを必要
とし、８バイトのプログラミングを行うためには、少な
くとも２５．６ｍＡの電流を供給することが必要にな
る。
【００１５】残念なことに、電圧ブースター・デバイス
によって供給される電流はそれに組み込まれているキャ
パシタンスの値と比例する。したがって、５．５Ｖの電
圧で２５．６ｍＡの電流を供給できるようにするために
は、かなりのサイズの回路を有する電圧ブースター・デ
バイスが必要となる。
によって供給される電流はそれに組み込まれているキャ
パシタンスの値と比例する。したがって、５．５Ｖの電
圧で２５．６ｍＡの電流を供給できるようにするために
は、かなりのサイズの回路を有する電圧ブースター・デ
バイスが必要となる。
【００１６】このためには、電圧ブースター・デバイス
の信頼性をある程度犠牲にし、電圧ブースター・デバイ
スによって占められる回路面積とメモリーの総面積との
間の比を大幅に減らすことになる。
の信頼性をある程度犠牲にし、電圧ブースター・デバイ
スによって占められる回路面積とメモリーの総面積との
間の比を大幅に減らすことになる。
【００１７】実際的には、並列プログラミングは、規格
は小さいけれども比較的大きな電流を提供できる電圧ブ
ースター・デバイスをどのように提供するかという課題
がある。
は小さいけれども比較的大きな電流を提供できる電圧ブ
ースター・デバイスをどのように提供するかという課題
がある。
【００１８】本発明は、上記に鑑みてなされたものであ
って、電圧ブースター・デバイスにより占有された面積
とセルのマトリクスとの間の比率をできるだけ高く維持
して、それによって公知の技術が提供する回路構成の限
界を克服することができる、最大の信頼性でメモリー・
セルの電流要求を満足させることが可能な並列プログラ
ミング方法および並列プログラミング回路を得ることを
目的とする。
って、電圧ブースター・デバイスにより占有された面積
とセルのマトリクスとの間の比率をできるだけ高く維持
して、それによって公知の技術が提供する回路構成の限
界を克服することができる、最大の信頼性でメモリー・
セルの電流要求を満足させることが可能な並列プログラ
ミング方法および並列プログラミング回路を得ることを
目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係る並列プログラミング方法は、フロ
ーティング・ゲートを有し、対応するドレイン端子がそ
のマトリクスのカラム、またはビット・ラインに向いて
おり、前記ドレイン端子に対してプログラム段階で供給
電圧（Ｖｃｃ）に対し増大されたドレイン電圧が供給さ
れるメモリー・セルの、少なくとも１つのマトリクスを
含む電気的にプログラミングが可能な不揮発性半導体メ
モリー・デバイスにおけるメモリー・ワードの並列プロ
グラミング方法において、前記並列プログラミングの段
階中に、前記供給電圧がドレイン電圧として用いられる
ものである。
めに、請求項１に係る並列プログラミング方法は、フロ
ーティング・ゲートを有し、対応するドレイン端子がそ
のマトリクスのカラム、またはビット・ラインに向いて
おり、前記ドレイン端子に対してプログラム段階で供給
電圧（Ｖｃｃ）に対し増大されたドレイン電圧が供給さ
れるメモリー・セルの、少なくとも１つのマトリクスを
含む電気的にプログラミングが可能な不揮発性半導体メ
モリー・デバイスにおけるメモリー・ワードの並列プロ
グラミング方法において、前記並列プログラミングの段
階中に、前記供給電圧がドレイン電圧として用いられる
ものである。
【００２０】また、請求項２に係る並列プログラミング
方法は、前記ドレイン電圧と前記供給電圧との間に、単
一ワード・プログラミングと並列プログラミングとの間
の切換わり中にスイッチが設けられるものである。
方法は、前記ドレイン電圧と前記供給電圧との間に、単
一ワード・プログラミングと並列プログラミングとの間
の切換わり中にスイッチが設けられるものである。
【００２１】また、請求項３に係る並列プログラミング
方法は、供給基準電圧と前記マトリクスのカラム・デコ
ーディング回路部分との間に接続部が設けられ、パス・
ゲートが挿入されているものである。
方法は、供給基準電圧と前記マトリクスのカラム・デコ
ーディング回路部分との間に接続部が設けられ、パス・
ゲートが挿入されているものである。
【００２２】また、請求項４に係る並列プログラミング
方法は、前記パス・ゲートが、Ｎ−チャンネルＭＯＳト
ランジスタであり、そのゲート端子が並列プログラミン
グ・イネーブリング回路に接続されているものである。
方法は、前記パス・ゲートが、Ｎ−チャンネルＭＯＳト
ランジスタであり、そのゲート端子が並列プログラミン
グ・イネーブリング回路に接続されているものである。
【００２３】また、請求項５に係る並列プログラミング
回路は、その内部で対応するドレイン端子がカラムに向
いているフローティング・ゲート・メモリー・セル・マ
トリクスの前記カラムあるいはビット・ラインを提供す
るために、電圧ブースター・デバイス（４）を備えたド
レイン電圧レギュレータ（３）を含んでいるタイプの、
電気的にプログラミングが可能な不揮発性半導体メモリ
ー・デバイスにおけるメモリー・ワードの並列プログラ
ミング回路（１）において、前記カラムのために供給基
準電圧（Ｖｃｃ）とデコーダ（５）との間で通常は開い
ている接続部分と、前記メモリー・ワードの並列プログ
ラミング中、前記ドレイン端子に供給基準電圧（Ｖｃ
ｃ）を供給するためのクロージング・イネーブリング信
号が提供されるスイッチ（Ｍ１）とを備えているもので
ある。
回路は、その内部で対応するドレイン端子がカラムに向
いているフローティング・ゲート・メモリー・セル・マ
トリクスの前記カラムあるいはビット・ラインを提供す
るために、電圧ブースター・デバイス（４）を備えたド
レイン電圧レギュレータ（３）を含んでいるタイプの、
電気的にプログラミングが可能な不揮発性半導体メモリ
ー・デバイスにおけるメモリー・ワードの並列プログラ
ミング回路（１）において、前記カラムのために供給基
準電圧（Ｖｃｃ）とデコーダ（５）との間で通常は開い
ている接続部分と、前記メモリー・ワードの並列プログ
ラミング中、前記ドレイン端子に供給基準電圧（Ｖｃ
ｃ）を供給するためのクロージング・イネーブリング信
号が提供されるスイッチ（Ｍ１）とを備えているもので
ある。
【００２４】また、請求項６に係る並列プログラミング
回路は、前記スイッチ（Ｍ１）が、パス・ゲートであ
る。
回路は、前記スイッチ（Ｍ１）が、パス・ゲートであ
る。
【００２５】また、請求項７に係る並列プログラミング
回路は、前記パス・ゲートが、Ｎ−チャンネルＭＯＳト
ランジスタである。
回路は、前記パス・ゲートが、Ｎ−チャンネルＭＯＳト
ランジスタである。
【００２６】また、請求項８に係る並列プログラミング
回路は、前記スイッチ（Ｍ１）が、第１の起動される基
準電圧（Ｖｐｃｙ）と第２の基準電圧（ＧＮＤ）との間
に挿入されたＭＯＳトランジスタの、少なくとも１つの
相補的対（８，９）を含むイネーブリング回路（７）に
接続されているものである。
回路は、前記スイッチ（Ｍ１）が、第１の起動される基
準電圧（Ｖｐｃｙ）と第２の基準電圧（ＧＮＤ）との間
に挿入されたＭＯＳトランジスタの、少なくとも１つの
相補的対（８，９）を含むイネーブリング回路（７）に
接続されているものである。
【００２７】また、請求項９に係る並列プログラミング
回路は、前記スイッチが、前記イネーブリング信号が入
力されるゲート端子に対するＭＯＳトランジスタであ
る。
回路は、前記スイッチが、前記イネーブリング信号が入
力されるゲート端子に対するＭＯＳトランジスタであ
る。
【００２８】また、請求項１０に係る並列プログラミン
グ回路は、前記イネーブリング信号が、前記基準電圧
（Ｖｃｃ）に対して上昇された基準電圧（Ｖｐｃｙ）を
前記端子に送るものである。
グ回路は、前記イネーブリング信号が、前記基準電圧
（Ｖｃｃ）に対して上昇された基準電圧（Ｖｐｃｙ）を
前記端子に送るものである。
【００２９】上記の如く、本発明の基礎となるコンセプ
トは、個々のバイトのプログラミングのために設計され
た電圧ブースター・デバイスの構造を維持し、同時に供
給電圧Ｖｃｃを並列プログラミング段階でドレインへの
供給として用いるということである。
トは、個々のバイトのプログラミングのために設計され
た電圧ブースター・デバイスの構造を維持し、同時に供
給電圧Ｖｃｃを並列プログラミング段階でドレインへの
供給として用いるということである。
【００３０】こうしたコンセプトに基づいて、上に述べ
たような技術的な課題は、請求項１などの特徴付け部分
で定義されている並列プログラミング方法により解決さ
れ、また、この並列プログラミング方法を請求項５など
で定義したように実現する並列プログラミング回路によ
って解決される。
たような技術的な課題は、請求項１などの特徴付け部分
で定義されている並列プログラミング方法により解決さ
れ、また、この並列プログラミング方法を請求項５など
で定義したように実現する並列プログラミング回路によ
って解決される。
【００３１】本発明による方法および回路の特徴と利点
は、非限定的な目的のために提供される、以下の説明と
添付図面を参照することによって明らかになる。
は、非限定的な目的のために提供される、以下の説明と
添付図面を参照することによって明らかになる。
【００３２】
【発明の実施の形態】以下、この発明に係る並列プログ
ラミング方法および並列プログラミング回路の実施の形
態を添付図面に基づいて詳細に説明する。
ラミング方法および並列プログラミング回路の実施の形
態を添付図面に基づいて詳細に説明する。
【００３３】図１は、本発明に係る並列プログラミング
回路の構成を示しており、図において、１は電気的にプ
ログラミングが可能で、かつ、取り消し可能な不揮発性
のメモリー・セル、例えば、“ＦＬＡＳＨ”タイプのセ
ル全体を図式的に示している（以下、回路１という）。
回路の構成を示しており、図において、１は電気的にプ
ログラミングが可能で、かつ、取り消し可能な不揮発性
のメモリー・セル、例えば、“ＦＬＡＳＨ”タイプのセ
ル全体を図式的に示している（以下、回路１という）。
【００３４】この回路１は、特に５ＶのＤＣ供給基準電
圧に接続された単一電源供給メモリーのために設計され
たものであるが、その目的のためだけに限定されるもの
ではない。
圧に接続された単一電源供給メモリーのために設計され
たものであるが、その目的のためだけに限定されるもの
ではない。
【００３５】また、上記回路１は電荷ポンプ(charge pu
mp) を組み込んだ電圧レギュレータ３と組み合わせられ
ている。より具体的には、電圧レギュレータ３は供給電
圧Ｖｃｃを供給される電荷ポンプ回路(charge pump cir
cuit) である第１の電圧ブースター・デバイス４を含ん
でいる。この第１の電圧ブースター・デバイス４の出力
端子において発生される電圧の強さは供給電圧Ｖｃｃ
と、供給しなければならない電流に依存しており、後者
はプログラムされるべきビットの数（０〜８）に依存し
ている。
mp) を組み込んだ電圧レギュレータ３と組み合わせられ
ている。より具体的には、電圧レギュレータ３は供給電
圧Ｖｃｃを供給される電荷ポンプ回路(charge pump cir
cuit) である第１の電圧ブースター・デバイス４を含ん
でいる。この第１の電圧ブースター・デバイス４の出力
端子において発生される電圧の強さは供給電圧Ｖｃｃ
と、供給しなければならない電流に依存しており、後者
はプログラムされるべきビットの数（０〜８）に依存し
ている。
【００３６】メモリーはワード・ラインと呼ばれるライ
ンと、ビット・ラインと呼ばれるカラムとから構成され
たセルのマトリクスとして構成されている。同じワード
・ラインＷＬに属するセルは対応するコントロール・ゲ
ートを制御する電気回線(electrical line) を共有して
おり、同じビット・ラインに属するセルはドレイン端子
を共有している。
ンと、ビット・ラインと呼ばれるカラムとから構成され
たセルのマトリクスとして構成されている。同じワード
・ラインＷＬに属するセルは対応するコントロール・ゲ
ートを制御する電気回線(electrical line) を共有して
おり、同じビット・ラインに属するセルはドレイン端子
を共有している。
【００３７】図１において、マトリクス２は、例とし
て、電圧レギュレータ３からの出力６によって電圧が供
給される関連するカラム・デコーダ５と共に示されてい
る。また、好適に、本実施の形態によれば、供給基準電
圧Ｖｃｃとデコーダ５との間も接続されている。この接
続によって、所定の時間、特に、並列プログラミング段
階で供給電圧Ｖｃｃをメモリー・セルのドレイン端子に
送ることが可能になる。
て、電圧レギュレータ３からの出力６によって電圧が供
給される関連するカラム・デコーダ５と共に示されてい
る。また、好適に、本実施の形態によれば、供給基準電
圧Ｖｃｃとデコーダ５との間も接続されている。この接
続によって、所定の時間、特に、並列プログラミング段
階で供給電圧Ｖｃｃをメモリー・セルのドレイン端子に
送ることが可能になる。
【００３８】このドレイン端子が供給基準電圧Ｖｃｃに
接続され、さらに、ソース端子がデコーダ５に接続され
たＮ−チャンネルＭＯＳタイプのトランジスタＭ１が、
この接続部に設けられている。
接続され、さらに、ソース端子がデコーダ５に接続され
たＮ−チャンネルＭＯＳタイプのトランジスタＭ１が、
この接続部に設けられている。
【００３９】トランジスタＭ１のゲート端子は、第１お
よび第２のＭＯＳトランジスタの相補的対８、９により
構成されたイネーブリング回路７の出力端子に接続され
ている。この相補的対８、９は、電圧極(voltage pole)
Ｖｐｃｙと第２の基準電圧、例えば、信号アースＧＮＤ
との間に挿入されたＰ−チャンネル・トランジスタとＮ
−チャンネル・トランジスタの配列で構成されている。
この電圧Ｖｐｃｙは、５Ｖの供給電圧Ｖｃｃが印加され
る第２の電圧ブースター・デバイス１０からの出力１１
によって供給される。
よび第２のＭＯＳトランジスタの相補的対８、９により
構成されたイネーブリング回路７の出力端子に接続され
ている。この相補的対８、９は、電圧極(voltage pole)
Ｖｐｃｙと第２の基準電圧、例えば、信号アースＧＮＤ
との間に挿入されたＰ−チャンネル・トランジスタとＮ
−チャンネル・トランジスタの配列で構成されている。
この電圧Ｖｐｃｙは、５Ｖの供給電圧Ｖｃｃが印加され
る第２の電圧ブースター・デバイス１０からの出力１１
によって供給される。
【００４０】第１の相補的対８のＰ−チャンネル・トラ
ンジスタのゲート端子と第２の相補的対９のトランジス
タ間の相互接続ノードとの間にクロス接続部が設けられ
ている。同様に、第２の相補的対９のＰ−トランジスタ
のゲート端子と第１の相補的対８のトランジスタ間の相
互接続ノードとの間にクロス接続部が設けられている。
ンジスタのゲート端子と第２の相補的対９のトランジス
タ間の相互接続ノードとの間にクロス接続部が設けられ
ている。同様に、第２の相補的対９のＰ−トランジスタ
のゲート端子と第１の相補的対８のトランジスタ間の相
互接続ノードとの間にクロス接続部が設けられている。
【００４１】この第２の相補的対９のＮ−チャンネル・
トランジスタのゲート端子は“ｐａｒ−ｐｒｏｇ”とい
う言葉で示されるイネーブリング電圧信号を受信する。
この信号はまた、インバータ１３経由で，第２の電圧ブ
ースター・デバイス１０の入力端子１２と他の相補的対
８のＮ−チャンネル・トランジスタのゲート端子に供給
される。さらに、好適に、ｐａｒ−ｐｒｏｇ信号はま
た、電圧レギュレータ３の入力端子とデコーダ５にも供
給される。
トランジスタのゲート端子は“ｐａｒ−ｐｒｏｇ”とい
う言葉で示されるイネーブリング電圧信号を受信する。
この信号はまた、インバータ１３経由で，第２の電圧ブ
ースター・デバイス１０の入力端子１２と他の相補的対
８のＮ−チャンネル・トランジスタのゲート端子に供給
される。さらに、好適に、ｐａｒ−ｐｒｏｇ信号はま
た、電圧レギュレータ３の入力端子とデコーダ５にも供
給される。
【００４２】以上のように、本実施の形態に係る並列プ
ログラミング回路の構造は特に単純であり、理解しやす
いものである。
ログラミング回路の構造は特に単純であり、理解しやす
いものである。
【００４３】並列プログラミング段階は、供給電源をマ
トリクス（セル）２のドレイン端子へ切り替えられるよ
うにするｐａｒ−ｐｒｏｇ信号の出力によって開始され
る。単一バイト・プログラミングの段階で、ｐａｒ−ｐ
ｒｏｇ信号は低論理値を有しており、マトリクス２のビ
ット・ラインに対する電圧は、指定に従って正常に動作
する電圧レギュレータ３によって提供される。
トリクス（セル）２のドレイン端子へ切り替えられるよ
うにするｐａｒ−ｐｒｏｇ信号の出力によって開始され
る。単一バイト・プログラミングの段階で、ｐａｒ−ｐ
ｒｏｇ信号は低論理値を有しており、マトリクス２のビ
ット・ラインに対する電圧は、指定に従って正常に動作
する電圧レギュレータ３によって提供される。
【００４４】この段階にあっては、トランジスタＭ１は
不活性で、デコータ５を供給電圧Ｖｃｃから切り離す。
このトランジスタＭ１は基本的にはパス・ゲートとして
動作する。したがって、本実施の形態に係る並列プログ
ラミング方法にあっては、第１の電圧ブースター・デバ
イス４が単一バイト・プログラミング段階ではアクティ
ブのままであり、一方、供給電圧Ｖｃｃは並列プログラ
ミング中に供給電圧として用いられるものである。
不活性で、デコータ５を供給電圧Ｖｃｃから切り離す。
このトランジスタＭ１は基本的にはパス・ゲートとして
動作する。したがって、本実施の形態に係る並列プログ
ラミング方法にあっては、第１の電圧ブースター・デバ
イス４が単一バイト・プログラミング段階ではアクティ
ブのままであり、一方、供給電圧Ｖｃｃは並列プログラ
ミング中に供給電圧として用いられるものである。
【００４５】多数のバイトの並列プログラミングを起動
する必要がある場合には、ドレイン電圧は供給電圧Ｖｃ
ｃから直接供給され、セルが必要とするすべての電流を
供給する上で特に問題は発生しない。また、供給電圧Ｖ
ｃｃは、この目的に適した規格のトランジスタＭ１によ
ってメモリー・セルのドレイン端子に送られる。このト
ランジスタＭ１のゲート端子がイネーブリング回路７に
よって電圧Ｖｐｃｙの値まで上昇される。
する必要がある場合には、ドレイン電圧は供給電圧Ｖｃ
ｃから直接供給され、セルが必要とするすべての電流を
供給する上で特に問題は発生しない。また、供給電圧Ｖ
ｃｃは、この目的に適した規格のトランジスタＭ１によ
ってメモリー・セルのドレイン端子に送られる。このト
ランジスタＭ１のゲート端子がイネーブリング回路７に
よって電圧Ｖｐｃｙの値まで上昇される。
【００４６】Ｐａｒ−ｐｒｏｇ信号は、第２の相補的対
９のＮ−チャンネル・トランジスタを起動させ、これに
よって、電圧ＶｐｃｙがトランジスタＭ１のゲートに印
加されるようになる。この状態で、上昇させられた電圧
Ｖｐｃｙは（メモリー・）マトリクス２と組み合わされ
た回路でいつでも使えるようになるので、したがって、
トランジスタＭ１をイネーブルするために使用すること
は、トランジスタにおける電圧降下を減少させる上で有
利である。
９のＮ−チャンネル・トランジスタを起動させ、これに
よって、電圧ＶｐｃｙがトランジスタＭ１のゲートに印
加されるようになる。この状態で、上昇させられた電圧
Ｖｐｃｙは（メモリー・）マトリクス２と組み合わされ
た回路でいつでも使えるようになるので、したがって、
トランジスタＭ１をイネーブルするために使用すること
は、トランジスタにおける電圧降下を減少させる上で有
利である。
【００４７】
【発明の効果】以上説明したように、本発明に係る並列
プログラミング方法および並列プログラミング回路にあ
っては、上記の技術的な課題を解決すると同時に、多く
の利点を提供する。そのなかで最も重要なのは、パス・
ゲートとしてＮ−チャンネル・トランジスタＭ１だけを
使用することはレギュレータの出力端子６と供給基準電
圧Ｖｃｃとの間のＰ−チャンネル・タイプ・スイッチを
不必要にしてしまうことである。このことによって、回
路面積を縮小することを可能にし、それに加えて、Ｎ−
チャンネル・パス・ゲートの導電性がＰ−チャンネル・
スイッチのそれより大きくなるという効果がある。
プログラミング方法および並列プログラミング回路にあ
っては、上記の技術的な課題を解決すると同時に、多く
の利点を提供する。そのなかで最も重要なのは、パス・
ゲートとしてＮ−チャンネル・トランジスタＭ１だけを
使用することはレギュレータの出力端子６と供給基準電
圧Ｖｃｃとの間のＰ−チャンネル・タイプ・スイッチを
不必要にしてしまうことである。このことによって、回
路面積を縮小することを可能にし、それに加えて、Ｎ−
チャンネル・パス・ゲートの導電性がＰ−チャンネル・
スイッチのそれより大きくなるという効果がある。
【００４８】このような、およびその他の利点について
は、本発明に係る構成の一連の修正や変更を可能にする
が、それらの修正や変更は、上記特許請求の範囲に含ま
れるものである。
は、本発明に係る構成の一連の修正や変更を可能にする
が、それらの修正や変更は、上記特許請求の範囲に含ま
れるものである。
【図１】本発明に係る並列プログラミング回路の構成を
示す説明図である。
示す説明図である。
１ 並列プログラミング回路 ２ マトリクス ３ 電圧レギュレータ ４ 第１の電圧ブースター・デバイス ５ デコーダ ７ イネーブリング回路 ８，９ ＭＯＳトランジタの相補的対 １０ 第２の電圧ブースター・デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファビオ タッサン カーセル イタリア国，イ−20100，ミラノ，ビア マッサレンティ，21 (72)発明者 ステファン スキッペルス イタリア国，イ−37010，ベローナ，ペス キエーラ デル ガルダ，エッレオチ．マ ラスキーナ，４
Claims (10)
- 【請求項１】 フローティング・ゲートを有し、対応す
るドレイン端子がそのマトリクスのカラム、またはビッ
ト・ラインに向いており、前記ドレイン端子に対してプ
ログラム段階で供給電圧（Ｖｃｃ）に対し増大されたド
レイン電圧が供給されるメモリー・セルの、少なくとも
１つのマトリクスを含む電気的にプログラミングが可能
な不揮発性半導体メモリー・デバイスにおけるメモリー
・ワードの並列プログラミング方法において、 前記並列プログラミングの段階中に、前記供給電圧がド
レイン電圧として用いられることを特徴とする並列プロ
グラミング方法。 - 【請求項２】 前記ドレイン電圧と前記供給電圧との間
に、単一(single)ワード・プログラミングと並列プログ
ラミングとの間の切換わり中にスイッチが設けられるこ
とを特徴とする請求項１に記載の並列プログラミング方
法。 - 【請求項３】 供給基準電圧と前記マトリクスのカラム
・デコーディング回路部分との間に接続部が設けられ、
パス・ゲートが挿入されていることを特徴とする請求項
１に記載の並列プログラミング方法。 - 【請求項４】 前記パス・ゲートが、Ｎ−チャンネルＭ
ＯＳトランジスタであり、そのゲート端子が並列プログ
ラミング・イネーブリング回路に接続されていることを
特徴とする請求項２に記載の並列プログラミング方法。 - 【請求項５】 その内部で対応するドレイン端子がカラ
ムに向いているフローティング・ゲート・メモリー・セ
ル・マトリクスの前記カラムあるいはビット・ラインを
提供するために、電圧ブースター・デバイス（４）を備
えたドレイン電圧レギュレータ（３）を含んでいるタイ
プの、電気的にプログラミングが可能な不揮発性半導体
メモリー・デバイスにおけるメモリー・ワードの並列プ
ログラミング回路（１）において、 前記カラムのために供給基準電圧（Ｖｃｃ）とデコーダ
（５）との間で通常は開いている接続部分と、 前記メモリー・ワードの並列プログラミング中、前記ド
レイン端子に供給基準電圧（Ｖｃｃ）を供給するための
クロージング・イネーブリング信号が提供されるスイッ
チ（Ｍ１）と、 を備えていることを特徴とする並列プログラミング回
路。 - 【請求項６】 前記スイッチ（Ｍ１）が、パス・ゲート
であることを特徴とする請求項５に記載の並列プログラ
ミング回路。 - 【請求項７】 前記パス・ゲートが、Ｎ−チャンネルＭ
ＯＳトランジスタであることを特徴とする請求項６に記
載の並列プログラミング回路。 - 【請求項８】 前記スイッチ（Ｍ１）が、第１の起動さ
れる基準電圧（Ｖｐｃｙ）と第２の基準電圧（ＧＮＤ）
との間に挿入されたＭＯＳトランジスタの、少なくとも
１つの相補的対（８，９）を含むイネーブリング回路
（７）に接続されていることを特徴とする請求項５に記
載の並列プログラミング回路。 - 【請求項９】 前記スイッチが、前記イネーブリング信
号が入力されるゲート端子に対するＭＯＳトランジスタ
であることを特徴とする請求項５に記載の並列プログラ
ミング回路。 - 【請求項１０】 前記イネーブリング信号が、前記基準
電圧（Ｖｃｃ）に対して上昇された基準電圧（Ｖｐｃ
ｙ）を前記端子に送ることを特徴とする請求項６に記載
の並列プログラミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT958304065 | 1995-09-29 | ||
| EP95830406A EP0766255B1 (en) | 1995-09-29 | 1995-09-29 | Parallel programming method of memory words and corresponding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115294A true JPH09115294A (ja) | 1997-05-02 |
Family
ID=8222021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25992396A Pending JPH09115294A (ja) | 1995-09-29 | 1996-09-30 | 並列プログラミング方法および並列プログラミング回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781474A (ja) |
| EP (1) | EP0766255B1 (ja) |
| JP (1) | JPH09115294A (ja) |
| DE (1) | DE69514802T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376262B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 비트라인 전압 레귤레이션 회로 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0800176B1 (en) * | 1996-04-05 | 2003-07-02 | STMicroelectronics S.r.l. | Voltage regulator for programming non-volatile memory cells |
| US5969986A (en) * | 1998-06-23 | 1999-10-19 | Invox Technology | High-bandwidth read and write architectures for non-volatile memories |
| US6606267B2 (en) * | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
| EP0971361B1 (en) | 1998-06-23 | 2003-12-10 | SanDisk Corporation | High data rate write process for non-volatile flash memories |
| ITRM20020148A1 (it) * | 2002-03-18 | 2003-09-18 | Micron Technology Inc | Programmazione di memorie flash. |
| US7414891B2 (en) | 2007-01-04 | 2008-08-19 | Atmel Corporation | Erase verify method for NAND-type flash memories |
| US7882405B2 (en) * | 2007-02-16 | 2011-02-01 | Atmel Corporation | Embedded architecture with serial interface for testing flash memories |
| US20080232169A1 (en) * | 2007-03-20 | 2008-09-25 | Atmel Corporation | Nand-like memory array employing high-density nor-like memory devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412309A (en) * | 1981-09-28 | 1983-10-25 | Motorola, Inc. | EEPROM With bulk zero program capability |
| US5263000A (en) | 1992-10-22 | 1993-11-16 | Advanced Micro Devices, Inc. | Drain power supply |
| US5357463A (en) * | 1992-11-17 | 1994-10-18 | Micron Semiconductor, Inc. | Method for reverse programming of a flash EEPROM |
| US5537350A (en) * | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
| KR0142510B1 (ko) * | 1993-10-29 | 1998-08-17 | 가네꼬 히사시 | 비휘발성 반도체 메모리 장치 |
| DE69325714T2 (de) * | 1993-12-31 | 2000-03-02 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungsregler für nichtflüchtige Halbleiterspeicheranordnungen |
-
1995
- 1995-09-29 EP EP95830406A patent/EP0766255B1/en not_active Expired - Lifetime
- 1995-09-29 DE DE69514802T patent/DE69514802T2/de not_active Expired - Fee Related
-
1996
- 1996-09-30 JP JP25992396A patent/JPH09115294A/ja active Pending
- 1996-09-30 US US08/722,378 patent/US5781474A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376262B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 비트라인 전압 레귤레이션 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5781474A (en) | 1998-07-14 |
| EP0766255B1 (en) | 2000-01-26 |
| EP0766255A1 (en) | 1997-04-02 |
| DE69514802D1 (de) | 2000-03-02 |
| DE69514802T2 (de) | 2000-05-31 |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |