JPH04111299A - 半導体記憶集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体記憶集積回路に関し、特に、低電圧で作
動する電気的にプログラム可能な読みだし専用半導体記
憶集積回路（以下、ＥＰＲＯＭという）に関する。

〈従来の技術およびその問題点〉 従来、この種のＥＰＲＯＭを構成する記憶セルは、第５
図に示されているように、ｐ型半導体基板５０４上にフ
ローティングゲー）５０３とコントロールゲート５０１
を積層し、高電圧印加時にｎ型トレイン領域５０６近傍
のピンチオフ点で発生ずるホットエレクトロンを選択的
にフローティングケート５０３に注入してしきい値に変
化をもたせる。このようなしきい値の変化は、ドレイン
電極５０２からｎ型ソース領域５０５とｎ型トレイン領
域５０６との間を流れる電流を制御し、これをデータビ
ットの論理レベルに対応させている。

なお、５０７は層間絶縁膜てあり、コントロールケート
５０１はワード線に接続されている。フローティングゲ
ートに注入されたホットエレクトロンは、紫外線の照射
でフローティングゲート外に排除することができる。

しかしながら、従来のＥＰＲＯＭはデータビットの書き
込みにポットエレクトロンを発生させなければならない
ので、高電圧印加時にピンチオフ点てホットエレクトロ
ンを効率よく発生させなければならない。ホットエレク
トロンを効率よく発生させるには、チャンネル部のｐ型
不純物濃度を高くする必要があり、かかる高濃度のｐ型
不純物はホットエレクトロン注入前のしきい値をすてに
高くすることになる。

一般に、ＥＰＲＯＭの記憶せるのしきい値は２ポル）・
程度を目標にしているが、製造上のほらつきおよび実使
用状態での温度特性を考慮すると、しきい値は２．５ボ
ルト程度と考えられる。更に、ＥＰＲＯＭを基本クロッ
ク４ＭＨｚのマイクロコンピュータシステムにプログラ
ム格納用のメモリとして用いると、数百ナノ秒程度の読
みだしスピードを必要とされている。しかも、ＥＰＲＯ
Ｍがオンしている状態で流れる電流（以下、オン電流と
いう）は、たとえしきい値がバラついていても安定して
いなければならないので、ある程度太きく設定しなけれ
ばならず、外部から供給される２ボルト程度の低電圧を
上昇させて使用している。

このように、ＥＰＲＯＭは外部から供給される電圧より
高い電圧で作動するので、内部に昇圧回路を内蔵してお
り、この昇圧回路の出力電圧（外部電圧を２ボルトとす
ると、４〜５ボルト）を上記コントロールゲート５０１
に供給している。したがって、記憶セルには１０マイク
ロアンペア程度の電流を流すことができるものの、この
程度の電流値ではデコーダ等で使用される相補型論理ケ
ートがスイッチングするときに流れる貫通電流の影響で
不安定になる。そこで、下記のことく、２つの動作タイ
ミングを設けて、動作の安定を図っている。

上記２つの動作タイミングとは、　（１）０本のワード
線から１本を選択し、まず、電源電圧付近まで充電する
。　（２）次に、選択されたワード線のみを昇圧回路の
出力電圧まで充電する、ことである。

このように、２段階で充電することにより昇圧回路の負
担を軽減している。ＥＰＲＯＭの場合はワード線の寄生
容量は約２ｐＦであり、電源電圧２ボルト、昇圧回路の
出力電圧４．　０ボルトとすし、１マイクロ秒当り１回
の読みだしを実行するとすると、昇圧回路の負担は、 （４，０−２，０）ボルトｘ　（２ｘ　１０−１２フア
ラツドＸ１／１０６（秒）＝４ｘ　１０−６アンペアと
なり、この程度の電流値は昇圧回路て負担てきる値であ
り、安定な動作を実現させることができる。

第６図は従来のＥＰＲＯＭの一部を示す回路図であり、
ナンドケート６０２てデコードされた入力アドレス６０
０は、インバータ６０３とトランスファゲート６０４を
介してワード線６１０を電源電圧まで充電する。この後
、ノード６１１に供給された昇圧回路の出力電圧は、入
力アドレス（または制御信号６０９）およびタイミング
信号６０７て制御された昇圧電圧の印加されたスイッチ
トランジスタ６０８を介してワード線６１０に供給され
、ワード線６１０は昇圧回路の出力電圧まて充電される
。

かかる従来のＥＦＲＯＭの動作タイミングを第７図に示
す。時刻ｔ７００にアドレス入力６００が変化すると、
ナントゲート６０２の出力およびインバータ６０３の出
力が１１１次変化し、時刻ｔ７０１までにトランスファ
ゲート６０４の出力は電源電圧７０４に向かって上昇す
る（時刻ｔ７００〜ｔ７０１をアドレスセットアツプ期
間という）。

タイミング信号６０７が時刻ｔ７０１に変化して昇圧回
路の出力電圧がワード線６１０に供給されると更に昇圧
回路の出力電圧７０３に向かって昇圧が開始される。時
刻ｔ７０１以隆をデーコーダ出力チャージアップ期間と
いう。

ＥＰＲＯＭがマイクロコンピュータに内蔵されている場
合は、タイミング信号６０７は通常マイクロコンピュー
タの同期信号によりつくられているが、適当な同期信号
が無い場合は、遅延回路を設け、この遅延回路でタイミ
ング信号を発生させている。しかしながら、遅延回路で
発生する遅延時間は、プロセスパラメータ、電源電圧、
温度て大きくばらつき、アドレスセットアツプ期間に相
当大きなマージンを設定しなけれはならないという問題
点があった。

第８図に他のＥＦＲＯＭの記憶セルの構造を示す。各記
憶セルは２つのトランジスタ８００．８０１て構成され
ており、トランジスタ８００はｎ型ソース領域８０６と
ｎ型領域８０８との間で積層されたフローティングゲー
ト８０４とコントロールゲート８０２とを有しており、
コントロールゲー）８０２とｎ型＠域８０８とに印加さ
れる高電圧で発生する電荷を約１００オングストローム
のトンネルゲート８０２を通してフローティングゲート
８０４に出し入れする。このようにしてフローティング
ゲー）８０４に蓄積された電荷かコントロールゲートか
らみたしきい値を変化させるので、データビットを電流
の有無に対応させて記憶できる。したがって、トランジ
スタ８００は記憶用トランジスタとして機能している。

トランジスタ８００にデータビットか書き込まれた状態
（低しきい値状Ｂ）９０２と消去状態（高しきい値状態
）９０３を第９図に示す。一方、トランジスタ８０１は
ｎ型領域８０８とｎ型トレイン領域８０７との間に設け
られたゲート８０９を有しており、選択用トランジスタ
として機能している。

木ＥＰＲＯＭの場合は、コントロールゲート８０２に高
しきい値と低しきい値との中間の電圧を印加し、コント
ロールゲート電圧９０１は１〜２ボルトである。従って
、二〇Ｅ　Ｐ　ＲＯＭでは、コントロールケ−１・電圧
９０１は高しきい値と低しきい値に対してほぼ等しいマ
ージンを取ることができる。トランジスタ８００が導通
状態であることは、センスアンプで検出されるが、その
ために必要な電流値は９０４で示されている。

このＥＰＲＯＭの等価回路を第１０図に示す。

１００２はコントロールケート８０２に接続された選択
用トランジスタであり、コントロールケート８０２に上
述の中間電圧を正確に印加しなければならない。電源電
圧を２ボルト程度とすると、このＥＰＲＯＭの場合も、
ＸデコーダおよＵ’Ｙデコーダとも電源電圧以上の高電
圧を必要としており、昇圧回路を内蔵してかかる高電圧
を発生させているが、上述の通り、この場合も、−旦電
源電圧に上昇させた後に、高電圧に昇圧させている。

したがって、このＥＦＲＯＭにおいても、２段階の昇圧
タイミングが必要であり、第６図に関して説明した問題
点を含んでいる。

く課題を解決するための手段〉 本願発明の要旨は、記憶セルと、記憶セルが接続された
選択線と、入力アドレスにより選択された選択線を第１
の電圧に向かって昇圧するデコーダと、第】の電圧とは
異なる第２の電圧を選択された選択線に供給する充電回
路とを単一半導体基板上に集積した半導体記憶集積回路
において、上記選択された選択線の電圧が第１電圧に近
づいたことを検出し充電回路に第２電圧への充電を指示
する電圧検出回路を有することである。

く作用および効果〉 選択された選択線は、デコーダがまず第１電圧近傍まで
昇圧し、これを検出した電圧検出回路が充電回路に第２
電圧への昇圧を指示する。

したがって、従来例のようにプロセスのばらつきの影響
を受けることはなく、電圧検出回路が選択された選択線
の電圧を正確に検出して充電＠路を活性化させることが
できる。このような正確な電圧検出により２段階の充電
を実施するので、不要なマージンを排除でき、記憶セル
へのアクセスを高速で実行できる。

〈実施例〉 以下、本発明の実施例を図面を参照して説明する。

第ｍ虹例 第１図は本願発明の第１実施例に係るＥＰＲＯＭの回路
構成を示しており、入力アトレス１００はナントゲート
１０２てデコードされ、インバータ１０３とトランスフ
ァゲート１０４を介してワード線１１０に電源電圧を供
給する。ワード線」１０には多数の記憶セル１０５が接
続されており、フローティングゲートに注入された電荷
によりデイジット線１１２とクランＩ・どの間にチャン
ネルを選択的に形成する。トランスファケート１０４は
昇圧回路の出力ノート１１１から電源電圧を分離するた
めに設けられている。

ワード線１１０はスイッチングトランジスタ１０８を介
して昇圧回路の出力ノート１１１に接続されており、ス
イッチングトランジスタ１０８ａはワード線１１０の電
圧を検出する電圧検出回路１０６により制御されている
。その他のスイッチングトランジスタ１０８ｂ無いし１
０８ｅは入力アトレス１００または制御信号からつくら
れる信号１０９て制御されている。電圧検出回路１０６
は本実施例の場合、インバータで構成されており、ワー
ド線１１０の電圧が所定の電圧レベルに達すると、スイ
ッチングトランジスタ１０８ａをオンさせる。

第２図を参照して本実施例のＥＦＲＯＭの動作を説明す
る。時刻ｔ２００に入力アドレスが変化してワード線】
１０が選択されると、ナントゲー１−１０２、したがっ
てインバータ１０３はトランスフアケー１□　１０５を
介してワード線１１０を電源電圧に向かって充電する。

ワード線１１０は、外部から供給される電源電圧よりバ
ックゲート効果によるしきい値Ｖｖ分だけ低い電圧値ま
で上昇する。時刻ｔ２０１ｉこワード線１１０か上記所
定電圧（インバータのしきい値）を超えると、その出力
は下がり、スイッチングトランジスタ１０８ａが導通し
、ワード線１１０は昇圧回路の出力電圧２０３まて上昇
する。

電圧検出回路１０６は、外部から与えられる電源電圧で
動作するので、その出力によりスイッチングトランジス
タ１０８を非導通にざぜるには、スイッチングトランジ
スタ１０８のしきい値は、昇圧回路の出力電圧値と本実
施例の最低動作電圧との差と同程度の値を有するように
設計される必要があり、昇圧回路の出力電圧値を４．０
ボルト、最低動作電圧を２．０ボルトとすると、スイッ
チングトランジスタ１０８のしきい値は−２，０ボルト
程度になる。

一般に、ｐチャンネル型ｌ・ランジスタは半導体基板中
のｎウェル内に形成され、ｐ型不純物をチャンネルにド
ープしてしきい値ＶＴＲを−０，７ボルト程度にしてい
るので、チャンネルにドープしない時のしきい値Ｖ　Ｔ
ＰＯの絶対値はそれよりも大きな値になる。したがって
、スイッチングトランジスタ１０８のしきい値を上記値
にすることは可能である。なお、昇圧回路の電圧値を最
低動作電圧とｐチャンネル型トランジスタのしきい値Ｖ
ｖｐｏの和になるように設定してもよい。

本実施例では、電圧検出回路でワード線１１０の電圧を
監視し、ワード線１１０が所定の電圧を超えると自動的
にスイッチングトランジスタ１０８ａがオンするので、
２段階の昇圧を規定するタイミングにマージンを設定す
る必要がなく、高速で記憶セル１０５からデータビット
を読み出せるという効果がある。

第タラＵ阪例 第３図は本願発明の第２実施例を示す回路図であり、第
２実施例は本発明を第８に示した構成の記憶セル３０５
を有するＥＰＲＯＭに適用したものである。

Ｘアドレスデコーダ回路３０１は第１実施例と同一構成
であり、ナンドケート３０２、インバータ３０３、トラ
ンスファケート３０４で構成されている。ワード線３１
０はＸアドレスデコーダ３０１およびスイッチングトラ
ンジスタ３０８を介して昇圧回路の出力ノード３１１に
接続されており、ワード線３】０が所定の電圧を超える
と電圧検出回路３０６がワード線３１０を出力ノード３
１に導通させる。

全てのワード線はノアゲート３２１に接続されており、
本実施例の場合はノアゲート３２１は構成トランジスタ
数を減少させるためにＣＭＯＳ構造ではなく、ｐ型トラ
ンジスタを負荷とするレシオ型の構成を採用している。

その結果、構成トランジスタ数は約半数となり、数マイ
クロアンペア程度の電流が余分に消費されるものの、問
題とはならない。

Ｙデコーダ回路３２３はＹセレクタ３１８によりデイジ
ット線３１２を選択する。本実施例の場合は、ワード線
３１０がポリシリコンで形成されており、Ｙデコーダ線
３１９がアルミ配線で形成されているので、Ｙデコーダ
線３１９の方が先に昇圧する。ところが、スイッチング
トランジスタ３２０はノアゲート３２１により制御され
ているので、ワード線３１０が所定の電圧に到着するま
でオフしている。したがって、Ｙデコート線３１９はイ
ンバータ３１６で主に充電され、昇圧回路の負担を減少
させている。

このように、Ｙセレクタ３１８に高電圧を供給するのは
、記憶セル３０５のコントロールゲートに１〜２ボルト
の電圧を正確に印加するためてあり、特に、２ボルト近
傍のコントロール電圧の場合は、バックケート効果によ
り昇圧された電圧でなければ電圧効果が発生してしまう
。

第４図は第２実施例の動作タイミング図であり、時刻ｔ
４００で入力アドレス３００，３１４が変化すると、時
刻４０］て電圧検出回路３０６のしきい値を超えるとワ
ーＩ−線３１０は昇圧回路の出力電圧まで上昇する。ツ
ーｌ−線３］０かノアケー１−３２１のしきい値を時刻
ｔ４０５て起えると、スイッチングトランジスタ３２０
がオンし、Ｙデコーダ線３１９が上昇する。

第ｊう６例 第３実施例はＸデコーダ回路１１０１とＹデコーダ回路
１１２３にそれぞれ電圧検出回路１１０６と１１２２を
設げた例であり、電圧検出回路１１０６と１１２２はス
イッチングトランジスタ１１０９と１１２１をそれぞれ
制御してワード線１１１０とＹデコーダ線１１１９とを
昇圧回路の出力ノード１１１１へ導通させる。その他は
第１、第２実施例と同一なので説明を省略する。

なお、デコーダ回路の出力電圧を検出する電圧検出回路
１１２２の出力は、他の回路フロック、例えば、センス
アンプの活性か信号としても利用でき、消費電力の低下
を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路構成を示す回路図、 第２図は第１実施例の動作タイミング図、第３図は第２
実施例の回路構成を示す回路図、第４図は第２実施例の
動作タイミング図、第５図は従来のＥＦＲＯＭセルの構
造を示す断面図、 第６図は従来のＥＦＲＯＭの回路構成を示す回路図、 第７図は従来のＥＦＲＯＭの動作タイミング図、第８図
は従来の他のＥＦＲＯＭセルの構成を示す断面図、 第９図はＥＰＲＯＭのしきい値の変化を示すクラ７、 第１０図はＥＰＲＯＭセル等価回路図、第１１図は第３
実施例の回路構成を示す回路図である。 １００．３１４，３００，１１００．１１１４４００１
０８．入力アトレス、 １０１．３０１．１１０１ Ｘアドレスデコーダ、 ３２３．１１１４．、Ｙアドレスデコーダ、１１０．３
１０．１１１０ ワーＩ・線、 １．０５，３０５．１１０５ １１、記憶セル、 １０６．３０６，３２２，１１０６，１１２２００．電
圧検出回路、 １０８．３０８，３２０，１１０８，１１２０１１０．
１．スイッチングトランジスタ、３］９，１１１９．、
、、Ｙデコーダ線。 特許出願人　　日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 　記憶セルと、記憶セルが接続された選択線と、入力ア
   ドレスにより選択された選択線を第１の電圧に向かって
   昇圧するデコーダと、第１の電圧とは異なる第２の電圧
   を選択された選択線に供給する充電回路とを単一半導体
   基板上に集積した半導体記憶集積回路において、 上記選択された選択線の電圧が第１電圧に近づいたこと
   を検出し充電回路に第２電圧への充電を指示する電圧検
   出回路を有することを特徴とする半導体記憶集積回路。