JPH03181096A

JPH03181096A - 不揮発性半導体記憶装置

Info

Publication number: JPH03181096A
Application number: JP1319526A
Authority: JP
Inventors: Kazuo Kobayashi; 和男小林; Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Yoshikazu Miyawaki; 宮脇　好和; Masanori Hayashigoe; 正紀林越
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-12-08
Filing date: 1989-12-08
Publication date: 1991-08-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、電気的に書込み、消去可能な不揮発性半導
体記憶装置に関し、特にワード線不良の検出に関するも
のである。

〔従来の技術〕

第３図は従来のＥＥＰＲＯＭの全体構成を示すブロック
図である。同図において、１はメモリセルアレイであり
、メモリセル（図示せず）がマトリクス状に配置され、
行単位にワード線（図示せず）、列単位にビット線（図
示せず）に接続されている。ワード線の選択はロウデコ
ーダ２、ビット線の選択はコラムデコーダ３により行わ
れる。

ロウデコーダ２は、活性状態時に、アドレス）＜＝ｙソ
ファから取込んだ行アドレスＡｒに基づき、１本のワー
ド線をＨレベルに設定し、他のワード線をフローティン
グにする。一方、非活性状態時には全ワード線をフロー
ティングにする。また、コラムデコーダ３は、活性状態
時にアドレスバッファ４から取込んだ列アドレスＡｃに
基づき、、Ｙゲート５を選択的にオンさせ書込みバ・ソ
ファ６と１本のビット線を電気的に接続する。なお、ロ
ウデコーダ２及びコラムデコーダ３は、制御部７により
その活性／非活性が制御される。また、アドレスバッフ
ァ４はコントロールバッファ１３の出力タイミングに基
づき、図示しない外部アドレス信号を取込み、行アドレ
スＡｒ及び列アドレスＡｃをそれぞれロウデコーダ２及
びコラムデコーダ３に出力する。

制御部７は、タイマー８を利用して所定の信号のパルス
幅の時間設定、コラムラッチ９”ＰＰスイッチ１０．セ
ンスアンプ１１．ロウデコーダ２及びコラムデコーダ３
の活性／非活性の制御を行う。コラムラッチ９は活性状
態時に各ビット線に与えられた書込みデータを一時的に
保持するラッチであり、ＶＰＰスイッチ１０は活性状態
時に、コラムラッチ９に接続されたビット線、コントロ
ールート線（図示せず）及びロウデコーダ２に接続され
たワード線のＨレベルを高電圧■１．に昇圧する。セン
スアンプ１１は活性状態時に、Ｙゲート５を介して得ら
れたメモリセルアレイ１中のメモリセルのデータを増幅
して、！１０バッファ１２に与えている。Ｉ１０バッフ
ァ１２は、コントロールバッファ１３の出力に基づき、
図示しない外部入力データを書込みデータとして書込み
バッファ６に与えたり、センスアンプ１１から読出した
データを読出しデータとして外部に出力している。コン
トロールバッファ１３は図示しない外部制御信号をその
ままアドレスバッファ４及びＩ１０バッファ１２に転送
している。

第４図は、第３図で示したＥＥＰＲＯＭのメモリセルア
レイ１中のメモリセルを示した図であり、同図（ａ）が
断面構造を、同図（ｂ）がその等節回路を示している。

これらの図に示すように、メモリセルは、メモリトラン
ジスタＭＱと、選択トランジスタＳＱとから構成されて
いる。同図（ａ）に示すように、ｐ型半導体基板２０上
に、ｎ型の不純物を選択的に拡散することにより、ｎ　
拡散領域２１〜２３が形成されている。ｎ＋拡散領域２
１゜２２間上に酸化膜２９を介してゲート２４が形成さ
れ、ｎ＋拡散領域２２の一部上かＬ：）ｎ　　拡散領域
２２．２３間上に酸化膜３０を介してフローティングゲ
ート２５が形成されている。このフローティングゲート
２５はｎ＋拡散領域２２上において、一部間部構造とな
っており、この凹部下の酸化膜３０が、膜厚が１００人
程鹿のトンネル酸化膜３０ａとなる。このフローティン
グゲート２５上に酸化膜３１を介して、フローティング
ゲート２５に対応して凹部を有するコントロールゲート
２６が形成されている。また、ｎ＋拡散領域２１上には
、アルミ配線層から成るビット線２８が形成されている
。

このような構成のメモリセルは、第４図（ｂ）に示すよ
うに、エンハンスメント型の選択トランジスタＳＱと、
閾値電圧が可変なメモリトランジスタＭＱとの直列接続
になっている。すなわち、選択トランジスタＳＱはゲー
ト２４をゲートとし、ｎ　拡散領域２１をドレイン領域
、ｎ　拡散領域２２をソース領域として利用し、メモリ
トランジスタＭＱはフローティングゲート２５及びコン
トロールゲート２６をゲートとし、ｎ＋拡散領域２２を
ドレイン領域、ｎ＋拡散領域２３をソース領域として利
用している。

メモリトランジスタＭＱの書込みは、基本的にドレイン
２３．コントロールゲート２６のうち、一方に高電圧を
印加し、他方を接地することにより、トンネル酸化膜３
０ａに１０　Ｍ　Ｖ　／　ａｍ程度の電界を生じさせ、
フローティングゲート２５中に電子を注入したり、フロ
ーティングゲート２５中の電子を放出させたりして行っ
ている。すなわち、メモリトランジスタＭＱのフローテ
ィングゲート２５に電子を注入すると、閾値電圧は正に
シフトし、フローティングゲート２５から電子を引抜く
と、閾値電圧は負にシフトすることから、この正。

負の閾値電圧を情報“１“、“０”に対応させ不揮発な
書込みを行っている。

一方、メモリトランジスタＭＱからの情報の読出しは基
本的に以下のようにして行われる。選択されたメモリセ
ルの選択トランジスタＳＱのゲート２４にＨレベルの信
号を与え、メモリトランジスタＭＱのソース２３を接地
電位にし、コントロールゲート２６に例えばＯｖ程度の
読出し電圧ＶＣＧを与える。この時、メモリトランジス
タＭＱの閾値電圧が正であればオフし、負であればオン
する。メモリトランジスタＭＱがオンすると、ビット線
２８から、選択トランジスタＳＱ及びメモリトランジス
タＭＱを介して接地レベルに電流が流れる。この電流を
ビット線２８に接続されたセンスアンプ１１で電圧に変
換して検出することにより読出しが行われる。なお、非
選択のメモリセルにおける選択トランジスタＳＱのゲー
ト２４にはＬレベルの信号が与えられており、オフする
ため、メモリトランジスタＭＱが負の閾値電圧であって
も、ビット線２８〜接地レベルにかけて電流が流れるこ
とはない。

第５図は、第３図で示したＥＥＰＲＯＭのメモリセルア
レイ１周辺を示した回路構成図である。

なお、同図において、図面を簡略化するため、１バイト
１ビツト構成の２つのメモリセルＭＣＩ。

ＭＣ２のみ示している。メモリセルＭＣＩ、ＭＣ２は第
４図でも示したように、それぞれメモリトランジスタＭ
ＱＩ、ＭＱ２と選択トランジスタＳＱＬ、ＳＱ２とから
構成され、選択トランジスタＳＱ１．ＳＱ２それぞれの
ドレインがビット線ＢＬに接続され、メモリトランジス
タＭＱ１．ＭＱ２のソースがソース線ＳＬに接続される
。このソース線ＳＬはゲートに反転プログラムサイクル
選択信号ＰＲ９が印加されるトランジスタＴ５を介して
接地される。メモリトランジスタＭＱＩ、ＭＱ２のコン
トロールゲートはそれぞれバイト選択用のトランジスタ
Ｔ１．Ｔ２を介してコントロールゲート線ＣＧＬに接続
される。また、トランジスタＴ１のゲート及びメモリト
ランジスタＭＱＩのコントロールゲートは共にワード線
ＷＬ１に接続され、トランジスタＴ２のゲート及びメモ
リトランジスタＭＱ２のコントロールゲートは共にワー
ド線ＷＬ２に接続される。ワード線ＷＬＩ、ＷＬ２それ
ぞれの一端は、ゲートに電源Ｖ。０が印加された高電圧
カット用のトランジスタＴ３．Ｔ４を介してロウデコー
ダ２に接続される。

ビット線ＢＬ、コントロールゲート線ＣＧＬそれぞれの
一端はコラムラッチ９ａ、９ｂに接続され、コントロー
ルゲート線ＣＧＬの他端はＹゲートランジスタＴ６を介
して共通コントロールゲート線ＣＣＧＬに接続され、ビ
ット線ＢＬの他端はＹゲートトランジスタＴ７を介して
Ｉ１０線Ｉ１０に接続される。これらのトランジスタＴ
６．Ｔ７のゲートにはコラムデコーダ３の出力線ＣＤＬ
が接続される。共通コントロールゲート線ＣＣＧＬは読
出し電圧（Ｖ　ＣＧ）発生回路４０に接続され、Ｉ　１
０ｉｌ　Ｉ　１０の一端は書込みバッファ６に、他端は
センスアンプ１１に接続される。また、コントロールゲ
ート線ＣＧＬ、　　ビット線ＢＬ、　ワード線ＷＬＩ、
ＷＬ２はそれぞれＶＰＰスイッチ１０ａ〜１０ｄに接続
されている。ｖＰＰスイッチ１０ａ〜１０ｄは、１５〜
２０Ｖ程度の高電圧を印加する高電圧線ＶＰＰＬに接続
されており、図示しない信号ＣＬＫＥ、信号ＣＬＫＰ、
信号ＣＬＫＷ。

信号ＣＬＫＷをそれぞれ取込み、この信号が発振すると
接続した各線ＣＧＬ、ＢＬ、ＷＬ１．ＷＬ２がＨレベル
の場合に、高電圧ｖＰＰに昇圧する。

なお、ワード線ＷＬＩ、ＷＬ２が高電圧Ｖｐｐニ昇圧さ
れても、ゲートに電源ｖｃｏが印加されたトランジスタ
Ｔ３．Ｔ４により、高電圧ｖＰＰがロウデコーダ２に伝
わらないようにしている。

次に読出し動作の説明を行う。まず、ロウデコーダ２．
コラムデコーダ３により、ワード線、コントロールゲー
ト線及びビット線の選択が行われる。ここでは、ワード
線ＷＬＩと、トランジスタＴ６．Ｔ７をオンさせて、コ
ントロールゲート線ＣＧＬ、　　ビット線ＢＬとを選択
することによりメモリセルＭＣＩを選択した場合につい
て述べる。

信号ＰＲＳをＨレベルにしソース線ＳＬを接地するとと
もに、制御部７によりコラムラッチ９ａ。

９　ｂ　−Ｖ　ｐｐスイッチ１０　ａ　〜１０　ｄ　、
書込みバッファ６を非活性にし、ＶＣＧ発生回路４０か
ら共通コントロールゲート線ＣＣＧＬ、）ランジスタＴ
６．トランジスタＴ１を介してメモリトランジスタＭＱ
１のコントロールゲートに、Ｏｖ程度の読出し電圧ＶＣ
Ｇを与える。この時、メモリトランジスタＭＱＩの閾値
電圧が正であればオフ、負であればオンする。このメモ
リトランジスタＭＱ１のオン、オフにより、ビット線Ｂ
Ｌに流れる電流の有無が、センスアンプ１１によりｌ１
０１１１０の電位変化として検出され、センスアンプ１
１から、この電位変化を増幅した読出し信号ＲＤが出力
されることにより読出しが行われる。

第６図は、Ｅ　Ｅ　Ｐ　ＲＯＭの書込み時の信号波形を
示す波形図である。以下、同図を参照しつつその書込み
動作について説明する。なお、説明の都合上、メモリセ
ルＭＣＩが選択された場合について述べる。

まず、書込み制御信号ＷＥの立下りをトリがとして、バ
イトロードウィンドウ信号ＢＬＷがＨレベルとなること
により、外部書込みサイクルが開始する。外部書込みサ
イクルの開始と共に、制御部７によりコラムラッチ９ａ
　　９ｂ、コラムデコーダ３．ＶＣＧ発生回路４０及び
書込みバッファ６が活性化され、ＶＣＧ発生回路４０の
出力ＶＣＧはＨレベルに設定される。一方、制御部７に
よりロウデコーダ２及びセンスアンプ１］は非活性にな
る。

書込み制御信号ＷＥがＬレベルの期間に、コラムデコー
ダ３により選択されたトランジスタＴ６゜Ｔ７がオンし
、外部から書込みデータ（“Ｈｌが情報“Ｏ“、Ｌ”が
情報“１′）が書込みバッファ６、Ｉ１０線Ｉ１０及び
ビット線ＢＬを介してコラムラッチ９ｂにラッチされる
とともに、出力ＶＣＧ（Ｈレベル）が共通コントロール
ゲート線ＣＣＧＬ及びコントロールゲート線ＣＧＬを介
してコラムラッチ９ａにラッチされる。そして、書込み
制御信号ＷＥの立上り後、約３０μ秒の期間、信号ＷＥ
をＨレベルに保つと、信号ＢＬＷが立下り、外部書込み
サイクルは終了する。

次に、信号ＢＬＷの立下りをトリがとして、消去サイク
ル選択信号ＥＲ３が立上り内部書込みサイクルが開始す
る。内部書込みは、信号ＥＲ５がＨレベルの期間が消去
サイクルとなり、プログラムサイクル選択信号ＰＲ３が
Ｈレベルの期間がプログラムサイクルとなる。これらの
信号ＥＲ３゜ＰＨ１のＨレベルのパルス幅は制御部７が
タイマー８を利用して所定の幅になるように設定してい
る。

消去サイクル時は、制御部７によりロウデコダ２が活性
化され、ロウデコーダ２によりワード線ＷＬＩのみがＨ
レベルに設定される。また、制御部７によりコラムデコ
ーダ３が非活性にされる。

続いて高電圧線ＶＰＰＬにパルス幅４ｍ秒程度の高電圧
■ＰＰを与えることにより、ＶＰＰスイッチ１０　ａ〜
１０ｄに高電圧ＶＰＰが印加される。そして、制御部７
は図示しない高周波発振器から数Ｍ　Ｈｚの高周波の発
振信号ＣＬＫＥ及びＣＬＫＷ（図示せず）をそれぞれＶ
ＰＰスイッチ１０ａ及びｖＰＰスイッチＩＯＣ，］、Ｑ
ｄに与える。また、反転信号ＰＲ３がＨレベルであるた
め、ソース線ＳＬは接地される。このように設定すると
、ＶＰＰスイッチ１０’ａ、１０ｃにより、Ｈレベルで
ある、ワード線ＷＬＩとコントａ−ルゲート線ＣＧＬと
が高電圧ｖＰＰに立上げられ、メモリトランジスタＭＱ
Ｉのフローティングゲート、ドレイン間にトンネル現象
が生じ、フローティングゲートへの電子の注入が行われ
、メモリトランジスタＭＱＩの閾値電圧は正にシフトす
る（情報“１″の記憶）。なお、消去サイクルの終了時
にコントロールゲート線ＣＧＬの電位はＬレベルにリセ
ットされる。　次に、信号ＥＲＳが立下り、プログラム
サイクル選択信号ＰＲ３が立上ることにより、プログラ
ムサイクルが開始する。制御部７は発振信号ＣＬＫＷを
発振させた状態で発振信号ＣＬＫＥの発振を終了させ、
高電圧線ＶＰＰＬの電位を高電圧ｖ１．に保ったまま、
図示しない高周波発振器から数Ｍ　Ｈｚの高周波の発振
信号ＣＬＫＰをｖＰＰスイッチ１０ｂに与える。この時
、反転信号ＰＲ３がＬレベルであるため、ソース線ＳＬ
はフローティングである。

このように設定すると、コラムラッチ９　ｂ　１．：　
Ｈレベルがラッチされている場合、ワード線ＷＬＩとビ
ット線ＢＬＩとが高電圧Ｖ、Ｐに立上げられ、メモリト
ランジスタＭＱＩのフローティングゲート。

ドレイン間にトンネル現象が生じ、フローティングゲー
トからの電子の放出が行われ、メモリトランジスタＭＱ
Ｉの閾値電圧は負にシフトする（情報“０“の記憶）。

一方、コラムラッチ９ｂにＬレベルがラッチされている
場合、ワード線ＷＬＩのみが高電圧ｖＰＰに立上げられ
るため、メモリトランジスタＭＱＩの閾値電圧は変化し
ない。このようにして、書込みが終了する。

〔発明が解決しようとする課題〕

従来のＥＥＰＲＯＭは以上のように構成されており、書
込みにおいては、高電圧ｖｌ）Ｐを用いている。この高
電圧ｖＰＰの使用に伴い、選択トランジスタＳＱＩ、Ｓ
Ｑ２、トランジスタＴＩ、Ｔ２等のワード線ＷＬにゲー
トが接続されるトランジスタのゲート酸化膜は、書込み
時に必ず高電界が生じるため、ゲート酸化膜が破壊され
る場合がある。

ワード線にゲートが接続されたトランジスタのゲート酸
化膜が破壊されると、このトランジスタを介して微小リ
ークが流れるため、ワード線を高電圧ｖｐ、に立上げる
ことができなくなり書込み不良（以下、この現象を「ワ
ード線不良」という。）を引き起こす問題点があった。

ワード線不良が生じると、従来、ワード線不良が検出さ
れた不良行は予備に設けられた冗長行に置換するなどの
措置がとられていた。このため、通常の読出し、書込み
動作とは別途の読出し、書込み動作を特別に行い、書込
みデータと読出しデータとの比較を行うことにより、ワ
ード線不良の有無を判定しなければならず、ワード線不
良の検出に余分な時間を要するという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、短時間でワード線不良を検出することができ
る不揮発性半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、マトリク
ス状に配置され、不揮発性メモリトランジスタから構成
される、電気的書込み、消去可能なメモリセルと、同一
行の前記メモリセルと接続されたワード線と、テストモ
ード時に、前記ワード線を全てＨレベルにする行デコー
ダと、テストモード時に、Ｈレベルの前記ワード線を所
定の高電圧に向けて立上げる昇圧手段と、前記ワード線
に接続され、テストモード時に、前記ワード線の全てが
前記所定の高電圧に達したか否かを検出し電位検出信号
を出力するワード線電位検出手段とを備えて構成されて
いる。

〔作用〕

この発明における行デコーダは、テストモード時に全て
のワード線をＨレベルにし、昇圧手段はテストモード時
にＨレベルのワード線を所定の高電圧に向けて立上げる
。一方、ワード線電位検出手段は、テストモード時にワ
ード線の全てが所定の高電圧に達したか否かを検出し電
位検出信号を出力する。したがって、テストモード時に
電位検出信号を１回検出することにより、全ワード線に
おけるワード線不良の有無を検知することができる。

〔実施例〕

第１図はこの発明の一実施例であるＥＥＰＲＯＭのワー
ド線不良検出部周辺を示す回路構成図である。ワード線
不良検出部５０において、各ワード線ＷＬＩ、ＷＬ２　
（図中２本のみ示す）がそれぞれゲートに接続されたｎ
チャネルトランジスタＴ５’０．Ｔ５１が直列に接続さ
れ、トランジスタＴ５０のドレインがｐチャネルトラン
ジスタＴ５２のドレインに接続され、トランジスタＴ５
１のソースがＧＮＤ信号線６０上に接続されている。

トランジスタＴ５２のソースが電源ｖｃｃに接続され、
そのゲートに反転テスト信号ＴＥＳＴが印加される。そ
して、トランジスタＴ５２のドレインであるノードＮ１
より得られる電位が電位検出信号Ｓ２０となる。

ワード線不良検出部５０は、テスト信号ＴＥＳＴがＨレ
ベルの時（ＴＥＳＴ−Ｌ）活性化しトランジスタＴ５２
がオンすることにより、電位検出信号Ｓ２０はＨレベル
にプリチャージされる。したがって、トランジスタＴ５
０．Ｔ５１双方がオンすれば、ノードＮ１は接地される
ため電位検出信号Ｓ２０がＬレベルとなり、トランジス
タＴ５０、Ｔ５１のうち、少なくとも１つのトランジス
タがオフすれば電位検出信号Ｓ２０がＨレベルとなる。

また、テスト信号ＴＥＳＴと消去サイクル選択信号ＥＲ
８を入力としたＡＮＤゲート５１の出力がロウデコーダ
２′に与えられており、ロウデコーダ２′はＡＮＤゲー
ト５１の出力がＨレベルの時、全ワード線ＷＬをＨレベ
ルに設定する。なお、他の構成は従来と同様であるので
税目は省略する。

このような構成において、ワード線不良検出は信号ＴＥ
ＳＴ及び信号ＥＲ３を共にＨレベルにしてテストモード
を設定することにより行われる。

この時の動作は従来例で述べた書込み動作ｉ１のｌｌ′
１去サイクサイクルして行われる。通常の消去サイクル
と異なるのは、ロウデコーダ２′により全てのワード線
ＷＬがＨレベルに設定されることと、ワード線不良検出
部５０が活性化することである。

したがって、テストモード時はｖＰＰスイッチ１０ｃ、
１０ｄによりワード線ＷＬＩ、ＷＬ２が共に高電圧Ｖ、
、（１８Ｖ程度）に向けて昇圧される。

そして、全ワード線ＷＬＩ、ＷＬ２が、トランジスタＴ
５０．Ｔ５１の閾値電圧ｖＴｌ１以上に立上ると電位検
出信号Ｓ２０はＬレベルとなり、ワード線不良無と判定
される。一方、ＷＬＩ、ＷＬ２のうち少なくとも１つの
ワード線が閾値電圧Ｖ１１］を下回ると、電位検出信号
Ｓ２０はＨレベルを維持し、ワード線不良有と判定され
る。

このように、１回の消去サイクルを利用して、全ワード
線に対するワード線不良の有無を検出できるため、短時
間に全ワード線に対するワード線不良の有無を検出する
ことができる。また、チャネルドープ時にマスクを用い
て選択的に不純物注入量を増やす、ゲート酸化膜厚を厚
くする等により、トランジスタＴ５０．Ｔ５１の閾値電
圧”Ｔｌｌを、高く設定し、例えば昇圧時に数Ｖには上
昇するワード線であってもオフするようにすれば、ワー
ド線不良検出を厳しい条件下で行うことができ、微小リ
ークを伴うワード線不良を正確に検出することができる
。また、トランジスタＴ５０．Ｔ５１のゲート酸化膜厚
を厚くすると、高電圧ｖＰＰがゲートに印加されるトラ
ンジスタＴ５０．Ｔ５１の耐久性の向上にもつながる。

なお、第１図ではＡＮＤゲート５１の出力を直接、ロウ
デコーダ２′に与えたが、アドレスバッファ４（第３図
参照）にＡＮＤゲート５１の出力を与え、アドレスバッ
ファ４からＡＮＤゲート５１の出力に基づき、全ワード
線のＨレベル設定を指示する制御信号をロウデコーダ２
′に与えるように構成してもよい。

第１図では、２本のワード線ＷＬＩ、ＷＬ２のみ示した
が、実際にはかなりの数（仮にＮ本とする）のワード線
ＷＬが、それぞれトランジスタＴ５０、Ｔ５１と等価な
トランジスタのゲート接続されている。したがって、テ
ストモード時に全ワード線ＷＬが正常な場合、Ｎ個の直
列に接続されたトランジスタがオンすることにより、電
位検出信号Ｓ２０がＬレベルにされることになる。しか
しながら、各トランジスタは微小ながらソース。

ドレイン拡散抵抗やオン抵抗等の抵抗値ｒを有しており
、電位検出信号Ｓ２０のＬレベルはＮＸｒ×（電流）だ
け、浮き上がることになり、Ｎが大きいと、例えば電位
検出信号Ｓ２０を入力としたインバータに貫通電流が流
れる等の現象が生じたり、正確な電位検出信号Ｓ２０を
得ることができないという問題が生じる。

第２図は、上記した問題の解決を図ったワード線不良検
出部５０を示した回路図である。同図に示すように、反
転テスト信号ＴＥＳＴが、それぞれソースが電源ｖｃｃ
に接続されたｐチャネルトランジスタ６０，６５．７０
のゲートに印加されている。トランジスタ６０のドレイ
ンであるノードＮ２から接地レベルにかけて、４人力Ｎ
ＡＮＤ回路を構成するｎチャネルトランジスタ６１〜６
４が直列に接続され、これらのトランジスタ６１〜６４
のゲートにそれぞれワード線ＷＬＩ〜ＷＬ４が接続され
ている。一方、トランジスタ６５のドレインであるノー
ドＮ３から接地レベルにかけて、４人力ＮＡＮＤ回路を
構成するｎチャネルトランジスタ６６〜６つが直列に接
続され、これらのトランジスタ６６〜６つのゲートにそ
れぞれワード線ＷＬ５〜ＷＬ８が接続されている。トラ
ンジスタ７０のドレインは、ソースが共に接地されたｎ
チャネルトランジスタ７１．７２双方のドレインと接続
され、これらのトランジスタ７１．７２のゲートにはノ
ードＮ３．Ｎ２がそれぞれ接続される。トランジスタ７
１．７２は２人力ＮＯＲ回路を構成する。そして、トラ
ンジスタ７０〜７２のドレインより得られる信号が電位
検出信号Ｓ２０となる。

このような構成において、テストモード時（ＴＥＳＴ−
’Ｈ”　）に、ワード線ＷＬＩ−ＷＬ４全てが正常の場
合、ノードＮ２の電位ｖＮ２はＬレベルになり、ワード
線ＷＬＩ〜ＷＬ４のうち少なくとも１つのワード線にワ
ード線不良が生じると、電位ＶＮ２はＨレベルとなる。

一方、ノードＮ３の電位ｖＮ３は、ワード線ＷＬ５〜Ｗ
Ｌ９全てが正常の場合Ｌレベルになり、ワード線ＷＬ５
〜ＷＬ９のうち少なくとも１つのワード線にワード線不
良が生じるとＨレベルとなる。また、電位検出信号Ｓ２
０は、テストモード時にトランジスタ７１゜７２双方が
オフするとＨレベルに、トランジスタ７１．７２のうち
少なくとも一方がオンするとＬレベルになる。

すなわち、テストモード時に、ワード線ＷＬＩ〜ＷＬ８
の全てが正常の場合、電位検出信号Ｓ２０はＨレベルに
、ワード線ＷＬＩ〜ＷＬ８のうち、少なくとも１つのワ
ード線ＷＬにワード線不良が生じると、電位検出信号Ｓ
２０はＬレベルになる。

したがって、第１図で示したワード線不良検出部５０と
全く等価（Ｈ，Ｌレベル逆）な働きをする。

しかも、ワード線にゲートが接続されるトランジスタを
、分割して電源ｖＣｃ〜接地レベル間に直列に配置する
ことにより、ノードＮ２．Ｎ３の電位ｖ　、ｖ　のＬレ
ベル浮き上がりを抑制することＮ２　　　ＮＢができるため、より正確な電位検出信号Ｓ２０を出力す
ることができる。

〔発明の効果〕

以上説明したように、この発明によれば、行デコーダは
、テストモード時に全てのワード線をＨレベルにし、昇
圧手段はテストモード時にＨレベルのワード線を所定の
高電圧に向けて立上げる。

一方、ワード線電位検出手段は、テストモード時にワー
ド線の全てが所定の高電圧に達したか否かを検出し電位
検出信号を出力する。その結果、テストモード時に電位
検出信号を１回検出することにより、全ワード線におけ
るワード線不良の有無を検知することができるため、短
時間でワード線不良を検出することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＥＰＲＯＭのワー
ド線不良検出部周辺を示す回路構成図、第２図は他のワ
ード線不良検出部を示す回路図、第３図は従来のＥＥＰ
ＲＯＭの全体構成を示すブロック構成図、第４図（ａ）
は従来のＥＥＰＲＯＭのメモリセルの断面図、第４図（
ｂ）はその等価回路図、第５図は従来のＥＥＦＲＯＭの
メモリセル周辺を示す回路構成図、第６図は従来のＥＥ
ＰＲＯＭの書込み動作を示す波形図である。図において、２′はロウデコーダ、１０ａ〜１０ｄはｖ
ＰＰスイッチ、５０はワード線不良検出部、ＭＣＩ、Ｍ
Ｃ２はメモリセル、ＷＬＩ、ＷＬ２はワード線である。なお、各図中同一符号は同一または相当部分を示す。第図５０：ワード祿不１畏出９第２図第図第図（ａ）３２８１８第５５２ｂ／１１゜ｙ許庁長官殿１．小作の表示平 ↑、Ｙ願暗　１−３１９５２６号２、発明の名称不揮発性半導体記憶装置３、補正をする者（連絡先０３（２１３）３４２１持許部）　雫、ッ５、
補正の対象明細書の「発明の詳細な説明の欄」６、補正の内容（１）　　明細書第９頁第１５行の「信号ＣＬＫＷ」を
削除する。以上

Claims

【特許請求の範囲】

（１）マトリクス状に配置され、不揮発性メモリトラン
ジスタから構成される、電気的書込み、消去可能なメモ
リセルと、同一行の前記メモリセルと接続されたワード線と、テストモード時に、前記ワード線を全てＨレベルにする
行デコーダと、テストモード時に、Ｈレベルの前記ワード線を所定の高
電圧に向けて立上げる昇圧手段と、前記ワード線に接続
され、テストモード時に、前記ワード線の全てが前記所
定の高電圧に達したか否かを検出し電位検出信号を出力
するワード線電位検出手段とを備えた不揮発性半導体記
憶装置。