JP2020038739A - 半導体装置 - Google Patents

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Abstract

【課題】テスト動作が正常か否かを検出することが可能な半導体装置を提供する。【解決手段】半導体装置は、行列状に配置された複数のメモリセルと、メモリセル行にそれぞれ対応して設けられる複数のワード線と、複数のワード線を駆動する駆動信号を生成するデコーダと、複数のワード線とデコーダとの間に設けられ、テスト動作により複数のワード線を一斉に立ち上げるとともに、複数のワード線の立ち上げ状態が正常であるか否かを検出するための検出回路とを備える。【選択図】図３

Description

本開示は、半導体装置に関する。
データを高容量に記憶する半導体記憶装置としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が実用化されている。
これらの半導体記憶装置は、良品／不良品を判別した上で出荷される。そして、良品／不良品の判別は、半導体記憶装置に含まれるメモリセルに実際にデータを入出力し、書込データと読出データとが一致することを確認すること、バーンインによりストレスを印加することにより行なわれる。
しかし、最近、半導体記憶装置の高容量化に伴い、ストレスを印加しなければならない箇所が増加し、バーンインのテスト時間が長くなり、高コスト化を招くという問題がある。
このような問題を解決するために、バーンインテスト時に複数のワード線を同時に選択してストレスを印加することが開示されている。
特開２００３−２４９０９９号公報
しかしながら、テスト動作が正常であるか否かを検出することができない。
本開示は、上記の課題を解決するためになされたものであって、テスト動作が正常か否かを検出することが可能な半導体装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のある局面に従う半導体装置は、行列状に配置された複数のメモリセルと、メモリセル行にそれぞれ対応して設けられる複数のワード線と、複数のワード線を駆動する駆動信号を生成するデコーダとを備える。半導体装置は、複数のワード線とデコーダとの間に設けられ、テスト動作により複数のワード線を一斉に立ち上げるとともに、複数のワード線の立ち上げ状態が正常であるか否かを検出するための検出回路をさらに備える。
一実施例によれば、本開示の半導体装置は、検出回路を設けることによりテスト動作における異常を検出することが可能である。
実施形態１に従う半導体装置１について説明する図である。 実施形態１に従うメモリセルＭＣを説明する図である。 実施形態１に従うメモリアレイ１０の周辺回路の構成について説明する図である。 実施形態１に従う半導体装置１のバーンイン動作（正常動作）について説明するタイミングチャート図である。 実施形態１に従う半導体装置１のバーンイン動作（異常動作）について説明するタイミングチャート図である。 実施形態２に従う半導体装置１＃について説明する図である。 実施形態２に従うメモリアレイ１０の周辺回路の構成について説明する図である。 実施形態２に従う半導体装置１＃のバーンイン動作（正常動作）について説明するタイミングチャート図である。 実施形態２に従う半導体装置１＃のバーンイン動作（異常動作）について説明するタイミングチャート図である。 実施形態３に従うメモリアレイ１０の周辺回路の構成について説明する図である。 実施形態３に従う半導体装置のバーンイン動作（正常動作）について説明するタイミングチャート図である。 実施形態３に従う半導体装置のバーンイン動作（異常動作）について説明するタイミングチャート図である。 実施形態４に従うデータ「０」をメモリセルＭＣに格納した場合のセルレイアウトにおける負荷の掛かり方を説明する図である。 実施形態４に従うデータ「０」および「１」をメモリセルＭＣに千鳥格子状に格納した場合のセルレイアウトにおける負荷の掛かり方を説明する図である。 従来のバーンイン動作における貫通電流について説明する図である。 実施形態５に従うメモリアレイの構成について説明する図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に従う半導体装置１について説明する図である。
図１を参照して、実施形態１に従う半導体装置１は、行列状に配置された複数のメモリセルＭＣを有するメモリアレイ１０と、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬを駆動するためのデコーダ２０と、デコーダ２０とワード線ＷＬとの間に設けられた検出回路２５と、半導体装置１全体を制御する制御回路３０と、入出力回路４０とを含む。
一例として、メモリアレイ１０には、ｎ本のワード線ＷＬ［０］〜ＷＬ［ｎ−１］と、ｍ組のビット線対ＢＴ［０］〜ＢＴ［ｍ−１］，ＢＢ［０］〜ＢＢ［ｍ−１］とを含む。
ｍ組のビット線対は、入出力回路４０と接続され、データＱを出力する。
制御回路３０は、バーンイン動作を実行する制御コマンドＷＢＩの入力を受けるとともに、クロック信号ＣＬＫの入力を受けて動作する。制御回路３０は、各回路に対して種々の制御信号を出力する。
図２は、実施形態１に従うメモリセルＭＣを説明する図である。
図２を参照して、メモリセルＭＣは、アクセストランジスタＡＴ１，ＡＴ２と、ドライバトランジスタＮＴ１，ＮＴ２と、負荷トランジスタＰＴ１，ＰＴ２とを含む。
アクセストランジスタＡＴ１は、ビット線ＢＴと内部ノードＮｄ１との間に設けられ、そのゲートはワード線ＷＬと接続される。
アクセストランジスタＡＴ２は、ビット線ＢＢと内部ノードＮｄ２との間に設けられ、そのゲートはワード線ＷＬと接続される。
負荷トランジスタＰＴ１は、電源電圧ＶＤＤと、内部ノードＮｄ１との間に設けられ、そのゲートは内部ノードＮｄ２と接続される。
負荷トランジスタＰＴ２は、電源電圧ＶＤＤと、内部ノードＮｄ２との間に設けられ、そのゲートは内部ノードＮｄ１と接続される。
ドライバトランジスタＮＴ１は、接地電圧ＶＳＳと、内部ノードＮｄ１との間に設けられ、そのゲートは内部ノードＮｄ２と接続される。
ドライバトランジスタＰＴ２は、接地電圧ＶＳＳと、内部ノードＮｄ２との間に設けられ、そのゲートは内部ノードＮｄ１と接続される。
図３は、実施形態１に従うメモリアレイ１０の周辺回路の構成について説明する図である。
図３を参照して、メモリアレイ１０は、行列状の複数のメモリセルＭＣを含む。
なお、本例においては、予め複数のメモリセルＭＣには、データ「０」が格納されているものとする。
入出力回路４０には、２列ずつのメモリセル列にそれぞれ対応してマルチプレクサ（ＭＵＸ）およびセンスアンプが設けられる。
一例として、ビット線対ＢＴ［０］，ＢＢ［０］，ＢＴ［１］，ＢＢ［１］に対応してマルチプレクサ１１およびセンスアンプ１２が設けられる場合が示されている。また、ビット線対ＢＴ［２］，ＢＢ［２］，ＢＴ［３］，ＢＢ［３］に対応してマルチプレクサ１３およびセンスアンプ１４が設けられる。他のビット線対についても同様の構成であるのでその詳細な説明については繰り返さない。
マルチプレクサ１１，１３は、２組のビット線対の一方を選択してセンスアンプ１２，１４とそれぞれ接続する。マルチプレクサ１１，１３は、指示に従って奇数ビット線対あるいは偶数ビット線対を選択してセンスアンプと接続する。
センスアンプ１２，１４は、制御信号ＳＡＥに従って活性化されて読出動作を実行する。
具体的には、センスアンプ１２，１４は、マルチプレクサ（ＭＵＸ）を介してビット線対と接続されて差動増幅により読出データＱを出力する。本例においては、センスアンプ１２，１４は、読出データＱ［０］，Ｑ［１］を出力する。
制御回路３０は、バーンインモード制御回路３２と、クロック制御回路３４と、信号生成回路３６とを含む。
クロック制御回路３４は、クロック信号ＣＬＫの入力に従ってタイミング信号を信号生成回路３６に出力する。
信号生成回路３６は、読出動作においてクロック制御回路３４からのタイミング信号の入力に従って制御信号ＳＡＥＮを出力する。
バーンインモード制御回路３２は、バーンイン動作の実行を指示するコマンドＷＢＩの入力を受けて制御信号ＰＵおよびＷＢＴを出力する。
検出回路２５は、ワード線ＷＬにそれぞれ対応して設けられる複数のＯＲ回路と、ＰチャネルＭＯＳトランジスタと、検出信号線ＷＢＬと、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、ＮＯＲ回路４４と、ＡＮＤ回路３７とを含む。
一例として、ワード線ＷＬ［０］，ＷＬ［１］にそれぞれ対応してＯＲ回路４１，４２およびＰチャネルＭＯＳトランジスタＰ１，Ｐ２が設けられる。
他のワード線ＷＬについても同様である。
ＯＲ回路４１，４２は、デコーダ２０からのデコード信号あるいは制御信号ＰＵの入力に基づいてワード線ＷＬを駆動する。
制御信号ＰＵ（「Ｈ」レベル）の入力に従って全ワード線ＷＬが立ち上げ状態に設定される。
検出信号線ＷＢＬは、直列に接続されたＮチャネルＭＯＳトランジスタＮ１，Ｎ２を介して接地電圧ＶＳＳと接続される。
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２は、それぞれ制御信号ＰＵおよびＷＢＴの入力を受ける。
ＡＮＤ回路４３は、検出信号線ＷＢＬからの検出信号と制御信号ＰＵとの入力を受けてＡＮＤ論理演算結果を制御信号ＷＢＣとして出力する。
ＮＯＲ回路４４は、制御信号ＷＢＣと信号生成回路３６からの制御信号ＳＡＥＮとのＮＯＲ論理演算結果を制御信号ＳＡＥとして出力する。
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、電源電圧ＶＤＤと検出信号線ＷＢＬとの間に設けられ、それぞれのゲートは対応するワード線ＷＬと接続される。
ＡＮＤ回路３７は、制御信号ＷＢＴおよび制御信号ＰＵＩの入力を受けて、そのＡＮＤ論理演算結果を制御信号ＰＵとして出力する。
本例においては、ワード線ＷＬ［０］，ＷＬ［１］に対するバーンイン動作について説明する。
図４は、実施形態１に従う半導体装置１のバーンイン動作（正常動作）について説明するタイミングチャート図である。
図４を参照して、時刻Ｔ０において、バーンインモード制御回路３２は、コマンドＷＢＩの入力（「Ｈ」レベル）を受ける。
時刻Ｔ１において、バーンインモード制御回路３２は、コマンドＷＢＩの入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＩを「Ｈ」レベルに設定する。
時刻Ｔ２において、ＡＮＤ回路３７は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＩ（「Ｈ」レベル）に基づいて制御信号ＰＵを「Ｈ」レベルに設定する。これに伴い、ＡＮＤ回路４３は、制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ３において、ＯＲ回路４１，４２は、制御信号ＰＵ（「Ｈ」レベル）に従ってワード線ＷＬ［０］，ＷＬ［１］に設定する。すなわち、全ワード線ＷＬを立ち上げ状態に設定する。
これに伴い、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、オフする。また、この場合、制御信号ＰＵ，ＷＢＴが「Ｈ」レベルに設定されているため検出信号線ＷＢＬは、接地電圧ＶＳＳと接続される。
時刻Ｔ３以降、検出信号線ＷＢＬは、徐々に「Ｌ」レベルに下がり始める。
時刻Ｔ４において、ＡＮＤ回路４３は、検出信号線ＷＢＬの電位に従う検出信号と制御信号ＰＵとのＡＮＤ論理演算結果に基づく制御信号ＷＢＣ（「Ｌ」レベル）を出力する。
次に、時刻Ｔ５において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ６において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
これに伴い、時刻Ｔ７において、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｌ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｈ」レベル）を出力する。
センスアンプ１２，１４は、制御信号ＳＡＥ（「Ｈ」レベル）の入力に基づいて読出データＱ［０］，Ｑ［１］を出力する。
本例においては、データ「０」を出力する。
図５は、実施形態１に従う半導体装置１のバーンイン動作（異常動作）について説明するタイミングチャート図である。
図５を参照して、時刻Ｔ１０において、バーンインモード制御回路３２は、コマンドＷＢＩの入力（「Ｈ」レベル）を受ける。
時刻Ｔ１０において、バーンインモード制御回路３２は、コマンドＷＢＩの入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＩを「Ｈ」レベルに設定する。
時刻Ｔ１１において、ＡＮＤ回路３７は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＩに基づいて制御信号ＰＵを「Ｈ」レベルに設定する。これに伴い、ＡＮＤ回路４３は、制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ１２において、ＯＲ回路４１，４２は、制御信号ＰＵ（「Ｈ」レベル）に従ってワード線ＷＬ［０］，ＷＬ［１］に設定する。すなわち、全ワード線ＷＬを立ち上げ状態に設定する。
一方、ここでは、一例としてワード線ＷＬ［０］が立ち上げ状態にならない場合が示されている。
これに伴い、ＰチャネルＭＯＳトランジスタＰ１は、オンした状態を維持する。
この場合、制御信号ＰＵ，ＷＢＴが「Ｈ」レベルに設定されているため検出信号線ＷＢＬは、接地電圧ＶＳＳと接続される。
しかしながら、ＰチャネルＭＯＳトランジスタＰ１がオンしているため、検出信号線ＷＢＬは、「Ｌ」レベルに下がらずに「Ｈ」レベルの状態を維持する。
したがって、ＡＮＤ回路４３は、検出信号線ＷＢＬの電位に従う検出信号と制御信号ＰＵとのＡＮＤ論理演算結果に基づく制御信号ＷＢＣ（「Ｈ」レベル）を出力する。
次に、時刻Ｔ１３において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ１４において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
しかしながら、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｈ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｌ」レベル）を出力する。
したがって、センスアンプ１２，１４は、活性化されず読出データＱ［０］，Ｑ［１］は出力されない。
それゆえ、実施形態１に従う検出回路２５を用いることによってバーンイン動作に異常がある場合には、センスアンプを活性化させる制御信号ＳＡＥは活性化されない。これにより、センスアンプから読出データは出力されないためバーンイン動作が正常ではないことを容易に検出することが可能である。
（実施形態２）
図６は、実施形態２に従う半導体装置１＃について説明する図である。
図６を参照して、実施形態２に従う半導体装置１＃は、実施形態１で説明した半導体装置１と比較して、検出回路２５および制御回路３０を検出回路２５＃および制御回路３０＃に置換した点が異なる。その他の構成については、実施形態１で説明したのと同様の構成であるのでその詳細な説明については繰り返さない。
制御回路３０＃は、バーンイン動作を実行する制御コマンドＷＢＩの入力を受けるとともに、クロック信号ＣＬＫの入力を受けて動作する。制御回路３０は、各回路に対して種々の制御信号を出力する。また、本例においては、制御回路３０は、偶数行および奇数行のバーンイン動作を切り替えるための制御信号Ｗ０ＳおよびＷ１Ｓの入力を受ける。
図７は、実施形態２に従うメモリアレイ１０の周辺回路の構成について説明する図である。
図７を参照して、メモリアレイ１０は、行列状の複数のメモリセルＭＣを含む。
なお、本例においては、予め複数のメモリセルＭＣには、データ「０」が格納されているものとする。
入出力回路４０の構成については実施形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。
制御回路３０＃は、バーンインモード制御回路３２に置換してバーンインモード制御回路３２＃が設けられる。
バーンインモード制御回路３２＃は、バーンイン動作の実行を指示するコマンドＷＢＩ、制御信号Ｗ０Ｓ，Ｗ１Ｓの入力を受けて制御信号ＰＵＯ，ＰＵＥおよびＷＢＴを出力する。
具体的には、バーンインモード制御回路３２＃は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に基づいて制御信号ＰＵＥ（「Ｈ」レベル）を設定する。
また、バーンインモード制御回路３２＃は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ１Ｓ（「Ｈ」レベル）の入力に基づいて制御信号ＰＵＯ（「Ｈ」レベル）を設定する。
検出回路２５＃は、ワード線ＷＬにそれぞれ対応して設けられる複数のＯＲ回路と、ＰチャネルＭＯＳトランジスタと、検出信号線ＷＢＬＯ，ＷＢＬＥと、ＮチャネルＭＯＳトランジスタＮ２，Ｎ１１，Ｎ１２と、ＮＯＲ回路４４と，ＮＡＮＤ回路４５〜４７と、ＡＮＤ回路３８，３９とを含む。
また、本例においては、奇数行および偶数行のワード線にそれぞれ対応して別個にＯＲ回路が設けられる。
一例として、偶数行のワード線ＷＬ［０］に対応してＯＲ回路４２およびＰチャネルＭＯＳトランジスタＰ１２が設けられる。
奇数行のワード線ＷＬ［１］に対応してＯＲ回路４１およびＰチャネルＭＯＳトランジスタＰ１１が設けられる。
他の偶数行および奇数行のワード線についても同様にＯＲ回路およびＰチャネルＭＯＳトランジスタが設けられる。
ＯＲ回路４１，４２は、デコーダ２０からのデコード信号あるいは制御信号ＰＵＯあるいはＰＵＥの入力に基づいてワード線ＷＬを駆動する。
奇数行のワード線ＷＬに対応して設けられるＯＲ回路は、制御信号ＰＵＯ（「Ｈ」レベル）の入力に従って全ワード線ＷＬのうちの奇数ワード線ＷＬを立ち上げ状態に設定する。
偶数行のワード線ＷＬに対応して設けられるＯＲ回路は、制御信号ＰＵＥ（「Ｈ」レベル）の入力に従って全ワード線ＷＬのうちの偶数ワード線ＷＬを立ち上げ状態に設定する。
検出信号線ＷＢＬＯは、直列に接続されたＮチャネルＭＯＳトランジスタＮ１１，Ｎ２を介して接地電圧ＶＳＳと接続される。
検出信号線ＷＢＬＥは、直列に接続されたＮチャネルＭＯＳトランジスタＮ１２，Ｎ２を介して接地電圧ＶＳＳと接続される。
ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２は、それぞれ制御信号ＰＵＯ，ＰＵＥの入力を受ける。
ＮチャネルＭＯＳトランジスタＮ２は、制御信号ＷＢＴの入力を受ける。
ＮＡＮＤ回路４５は、検出信号線ＷＢＬＯからの検出信号と制御信号ＰＵＯとの入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路４７に出力する。
ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥからの検出信号と制御信号ＰＵＥとの入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路４７に出力する。
ＮＡＮＤ回路４７は、ＮＡＮＤ回路４５および４６の出力信号のＮＡＮＤ論理演算結果を制御信号ＷＢＣとして出力する。
ＮＯＲ回路４４は、制御信号ＷＢＣと信号生成回路３６からの制御信号ＳＡＥＮとのＮＯＲ論理演算結果を制御信号ＳＡＥとして出力する。
ＰチャネルＭＯＳトランジスタＰ１１は、電源電圧ＶＤＤと検出信号線ＷＢＬＯとの間に設けられ、ゲートは対応する奇数行のワード線ＷＬと接続される。
ＰチャネルＭＯＳトランジスタＰ１２は、電源電圧ＶＤＤと検出信号線ＷＢＬＥとの間に設けられ、ゲートは対応する偶数行のワード線ＷＬと接続される。
ＡＮＤ回路３８は、制御信号ＷＢＴおよび制御信号ＰＵＯＩの入力を受けて、そのＡＮＤ論理演算結果を制御信号ＰＵＯとして出力する。
ＡＮＤ回路３９は、制御信号ＷＢＴおよび制御信号ＰＵＯＥの入力を受けて、そのＡＮＤ論理演算結果を制御信号ＰＵＥとして出力する。
本例においては、ワード線ＷＬ［０］，ＷＬ［１］に対するバーンイン動作について説明する。
図８は、実施形態２に従う半導体装置１＃のバーンイン動作（正常動作）について説明するタイミングチャート図である。
図８を参照して、時刻Ｔ２０において、バーンインモード制御回路３２は、コマンドＷＢＩおよび制御信号Ｗ０Ｓの入力を受ける。
時刻Ｔ２１において、バーンインモード制御回路３２は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＥＩを「Ｈ」レベルに設定する。
時刻Ｔ２２において、ＡＮＤ回路３９は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＥＩ（「Ｈ」レベル）に基づいて制御信号ＰＵＥを「Ｈ」レベルに設定する。制御信号ＰＵＯは、「Ｌ」レベルを維持する。
これに伴い、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの検出信号と、制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルの信号をＮＡＮＤ回路４７に出力する。
ＮＡＮＤ回路４７は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号の入力に従って制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ２３において、ＯＲ回路４２は、制御信号ＰＵＥ（「Ｈ」レベル）に従って偶数行に対応するワード線ＷＬ［０］（「Ｈ」レベル）に設定する。すなわち、全ワード線ＷＬのうちの偶数行のワード線ＷＬを立ち上げ状態に設定する。
これに伴い、ＰチャネルＭＯＳトランジスタＰ１２は、オフする。また、この場合、制御信号ＰＵＥ，ＷＢＴが「Ｈ」レベルに設定されているため検出信号線ＷＢＬＥは、接地電圧ＶＳＳと接続される。
時刻Ｔ２３以降、検出信号線ＷＢＬＥは、徐々に「Ｌ」レベルに下がり始める。
時刻Ｔ２４において、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの電位に従う検出信号と制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路４７に出力する。ＮＡＮＤ回路４７は、ＮＡＮＤ回路４５，４６からの「Ｈ」レベルの信号を受けて、制御信号ＷＢＣ（「Ｌ」レベル）を出力する。
次に、時刻Ｔ２５において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ２６において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
これに伴い、時刻Ｔ２７において、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｌ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｈ」レベル）を出力する。
センスアンプ１２，１４は、制御信号ＳＡＥ（「Ｈ」レベル）の入力に基づいて読出データＱ［０］，Ｑ［１］を出力する。
本例においては、データ「０」を出力する。
図９は、実施形態２に従う半導体装置１＃のバーンイン動作（異常動作）について説明するタイミングチャート図である。
図９を参照して、時刻Ｔ３０において、バーンインモード制御回路３２は、コマンドＷＢＩおよび制御信号Ｗ０Ｓの入力を受ける。
時刻Ｔ３１において、バーンインモード制御回路３２は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＥＩを「Ｈ」レベルに設定する。
時刻Ｔ３２において、ＡＮＤ回路３９は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＥＩ（「Ｈ」レベル）に基づいて制御信号ＰＵＥを「Ｈ」レベルに設定する。制御信号ＰＵＯは、「Ｌ」レベルを維持する。
これに伴い、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの検出信号と、制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルの信号をＮＡＮＤ回路４７に出力する。
ＮＡＮＤ回路４７は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号の入力に従って制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ３３において、ＯＲ回路４２は、制御信号ＰＵＥ（「Ｈ」レベル）に従って偶数行に対応するワード線ＷＬ［０］（「Ｈ」レベル）に設定する。すなわち、全ワード線ＷＬのうちの偶数行のワード線ＷＬを立ち上げ状態に設定する。
一方、ここでは、一例としてワード線ＷＬ［０］が立ち上げ状態にならない場合が示されている。
これに伴い、ＰチャネルＭＯＳトランジスタＰ１２は、オンした状態を維持する。
この場合、制御信号ＰＵＥ，ＷＢＴが「Ｈ」レベルに設定されているため検出信号線ＷＢＬＥは、接地電圧ＶＳＳと接続される。
しかしながら、ＰチャネルＭＯＳトランジスタＰ１２がオンしているため、検出信号線ＷＢＬＥは、「Ｌ」レベルに下がらずに「Ｈ」レベルの状態を維持する。
したがって、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの電位に従う検出信号と制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づく「Ｌ」レベルの信号をＮＡＮＤ回路４７に出力する。
ＮＡＮＤ回路４７は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号を受けて、制御信号ＷＢＣ（「Ｈ」レベル）を出力する。
次に、時刻Ｔ３３において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ３４において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
しかしながら、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｈ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｌ」レベル）を出力する。
したがって、センスアンプ１２，１４は、活性化されず読出データＱ［０］，Ｑ［１］は出力されない。
なお、上記においては、偶数行のワード線ＷＬに対するバーンインイン動作について説明したが、奇数行のワード線ＷＬについても同様である。
それゆえ、実施形態２に従う検出回路２５を用いることによって奇数行あるいは偶数行のワード線ＷＬに対するバーンイン動作に異常がある場合には、センスアンプを活性化させる制御信号ＳＡＥは活性化されない。これにより、センスアンプから読出データは出力されないためバーンイン動作が正常ではないことを容易に検出することが可能である。
（実施形態３）
上記の実施形態２においては、奇数行あるいは偶数行のワード線ＷＬに対するバーンイン動作をそれぞれ別個に実行可能な構成について説明した。
一方で、バーンインイン動作の異常状態としては、奇数行のワード線ＷＬに対するバーンイン動作であるにも関わらず、偶数行のワード線ＷＬに負荷がかかっていたり、あるいは、偶数行のワード線ＷＬに対するバーンイン動作であるにも関わらず、奇数行のワード線ＷＬに負荷がかかっていたりする可能性も考えられる。
実施形態３においては、当該異常状態を検出可能な回路構成について説明する。
図１０は、実施形態３に従うメモリアレイ１０の周辺回路の構成について説明する図である。
図１０を参照して、メモリアレイ１０は、行列状の複数のメモリセルＭＣを含む。
なお、本例においては、予め複数のメモリセルＭＣには、データ「０」が格納されているものとする。
入出力回路４０の構成については実施形態１で説明したのと同様であるのでその詳細な説明については繰り返さない。
制御回路３０＃には、バーンインモード制御回路３２＃が設けられる。
バーンインモード制御回路３２＃は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に基づいて制御信号ＰＵＥ（「Ｈ」レベル）を設定する。
バーンインモード制御回路３２＃は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ１Ｓ（「Ｈ」レベル）の入力に基づいて制御信号ＰＵＯ（「Ｈ」レベル）を設定する。
実施形態３に従う半導体装置は、半導体装置１＃と比較して検出回路２５＃を検出回路２５に置換した点が異なる。
検出回路２５は、ワード線ＷＬにそれぞれ対応して設けられる複数のＯＲ回路と、ＰチャネルＭＯＳトランジスタと、検出信号線ＷＢＬＯ，ＷＢＬＥ，ＷＢＬＯＮ，ＷＢＬＥＮと、ＮチャネルＭＯＳトランジスタＮ２，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２と、ＮＯＲ回路４４と，ＮＡＮＤ回路４５〜５０とを含む。検出回路２５は、ＰチャネルＭＯＳトランジスタＰ３１〜Ｐ３３と、インバータＩＶ１〜ＩＶ３と、ＡＮＤ回路３８，３９とを含む。
また、本例においては、奇数行および偶数行のワード線にそれぞれ対応して別個にＯＲ回路が設けられる。
一例として、偶数行のワード線ＷＬ［０］に対応してＯＲ回路４２、ＰチャネルＭＯＳトランジスタＰ１２、ＮチャネルＭＯＳトランジスタＮ２２が設けられる。
奇数行のワード線ＷＬ［１］に対応してＯＲ回路４１、ＰチャネルＭＯＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタＮ２１が設けられる。
他の偶数行および奇数行のワード線についても同様にＯＲ回路およびＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが設けられる。
ＯＲ回路４１，４２は、デコーダ２０からのデコード信号あるいは制御信号ＰＵＯあるいはＰＵＥの入力に基づいてワード線ＷＬを駆動する。
奇数行のワード線ＷＬに対応して設けられるＯＲ回路は、制御信号ＰＵＯ（「Ｈ」レベル）の入力に従って全ワード線ＷＬのうちの奇数ワード線ＷＬを立ち上げ状態に設定する。
偶数行のワード線ＷＬに対応して設けられるＯＲ回路は、制御信号ＰＵＥ（「Ｈ」レベル）の入力に従って全ワード線ＷＬのうちの偶数ワード線ＷＬを立ち上げ状態に設定する。
検出信号線ＷＢＬＯは、直列に接続されたＮチャネルＭＯＳトランジスタＮ１１，Ｎ２を介して接地電圧ＶＳＳと接続される。
検出信号線ＷＢＬＥは、直列に接続されたＮチャネルＭＯＳトランジスタＮ１２，Ｎ２を介して接地電圧ＶＳＳと接続される。
ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２は、それぞれ制御信号ＰＵＯ，ＰＵＥの入力を受ける。
ＮチャネルＭＯＳトランジスタＮ２は、制御信号ＷＢＴの入力を受ける。
ＮＡＮＤ回路４５は、検出信号線ＷＢＬＯからの検出信号と制御信号ＰＵＯとの入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥからの検出信号と制御信号ＰＵＥとの入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路４８は、検出信号線ＷＢＬＯＮからの検出信号と制御信号ＰＵＯの反転信号との入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路４９は、検出信号線ＷＢＬＥＮからの検出信号と制御信号ＰＵＥの反転信号との入力を受けてＮＡＮＤ論理演算結果をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路５０は、ＮＡＮＤ回路４５〜４９の出力信号のＮＡＮＤ論理演算結果を制御信号ＷＢＣとして出力する。
ＮＯＲ回路４４は、制御信号ＷＢＣと信号生成回路３６からの制御信号ＳＡＥＮとのＮＯＲ論理演算結果を制御信号ＳＡＥとして出力する。
ＰチャネルＭＯＳトランジスタＰ１１は、電源電圧ＶＤＤと検出信号線ＷＢＬＯとの間に設けられ、ゲートは対応する奇数行のワード線ＷＬと接続される。
ＰチャネルＭＯＳトランジスタＰ１２は、電源電圧ＶＤＤと検出信号線ＷＢＬＥとの間に設けられ、ゲートは対応する偶数行のワード線ＷＬと接続される。
ＮチャネルＭＯＳトランジスタＮ２１は、電源電圧ＶＤＤと検出信号線ＷＢＬＯＮとの間に設けられ、ゲートは対応する奇数行のワード線ＷＬと接続される。
ＮチャネルＭＯＳトランジスタＮ２２は、電源電圧ＶＤＤと検出信号線ＷＢＬＥＮとの間に設けられ、ゲートは対応する偶数行のワード線ＷＬと接続される。
検出信号線ＷＢＬＯＮの一方側は、電源電圧ＶＤＤとの間に設けられたＰチャネルＭＯＳトランジスタＰ３１，Ｐ３３と接続される。検出信号線ＷＢＬＯＮの他方側は、ＮＡＮＤ回路４８の入力側と接続される。
検出信号線ＷＢＬＥＮの一方側は、電源電圧ＶＤＤとの間に設けられたＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２と接続される。検出信号線ＷＢＬＥＮの他方側は、ＮＡＮＤ回路４９の入力側と接続される。
ＰチャネルＭＯＳトランジスタＰ３１のゲートは、制御信号ＷＢＴのインバータＩＶ１を介する反転信号ＷＢＮの入力を受ける。制御信号ＷＢＴが「Ｈ」レベルの場合には、反転信号ＷＢＮは「Ｌ」レベルに設定される。したがって、ＰチャネルＭＯＳトランジスタＰ３１がオンする。
ＰチャネルＭＯＳトランジスタＰ３２のゲートは、制御信号ＰＵＥのインバータＩＶ３を介する反転信号ＰＵＥＢの入力を受ける。制御信号ＰＵＥが「Ｈ」レベルの場合には、反転信号ＰＵＥＢは「Ｌ」レベルに設定される。したがって、ＰチャネルＭＯＳトランジスタＰ３２がオンする。ＰチャネルＭＯＳトランジスタＰ３１およびＰ３２がオンすることにより検出信号線ＷＢＬＥＮは「Ｈ」レベルに設定される。また、ＰチャネルＭＯＳトランジスタＰ３２がオンしていない場合でもＮチャネルＭＯＳトランジスタＮ２２がオンした場合には検出信号線ＷＢＬＥＮは「Ｈ」レベルに設定される。
ＰチャネルＭＯＳトランジスタＰ３３のゲートは、制御信号ＰＵＯのインバータＩＶ２を介する反転信号ＰＵＯＢの入力を受ける。制御信号ＰＵＯが「Ｈ」レベルの場合には、反転信号ＰＵＯＢは「Ｌ」レベルに設定される。したがって、ＰチャネルＭＯＳトランジスタＰ３３がオンする。ＰチャネルＭＯＳトランジスタＰ３１およびＰ３３がオンすることにより検出信号線ＷＢＬＯＮは「Ｈ」レベルに設定される。また、ＰチャネルＭＯＳトランジスタＰ３３がオンしていない場合でもＮチャネルＭＯＳトランジスタＮ２１がオンした場合には検出信号線ＷＢＬＯＮは「Ｈ」レベルに設定される。
ＡＮＤ回路３８は、制御信号ＷＢＴおよび制御信号ＰＵＯＩの入力を受けて、そのＡＮＤ論理演算結果を制御信号ＰＵＯとして出力する。
ＡＮＤ回路３９は、制御信号ＷＢＴおよび制御信号ＰＵＯＥの入力を受けて、そのＡＮＤ論理演算結果を制御信号ＰＵＥとして出力する。
本例においては、ワード線ＷＬ［０］，ＷＬ［１］に対するバーンイン動作について説明する。
図１１は、実施形態３に従う半導体装置のバーンイン動作（正常動作）について説明するタイミングチャート図である。
図１１を参照して、時刻Ｔ４０において、バーンインモード制御回路３２は、コマンドＷＢＩおよび制御信号Ｗ０Ｓの入力を受ける。
時刻Ｔ４１において、バーンインモード制御回路３２は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＥＩを「Ｈ」レベルに設定する。
時刻Ｔ４２において、ＡＮＤ回路３９は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＥＩ（「Ｈ」レベル）に基づいて制御信号ＰＵＥを「Ｈ」レベルに設定する。制御信号ＰＵＯは、「Ｌ」レベルを維持する。
これに伴い、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの検出信号と、制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルの信号をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路５０は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号の入力に従って制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ４３において、ＯＲ回路４２は、制御信号ＰＵＥ（「Ｈ」レベル）に従って偶数行に対応するワード線ＷＬ［０］（「Ｈ」レベル）に設定する。すなわち、全ワード線ＷＬのうちの偶数行のワード線ＷＬを立ち上げ状態に設定する。
これに伴い、ＰチャネルＭＯＳトランジスタＰ１２は、オフする。また、この場合、制御信号ＰＵＥ，ＷＢＴが「Ｈ」レベルに設定されているため検出信号線ＷＢＬＥは、接地電圧ＶＳＳと接続される。
一方、ＮチャネルＭＯＳトランジスタＮ２２はオンする。
時刻Ｔ４３以降、検出信号線ＷＢＬＥは、徐々に「Ｌ」レベルに下がり始める。一方、検出信号線ＷＢＬＥＮは、徐々に「Ｈ」レベルに立ち上がり始める。
時刻Ｔ４４において、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの電位に従う検出信号と制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４９は、検出信号線ＷＢＬＥＮの電位に従う検出信号と制御信号ＰＵＥの反転信号とのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４８は、検出信号線ＷＢＬＯＮの電位に従う検出信号と制御信号ＰＵＯの反転信号とのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４５は、検出信号線ＷＢＬＯの電位に従う検出信号と制御信号ＰＵＯとのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路５０は、ＮＡＮＤ回路４５，４６，４８，４９からの「Ｈ」レベルの信号を受けて、制御信号ＷＢＣ（「Ｌ」レベル）を出力する。
時刻Ｔ４５において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ４６において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
これに伴い、時刻Ｔ４７において、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｌ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｈ」レベル）を出力する。
センスアンプ１２，１４は、制御信号ＳＡＥ（「Ｈ」レベル）の入力に基づいて読出データＱ［０］，Ｑ［１］を出力する。
本例においては、データ「０」を出力する。
図１２は、実施形態３に従う半導体装置のバーンイン動作（異常動作）について説明するタイミングチャート図である。
図１２を参照して、時刻Ｔ５０において、バーンインモード制御回路３２は、コマンドＷＢＩおよび制御信号Ｗ０Ｓの入力を受ける。
時刻Ｔ５１において、バーンインモード制御回路３２は、コマンドＷＢＩ（「Ｈ」レベル）および制御信号Ｗ０Ｓ（「Ｈ」レベル）の入力に従って制御信号ＷＢＴを「Ｈ」レベルに設定する。また、図示しないが制御信号ＰＵＥＩを「Ｈ」レベルに設定する。
時刻Ｔ５２において、ＡＮＤ回路３９は、制御信号ＷＢＴ（「Ｈ」レベル）および制御信号ＰＵＥＩ（「Ｈ」レベル）に基づいて制御信号ＰＵＥを「Ｈ」レベルに設定する。制御信号ＰＵＯは、「Ｌ」レベルを維持する。
これに伴い、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの検出信号と、制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルの信号をＮＡＮＤ回路５０に出力する。
ＮＡＮＤ回路５０は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号の入力に従って制御信号ＷＢＣ（「Ｈ」レベル）に設定する。
時刻Ｔ５３において、ＯＲ回路４２は、制御信号ＰＵＥ（「Ｈ」レベル）に従って偶数行に対応するワード線ＷＬ［０］（「Ｈ」レベル）に設定する。すなわち、全ワード線ＷＬのうちの偶数行のワード線ＷＬを立ち上げ状態に設定する。
一方、ここでは、一例としてワード線ＷＬ［１］が立ち上げ状態になった場合が示されている。異常により奇数行のワード線ＷＬに負荷がかかっている場合である。
これに伴い、ＮチャネルＭＯＳトランジスタＮ２１がオンする。
時刻Ｔ５３以降、検出信号線ＷＢＬＥは、徐々に「Ｌ」レベルに下がり始める。一方、検出信号線ＷＢＬＥＮは、徐々に「Ｈ」レベルに立ち上がり始める。
また、ＮチャネルＭＯＳトランジスタＮ２１がオンすることにより、検出信号線ＷＢＬＯＮは、徐々に「Ｈ」レベルに立ち上がり始める。
時刻Ｔ５４において、ＮＡＮＤ回路４６は、検出信号線ＷＢＬＥの電位に従う検出信号と制御信号ＰＵＥとのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４９は、検出信号線ＷＢＬＥＮの電位に従う検出信号と制御信号ＰＵＥの反転信号とのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４８は、検出信号線ＷＢＬＯＮの電位に従う検出信号と制御信号ＰＵＯの反転信号とのＮＡＮＤ論理演算結果に基づいて「Ｌ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路４５は、検出信号線ＷＢＬＯの電位に従う検出信号と制御信号ＰＵＯとのＮＡＮＤ論理演算結果に基づいて「Ｈ」レベルの信号をＮＡＮＤ回路５０に出力する。ＮＡＮＤ回路５０は、ＮＡＮＤ回路４６からの「Ｌ」レベルの信号を受けて、制御信号ＷＢＣ（「Ｈ」レベル）を維持する。
次に、時刻Ｔ５５において、クロック信号ＣＬＫが「Ｈ」レベルに設定される。
これに伴い、時刻Ｔ５５において、信号生成回路３６は、制御信号ＳＡＥＮを「Ｌ」レベルに設定する。
しかしながら、ＮＯＲ回路４４は、制御信号ＳＡＥＮ（「Ｌ」レベル）と制御信号ＷＢＣ（「Ｈ」レベル）とのＮＯＲ論理演算結果に基づく制御信号ＳＡＥ（「Ｌ」レベル）を出力する。
したがって、センスアンプ１２，１４は、活性化されず読出データＱ［０］，Ｑ［１］は出力されない。
なお、上記においては、偶数行のワード線ＷＬに対するバーンインイン動作について説明したが、奇数行のワード線ＷＬについても同様である。
それゆえ、実施形態４に従う検出回路２５を用いることによって奇数行あるいは偶数行のワード線ＷＬに対するバーンイン動作に異常がある場合には、センスアンプを活性化させる制御信号ＳＡＥは活性化されない。これにより、センスアンプから読出データは出力されないためバーンイン動作が正常ではないことを容易に検出することが可能である。
また、本構成の如く、バーンインイン動作の異常状態としては、偶数行のワード線ＷＬに対するバーンイン動作であるにも関わらず、奇数行のワード線ＷＬに負荷がかかっている場合に異常を検出できるためバーンイン動作が正常ではないことを容易に検出することが可能である。なお、本例においては、偶数行のワード線ＷＬに対するバーンイン動作であるにも関わらず、奇数行のワード線ＷＬに負荷がかかっていることを検出する構成について説明したが、反対に奇数行のワード線ＷＬに対するバーンイン動作であるにも関わらず、偶数行のワード線ＷＬに負荷がかかっていることを検出することも同様に可能である。
（実施形態４）
上記の構成において、複数のメモリセルＭＣにはデータ「０」が格納されている場合について説明したが、データ「１」を格納するようにしてもよい。また、予め所定のデータパターンを複数のメモリセルＭＣに格納するようにしてもよい。
図１３は、実施形態４に従うデータ「０」をメモリセルＭＣに格納した場合のセルレイアウトにおける負荷の掛かり方を説明する図である。
図１３を参照して、隣接する４つのメモリセルＭＣのセルレイアウトが示されている。
Ｘ方向およびＹ方向に対してそれぞれ対称な配置となっている。
ここで、全てのメモリセルＭＣについてデータ「０」を格納している場合について説明する。この場合、各メモリセルＭＣにおいてＮチャネルＭＯＳトランジスタＮＴ１およびＰチャネルＭＯＳトランジスタＰＴ２がオンしているものとする。これにより、ノードＮｄ１は「Ｌ」レベル、ノードＮｄ２は、「Ｈ」レベルにラッチされた状態である。
本例においては、偶数行のワード線ＷＬに対してバーンイン動作を実行し、奇数行のワード線ＷＬに対して負荷は掛けていない状態である。
この場合、バーンイン動作により負荷がかかる領域は３８箇所である。
図１４は、実施形態４に従うデータ「０」および「１」をメモリセルＭＣに千鳥格子状に格納した場合のセルレイアウトにおける負荷の掛かり方を説明する図である。
図１４を参照して、隣接する４つのメモリセルＭＣのセルレイアウトが示されている。
Ｘ方向およびＹ方向に対してそれぞれ対称な配置となっている。
ここで、メモリセルＭＣについてデータ「０」および「１」を千鳥格子状に格納している場合について説明する。Ｘ方向およびＹ方向において隣接するメモリセルＭＣに格納されているデータは互いに異なる。したがって、任意のメモリセル列において、奇数行あるいは偶数行同士のメモリセルＭＣのデータは同じである。
この場合、データ「０」を格納するメモリセルＭＣにおいてＮチャネルＭＯＳトランジスタＮＴ１およびＰチャネルＭＯＳトランジスタＰＴ２がオンしているものとする。これにより、ノードＮｄ１は「Ｌ」レベル、ノードＮｄ２は、「Ｈ」レベルにラッチされた状態である。
データ「１」を格納するメモリセルＭＣにおいてＮチャネルＭＯＳトランジスタＮＴ２およびＰチャネルＭＯＳトランジスタＰＴ１がオンしているものとする。これにより、ノードＮｄ２は「Ｌ」レベル、ノードＮｄ１は、「Ｈ」レベルにラッチされた状態である。
本例においては、偶数行のワード線ＷＬに対してバーンイン動作を実行し、奇数行のワード線ＷＬに対して負荷は掛けていない状態である。
この場合、バーンイン動作により負荷がかかる領域は４０箇所である。
隣接するメモリセルＭＣ同士で保持するデータが異なるためショート性不良に負荷を掛けることが可能である。
したがって、千鳥格子状にデータを格納することにより、さらに信頼性の高い検査を実行することが可能である。
（実施形態５）
図１５は、従来のバーンイン動作における貫通電流について説明する図である。
図１５を参照して、複数のメモリセルＭＣのデータ「０」と「１」とが偶数行あるいは奇数行に混在している場合について説明する。
この場合、偶数行のワード線ＷＬに対してバーンイン動作を実行する場合について説明する。
この場合、データ「１」を格納しているメモリセルＭＣからデータ「０」を格納しているメモリセルＭＣに対してビット線ＢＴを介して貫通電流が流れる。
また、データ「０」を格納しているメモリセルＭＣからデータ「１」を格納しているメモリセルＭＣに対してビット線ＢＢを介して貫通電流が流れる。
したがって、格納しているデータに従ってバーンイン動作の実行により大きな貫通電流がビット線ＢＴおよびＢＢを介して流れる。
上記の実施形態においては、メモリセルＭＣに格納されているデータが全て「０」あるいは「１」あるいは千鳥格子状に格納される場合について説明した。
この場合には、ビット線ＢＴおよびＢＢは同一の電位ノードに設定されるため貫通電流は流れない。
一方で、メモリアレイのメモリセルＭＣを全て同一のデータあるいは千鳥格子状に格納する場合でも、書込データに不具合が生じた場合には上記の問題が生じることになる。
実施形態５においては、貫通電流が生じる場合であっても当該貫通電流を抑制することが可能な方式について説明する。
図１６は、実施形態５に従うメモリアレイの構成について説明する図である。
図１６を参照して、メモリアレイは、複数の行列状に配置された複数のメモリセルＭＣを有する。各列毎にメモリセルＭＣ用の電源供給部が設けられる。
電源供給部は、一例として、直列に接続された２つのＰチャネルＭＯＳトランジスタで構成される。
１列目には、ＰチャネルＭＯＳトランジスタＰ４１，Ｐ５１が設けられる。２列目には、ＰチャネルＭＯＳトランジスタＰ５２，Ｐ４２が設けられる。ＰチャネルＭＯＳトランジスタＰ５１，Ｐ５２は、制御信号ＷＴＨの入力を受ける。ＰチャネルＭＯＳトランジスタＰ４１，Ｐ４２は、制御信号ＴＩＥＬの入力を受ける。
制御信号ＷＴＨ（「Ｌ」レベル）の入力に従ってＰチャネルＭＯＳトランジスタＰ５１，Ｐ５２がオンする。制御信号ＴＩＥＬ（「Ｌ」レベル）の入力に従ってＰチャネルＭＯＳトランジスタＰ４１，Ｐ４２がオンする。
また、テスト用の電源供給部としてＰチャネルＭＯＳトランジスタＰ６１が設けられる。
ＰチャネルＭＯＳトランジスタＰ６１はＰチャネルＭＯＳトランジスタＰ４１，Ｐ４２と並列に接続される。ＰチャネルＭＯＳトランジスタＰ６１は、制御信号ＷＴＬの入力を受ける。ＰチャネルＭＯＳトランジスタＰ６１の動作電流は小さい。
制御信号ＷＴＬ（「Ｌ」レベル）の入力に従ってＰチャネルＭＯＳトランジスタＰ６１がオンする。
バーンイン制御回路は、保護回路７０を含む。
保護回路７０は、インバータ６１〜６５とＡＮＤ回路６３とを含む。
インバータ６１およびインバータ６２は、直列に接続されて制御信号ＷＢＩの入力を受ける。
また、インバータ６１は、制御信号ＷＢＩの入力信号を反転した制御信号ＷＴＬを出力する。制御信号ＷＢＩが「Ｈ」レベルに設定されるにしたって、制御信号ＷＴＬは、「Ｌ」レベルに設定される。
制御信号ＷＢＩが「Ｈ」レベルに設定されるに従って、制御信号ＷＴＨは「Ｈ」レベルに設定される。この場合、ＰチャネルＭＯＳトランジスタＰ５１，Ｐ５２はオフする。一方、ＰチャネルＭＯＳトランジスタ６１はオンする。
したがって、制御信号ＷＢＩの入力に従ってテスト用の電源供給部と通常の電源供給部を切り替えることが可能である。
通常動作時およびテスト用の動作時において、制御信号ＴＩＥＬは、「Ｌ」レベルに設定される。
ＡＮＤ回路６３は、制御信号ＷＢＩおよび制御信号ＡＤＷＮのＡＮＤ論理演算結果に基づいて制御信号ＷＢＴを出力する。
インバータ６４，６５は、各電源供給部の電源ノードと接続される。そして、各電源供給部の電源ノードの電位に応じた制御信号ＡＤＷＮを出力する。
したがって、初期時には電源ノードの電位は「Ｈ」レベルに設定されている。一方、電源ノードの電位が下がってくると制御信号ＡＤＷＮは「Ｌ」レベルに設定される。
それゆえ、貫通電流が生じる場合には、電源ノードの電位が下がるので制御信号ＡＤＷＮ（「Ｌ」レベル）を出力する。この場合、ＡＮＤ回路６３は、「Ｌ」レベルの制御信号ＷＢＴを出力する。
これにより、一旦バーンイン動作が実行された場合であっても、貫通電流が生じる場合には、制御信号ＡＤＷＮ（「Ｌ」レベル）に従って制御信号ＷＢＴは「Ｌ」レベルに設定される。これにより、上記したように、制御信号ＰＵが「Ｌ」レベルに設定されるためバーンイン動作の実行を停止することが可能である。なお、制御信号ＰＵＯおよびＰＵＥについても同様である。
また、本例においては、バーンイン動作の場合には、制御信号ＷＢＩに従ってテスト用の電源供給部が用いられるため仮に貫通電流が生じた場合でも、大きな貫通電流が流れることを抑制することが可能である。
なお、上記においては、メモリアレイのメモリセルＭＣへの書込データに不具合が生じた場合の構成について説明したが、特にこれに限れず、書込データを書き込む前にバーンイン動作を実行する場合にも同様に適用可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体装置、１０ メモリアレイ、１１，１３ マルチプレクサ、１２，１４ センスアンプ、２０ デコーダ、２５ 検出回路、３０ 制御回路、３２ バーンインモード制御回路、３４ クロック制御回路、３６ 信号生成回路、４０ 入出力回路。

Claims (10)

  1. 行列状に配置された複数のメモリセルと、
    メモリセル行にそれぞれ対応して設けられる複数のワード線と、
    前記複数のワード線を駆動する駆動信号を生成するデコーダと、
    前記複数のワード線と前記デコーダとの間に設けられ、テスト動作により前記複数のワード線を一斉に立ち上げるとともに、前記複数のワード線の立ち上げ状態が正常であるか否かを検出するための検出回路とを備える、半導体装置。
  2. 前記メモリセルのデータを読み出す読出回路を備え、
    前記検出回路は、
    前記複数のワード線の立ち上げ状態が正常の場合には、前記読出回路を活性化させる信号をオンに設定し、
    前記複数のワード線の立ち上げ状態が異常の場合には、前記読出回路を活性化させる信号をオフに設定する、請求項１記載の半導体装置。
  3. 前記検出回路は、
    前記複数のワード線の立ち上げ状態を検出するための検出信号線と、
    前記複数のワード線にそれぞれ対応して設けられ、前記検出信号線と第１の電圧との間に設けられ、ゲートが対応するワード線と接続される複数の検出トランジスタとを含み、
    前記テスト動作により、前記検出信号線は、第２の電圧と接続され、
    前記複数のワード線のうちの少なくとも１つの立ち上げ状態が異常の場合には、対応する検出トランジスタがオンする、請求項２記載の半導体装置。
  4. 前記検出回路は、前記検出信号線の電圧と制御信号とに基づいて、前記読出回路を活性化させる信号を設定する設定回路をさらに含む、請求項３記載の半導体装置。
  5. 前記検出回路は、
    前記複数のワード線のうちの奇数行の立ち上げ状態を検出するための第１検出信号線と、
    前記複数のワード線のうちの偶数行の立ち上げ状態を検出するための第２検出信号線と、
    前記複数のワード線の奇数行のワード線にそれぞれ対応して設けられ、前記第１検出信号線と第１の電圧との間に設けられ、ゲートが対応するワード線と接続される複数の第１検出トランジスタと、
    前記複数のワード線の偶数行のワード線にそれぞれ対応して設けられ、前記第２検出信号線と前記第１の電圧との間に設けられ、ゲートが対応するワード線と接続される複数の第２検出トランジスタとを含み、
    前記テスト動作により、前記第１あるいは第２検出信号線は、第２の電圧と接続され、
    前記複数のワード線のうちの少なくとも１つの立ち上げ状態が異常の場合には、対応する検出トランジスタがオンする、請求項２記載の半導体装置。
  6. 前記検出回路は、
    前記複数のワード線の偶数行のワード線にそれぞれ対応して設けられ、前記複数のワード線のうちの奇数行の立ち上げ状態の際に、前記複数のワード線の偶数行のワード線の異常を検出する複数の第３検出トランジスタと、
    前記複数のワード線の奇数行のワード線にそれぞれ対応して設けられ、前記複数のワード線のうちの偶数行の立ち上げ状態の際に、前記複数のワード線の奇数行のワード線の異常を検出する複数の第４検出トランジスタとをさらに含む、請求項５記載の半導体装置。
  7. 前記複数のメモリセルには、千鳥格子状に第１のデータと、第２のデータとがそれぞれ格納される、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記検出回路は、前記テスト動作において前記複数のメモリセルのうちの少なくとも１つ以上のメモリセルへの貫通電流を抑制するための保護回路を含む、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記保護回路は、前記テスト動作において前記複数のメモリセルに対して電源を供給するテスト電源供給部を含む、請求項８記載の半導体装置。
  10. 前記保護回路は、前記テスト動作において前記メモリセルへの貫通電流が流れた場合に前記テスト動作を停止する停止回路をさらに含む、請求項８記載の半導体装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61289600A (ja) * 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置
JPS62198147A (ja) * 1986-02-26 1987-09-01 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH03181096A (ja) * 1989-12-08 1991-08-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH1050098A (ja) * 1996-07-29 1998-02-20 Toshiba Corp 半導体集積回路装置、半導体集積回路装置のストレステストモニタ方法および半導体集積回路装置のストレステスト
US20010009525A1 (en) * 2000-01-26 2001-07-26 Fujitsu Limited Word-line deficiency detection method for semiconductor memory device
JP2001325799A (ja) * 2000-05-16 2001-11-22 Oki Micro Design Co Ltd 半導体記憶装置
JP2003172767A (ja) * 2001-12-07 2003-06-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2004055082A (ja) * 2002-07-23 2004-02-19 Matsushita Electric Ind Co Ltd 半導体記憶装置の検査方法および半導体記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638462A (en) * 1985-01-31 1987-01-20 International Business Machines Corporation Self-timed precharge circuit
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
US5526322A (en) * 1994-09-23 1996-06-11 Xilinx, Inc. Low-power memory device with accelerated sense amplifiers
JP2780674B2 (ja) * 1995-06-20 1998-07-30 日本電気株式会社 不揮発性半導体記憶装置
JPH10106286A (ja) * 1996-09-24 1998-04-24 Mitsubishi Electric Corp 半導体記憶装置およびそのテスト方法
JPH10125096A (ja) * 1996-10-11 1998-05-15 Matsushita Electron Corp 半導体記憶装置及びその信頼性試験方法
US5867449A (en) * 1997-08-14 1999-02-02 Micron Technology, Inc. Tracking signals
US6219290B1 (en) * 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier
KR100631911B1 (ko) * 2000-01-20 2006-10-04 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 메모리 셀 테스트 방법
JP4698716B2 (ja) * 2002-02-04 2011-06-08 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3884976B2 (ja) 2002-02-22 2007-02-21 株式会社ルネサステクノロジ 半導体記憶装置およびテスト方法
KR100551430B1 (ko) * 2004-08-11 2006-02-09 주식회사 하이닉스반도체 반도체 메모리 장치
US7414904B2 (en) * 2006-12-12 2008-08-19 International Business Machines Corporation Method for evaluating storage cell design using a wordline timing and cell access detection circuit
JP5197241B2 (ja) * 2008-09-01 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
US8681540B2 (en) * 2011-08-29 2014-03-25 Intel Corporation Tile-level snapback detection through coupling capacitor in a cross point array
JP5963566B2 (ja) * 2012-06-21 2016-08-03 キヤノン株式会社 パターン識別装置
KR20140028303A (ko) * 2012-08-28 2014-03-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템
KR102125568B1 (ko) * 2014-02-19 2020-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법
KR102151574B1 (ko) * 2014-05-19 2020-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법
KR102311512B1 (ko) * 2015-08-21 2021-10-13 에스케이하이닉스 주식회사 반도체 장치
WO2017145312A1 (ja) * 2016-02-25 2017-08-31 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10607659B2 (en) * 2018-04-23 2020-03-31 Arm Limited Method, system and device for integration of bitcells in a volatile memory array and bitcells in a non-volatile memory array
US10971229B2 (en) * 2018-04-23 2021-04-06 Arm Limited Method, system and device for integration of volatile and non-volatile memory bitcells

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61289600A (ja) * 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置
US4720818A (en) * 1985-06-17 1988-01-19 Fujitsu Limited Semiconductor memory device adapted to carry out operation test
JPS62198147A (ja) * 1986-02-26 1987-09-01 Hitachi Vlsi Eng Corp 半導体集積回路装置
JPH03181096A (ja) * 1989-12-08 1991-08-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH1050098A (ja) * 1996-07-29 1998-02-20 Toshiba Corp 半導体集積回路装置、半導体集積回路装置のストレステストモニタ方法および半導体集積回路装置のストレステスト
US20010009525A1 (en) * 2000-01-26 2001-07-26 Fujitsu Limited Word-line deficiency detection method for semiconductor memory device
JP2001210098A (ja) * 2000-01-26 2001-08-03 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のワード線欠陥検出方法
JP2001325799A (ja) * 2000-05-16 2001-11-22 Oki Micro Design Co Ltd 半導体記憶装置
JP2003172767A (ja) * 2001-12-07 2003-06-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2004055082A (ja) * 2002-07-23 2004-02-19 Matsushita Electric Ind Co Ltd 半導体記憶装置の検査方法および半導体記憶装置

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