KR102311512B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 센스앰프의 센싱 마진을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 상부영역과 하부영역으로 구분되어 워드라인에 의해 활성화되는 복수의 매트, 복수의 매트의 사이사이 영역에 배치되며, 복수의 매트로부터 인가되는 데이터를 센싱 및 증폭하는 복수의 센싱부, 복수의 비트라인 선택신호에 대응하여 복수의 매트와 상기 복수의 센스앰프 사이의 연결을 제어하는 복수의 연결부, 및 복수의 매트 선택신호에 대응하여 상부영역과 하부영역의 비트라인을 선택적으로 연결하는 복수의 매트 분리부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 센스앰프의 센싱 마진을 향상시킬 수 있도록 하는 기술이다.
반도체 장치의 비트라인 센스앰프는 그 구조에 따라 오픈(Open) 비트라인 센스앰프 구조와 폴디드(Folded) 비트라인 센스앰프 구조로 구분될 수 있다. 이러한 비트라인 센스앰프의 동작 특성은 Cb/Cs 즉, 비트라인 캐패시턴스 Cb와 셀 캐패시턴스 Cs의 비율과 연관이 있다.
반도체 메모리 장치가 고집적화됨에 따라 셀 캐패시턴스 Cs는 감소되고 있어 비트라인 캐패시턴스 Cb의 감소가 중요해지고 있다. 이에 따라, 고속동작을 요구하는 그래픽용 디램(DRAM)에서는 비트라인 캐패시턴스 Cb를 반으로 감소시키기 위해 셀 매트의 크기를 반으로 감소시키는 방법을 사용하였다. 이는 비트라인 센스앰프와 서브 워드라인 드라이버의 수를 2배로 증가시켜야 하므로 셀 효율이 저하될 수 있다.
즉, 반도체는 실리콘 웨이퍼에서 제조된다. 그리고, 한 장의 웨이퍼에서 취득할 수 있는 반도체 다이(Die) 수를 극대화하기 위하여 공정의 디자인 룰(Critical design Rule)을 줄여 테크놀로지(Technology)를 쉬링크(shrink)하거나, 설계적인 구조(Architecture) 변경 등을 통해 칩의 면적을 축소하게 된다.
칩의 면적을 축소하는 한 방법으로는 다수의 메모리 셀로 구성된 매트 크기를 키우는 방법이 사용될 수 있다. 메모리의 매트 크기를 키우게 되면 매트 사이에 사용되는 센스앰프의 수를 줄여, 다이 수를 극대화할 수 있다.
하지만, 메모리의 매트 사이즈를 증가시킬 경우 단위 비트라인당 연결되는 메모리 셀의 개수가 증가 된다. 즉, 단위 메모리의 셀 매트 내에 배치되는 메모리 셀의 개수가 증가하게 된다. 이에 따라, 각 센스앰프에 연결되는 비트라인당 셀의 개수를 증가시켜 센스앰프의 개수를 감소시킬 수 있다.
하지만, 센스앰프의 비트라인 길이가 길어지고, 그 결과 비트라인의 커패시턴스가 증가하게 된다. 이러한 경우, 센스앰프의 센싱 마진이 감소 되며, 고속 동작에 불리한 요소로 작용하게 된다.
본 발명은 매트 사이즈가 증가 되는 경우에도 센스앰프의 센싱 마진 및 동작 속도를 확보할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 상부영역과 하부영역으로 구분되어 워드라인에 의해 활성화되는 복수의 매트; 복수의 매트의 사이사이 영역에 배치되며, 복수의 매트로부터 인가되는 데이터를 센싱 및 증폭하는 복수의 센싱부; 복수의 비트라인 선택신호에 대응하여 상기 복수의 매트와 복수의 센스앰프 사이의 연결을 제어하는 복수의 연결부; 복수의 매트 선택신호에 대응하여 상부영역과 하부영역의 비트라인을 선택적으로 연결하는 복수의 매트 분리부를 포함하는 것을 특징으로 한다.
본 발명은 센스앰프의 비트라인 길이를 감소시켜 비트라인 로딩을 개선하며, 매트의 사이즈가 증가하는 경우에도 센스앰프의 센싱 마진 및 동작 속도를 확보할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 회로도.
도 2는 도 1의 반도체 장치에서 각 신호들을 제어하기 위한 제어부의 구성도.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 리페어 장치의 회로도이다.
본 발명의 실시예는 복수의 매트들(101~105), 복수의 센싱부(121~125), 복수의 연결부(151~155, 161~164)를 포함한다. 여기서, 복수의 매트들(101~105)은 복수의 매트 분리부(141~145)를 포함한다. 그리고, 복수의 센싱부(121~125) 각각은 복수의 센스앰프 S/A를 포함한다.
반도체 장치는 복수의 뱅크로 구분되어 구동된다. 복수의 뱅크 각각은 복수의 메모리 셀 들로 구성된 복수의 매트(MAT)들(101~105)을 포함한다. 즉, 메모리 셀 어레이는 복수의 단위 메모리 셀 매트(101~105)들의 집합들로 구분된다. 이들 매트들(101~105)은 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행(매트 블록) 및 복수의 매트열을 이룬다.
예를 들어, 각각의 매트들(101~105)은 512K, 640K, 768K, 832K, 1M 또는 1.2M 등의 다양한 사이즈를 갖는 메모리 셀 군으로 배열될 수 있다. 여기서, 512K 매트 사이즈는 워드라인 WL이 512개이고, 비트라인이 1024개인 것을 의미한다.
512K에서 "512" 등의 숫자는 센스앰프 S/A의 비트라인 당 연결되는 메모리 셀의 개수를 나타낼 수 있다. 즉, 매트 사이즈가 640K인 경우 비트라인 당 640K개의 메모리 셀이 연결될 수 있음을 의미한다. 만약, 리페어용 리던던트 워드라인 등이 추가되는 경우 각각의 매트들(101~105)의 크기는 리던던트 워드라인의 수만큼 증가 될 수 있다.
복수의 매트들(101~105) 각각은 매트 분리부(141~145)에 의해 상부영역 SUB1과 하부영역 SUB2으로 분리된다. 복수의 매트 분리부(141~145)는 매트 선택신호 MSA1~MSA5, MSB1~MSB5(MSAi,MSBi)에 의해 복수의 매트들(101~105)를 상부영역 SUB1과 하부영역 SUB2으로 분리한다. 매트 분리부(141~145)에 의해 상하 방향으로 매트 영역이 분리된 복수의 매트들(101~105)은 워드라인 WL0, WLn-1, WLn, WL2n-1, WL2n, WL3n-1..에 의해 로오 라인이 선택된다.
여기서, 매트 분리부(141~145)는 상부영역 SUB1과 하부영역 SUB2 사이에 연결되어 게이트 단자를 통해 복수의 매트 선택신호 MSA1~MSA5, MSB1~MSB5가 인가되는 복수의 NMOS 트랜지스터(171~180)를 포함한다. 매트 분리부(141~145)는 복수의 매트 선택신호 MSA1~MSA5, MSB1~MSB5에 의해 상부영역 SUB1의 비트라인 쌍 BL, /BL과 하부영역의 비트라인 쌍 BL, /BL을 선택적으로 연결한다.
이 중에서 제 1그룹의 스위칭 소자인 NMOS 트랜지스터(171, 173, 175, 177, 179)는 매트 선택신호 MSA1~MSA5에 의해 제어된다. 그리고, 제 2그룹의 스위칭 소자인 NMOS 트랜지스터(172, 174, 176, 178, 180)는 매트 선택신호 MSB1~MSB5에 의해 제어된다.
그리고, 복수의 매트들(101~105) 각각은 워드라인 WL0, WLn-1, WLn, WL2n-1, WL2n, WL3n-1과 비트라인 BL이 교차하는 영역에 복수의 메모리 셀(130~134)을 포함한다. 복수의 메모리 셀(130~134)은 비트라인 쌍 BL(Bit line Ture), /BL(Bit line Bar)을 통해 복수의 센싱부(121~125)에 연결될 수 있다.
본 발명의 실시예에서는 복수의 매트들(101~105) 중 인접하지 않은 두 개의 매트가 워드라인 WL에 의해 동시에 활성화될 수 있다. 예를 들어, 워드라인 WLn이 인에이블되는 경우 선택된 두 개의 매트(131, 132)가 모두 활성화된다.
그리고, 각각의 매트들(101~105) 사이사이 영역에 복수의 센싱부(121~125)가 하나씩 배치된다. 여기서, 복수의 센싱부(121~125) 각각은 한 쌍의 비트라인 BL, /BL과 연결된다.
복수의 센싱부(121~125)에 포함된 센스앰프 S/A들은 복수의 연결부(151~155, 161~164)를 통해 각 매트들(101~105)의 메모리 셀(130~134)들과 선택적으로 연결된다. 여기서, 센스앰프 S/A들은 래치부, 비트라인 균등화부, 비트라인 프리차지부 등이 포함될 수 있다.
또한, 각각의 매트들(101~105)과 복수의 센싱부(121~125) 사이사이 영역에는 복수의 연결부(151~155, 161~164)를 포함한다. 여기서, 복수의 연결부(151~155, 161~164)는 비트라인 선택신호 BSUB1A~BSUB5A, BSUB1B~BSUB5B, BSDT1A~BSDT4A, BSDT1B~BSDT4B에 대응하여 각각의 매트들(101~105)과 복수의 센싱부(121~125) 사이의 연결을 선택적으로 제어한다.
이러한 연결부(151~155, 161~164)는 각각의 매트들(101~105)과 복수의 센싱부(121~125) 사이에 연결되어 게이트 단자를 통해 비트라인 선택신호 BSUB1A~BSUB5A, BSUB1B~BSUB5B, BSDT1A~BSDT4A, BSDT1B~BSDT4B(BSUBiA, BSUBiB, BSDTiA,BSDTiB(i=..,m-1,m,m+1,..)가 인가되는 복수의 NMOS 트랜지스터(181~198)를 포함한다.
즉, 각각의 매트들(101~105)의 하부영역과 센싱부(121~125)의 상부영역 사이에 제 1그룹의 스위칭 소자인 복수의 NMOS 트랜지스터(181, 182, 185, 186, 189, 190, 193, 194, 197, 198)가 배치된다. 그리고, 각각의 매트들(101~105)의 상부영역과 센싱부(121~125)의 하부영역 사이에 제 2그룹의 스위칭 소자인 복수의 NMOS 트랜지스터(183, 184, 187, 188, 191, 192, 195, 196)가 배치된다.
이러한 복수의 연결부(151~155, 161~164)에 의해 센싱부(121~125)가 상부 매트의 비트라인 쌍 BL, /BL에 연결되고, 하부 매트의 비트라인 쌍 BL, /BL과도 선택적으로 연결될 수 있다. 즉, 복수의 연결부(151~155, 161~164)에 선택된 매트가 상부영역의 센싱부(121~125) 또는 하부영역의 센싱부(121~125)와 선택적으로 연결될 수 있다.
반도체 장치의 종류 및 구조에 따라 버스트 랭스(Burst Length) 및 데이터(DQ) 입출력 라인의 수가 다를 수 있다. 반도체 장치의 버스트 랭스 및 데이터 입출력 라인의 수에 따라 선택되는 컬럼 라인의 개수도 달라질 수 있다. 외부로부터 입력된 컬럼 어드레스에 의해 컬럼 선택신호 YI가 서로 다른 개수로 활성화된다. 이에 따라, 리드/라이트 명령시 선택된 매트(102)의 센싱부 중 컬럼 선택신호 YI에 의해 선택된 센스앰프의 데이터가 입출력될 수 있다.
도 2는 도 1의 실시예에 따른 반도체 장치를 제어하기 위한 제어부에 관한 구성이다.
본 발명의 실시예에 따른 반도체 장치의 제어부는 로오 디코더(200), 매트 선택부(210) 및 연결 제어부(220)를 포함한다.
여기서, 로오 디코더(200)는 액티브 명령 ACT와 로오 어드레스 RADD를 디코딩하여 워드라인 WL을 선택적으로 활성화시킨다. 본 발명의 실시예에서는 액티브 명령 ACT와 로오 어드레스 RADD에 대응하여 인접하지 않은 두 개의 매트에 연결된 두 개의 워드라인 WL(예를 들면, WLn)을 동시에 활성화시킬 수 있다.
예를 들어, 로오 디코더(200)에 입력되는 로오 어드레스 RADD가 A0~A9 라고 가정한다. 그러면, 이 중에서 로오 어드레스 A0~A8은 하나의 매트 MAT 내에서 워드라인 WL을 선택적으로 활성화시키기 위한 어드레스로 사용된다. 그리고, 나머지 로오 어드레스 A9는 매트를 선택하기 위한 어드레스로 사용될 수 있다. 여기서, 마지막 로오 어드레스 A9의 로직 레벨을 판단하여 두 개의 워드라인 WL을 동시에 활성화시키고, 동일한 매트에 연결된 두 개의 워드라인 중 어느 하나를 활성화시키도록 한다.
그리고, 매트 선택부(210)는 외부로부터 인가되는 어드레스 ADD에 대응하여 매트 선택신호 MSA1~MSA5와, 매트 선택신호 MSB1~MSB5를 선택적으로 활성화시킨다. 또한, 연결 제어부(220)는 외부로부터 인가되는 어드레스 ADD에 대응하여 비트라인 선택신호 BSUB1A~BSUB5A, BSUB1B~BSUB5B, BSDT1A~BSDT4A, BSDT1B~BSDT4B를 선택적으로 활성화시킨다.
위의 구성을 갖는 본 발명의 실시예에 따른 반도체 장치의 동작 과정을 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 장치는, 외부의 액티브 명령 ACT 및 로오 어드레스 RADD에 의해 2개의 워드라인 WL이 인에이블된다. 예를 들어, 매트(102)의 워드라인 Wn 및 매트(104)의 WLn이 모두 인에이블된다.
매트(102, 104)를 기준으로 하여 매트(102)의 상부 및 하부에 배치된 다수의 센싱부(121, 122, 123, 124)가 동작하여 매트(102, 104)의 메모리 셀(131, 133, 132, 134)에 대한 읽기 또는 쓰기 동작을 준비하게 된다.
예를 들어, 비트라인 선택신호 BSUB1A가 하이, 비트라인 선택신호 BSUB1B가 로우, 비트라인 선택신호 BSDT1A가 하이, 비트라인 선택신호BSDT1B가 로우인 경우, 연결부(151, 161)의 홀수 라인 트랜지스터(181, 183)가 턴 온 되고, 연결부(151, 161)의 짝수 라인 트랜지스터(182, 184)가 턴 오프 된다. 이에 따라, 센싱부(121)에 포함된 각각의 센스앰프 S/A1, S/A3, S/A5, S/A7..는 연결부(151, 161)에 의해 매트(101)와 매트(102)의 각 비트라인 BL과 연결된다.
그리고, 비트라인 선택신호 BSUB2A가 로우, 비트라인 선택신호 BSUB2B가 하이, 비트라인 선택신호 BSDT2A가 로우, 비트라인 선택신호 BSDT2B가 하이인 경우, 연결부(152, 162)의 짝수 라인 트랜지스터(186, 188)가 턴 온 되고, 연결부(152, 162)의 홀수 라인 트랜지스터(185, 187)가 턴 오프 된다. 이에 따라, 센싱부(122)에 포함된 각각의 센스앰프 S/A..는 연결부(152, 162)에 의해 매트(102)와 매트(103)의 각 비트라인 BL과 연결된다.
또한, 비트라인 선택신호 BSUB3A가 하이, 비트라인 선택신호 BSUB3B가 로우, 비트라인 선택신호 BSDT3A가 하이, 비트라인 선택신호 BSDT3B가 로우인 경우, 연결부(153, 163)의 홀수 라인 트랜지스터(189, 191)가 턴 온 되고, 연결부(153, 163)의 짝수 라인 트랜지스터(190, 192)가 턴 오프 된다. 이에 따라, 센싱부(123)에 포함된 각각의 센스앰프 S/A2, S/A4, S/A6, S/A8..는 연결부(153, 163)에 의해 매트(103)와 매트(104)의 각 비트라인 BL과 연결된다.
그리고, 비트라인 선택신호 BSUB4A가 로우, 비트라인 선택신호 BSUB4B가 하이, 비트라인 선택신호 BSDT4A가 로우, 비트라인 선택신호BSDT4B가 하이인 경우, 연결부(154, 164)의 짝수 라인 트랜지스터(194, 196)가 턴 온 되고, 연결부(154, 164)의 홀수 라인 트랜지스터(193, 195)가 턴 오프 된다. 이에 따라, 센싱부(124)에 포함된 각각의 센스앰프 S/A..는 연결부(154, 164)에 의해 매트(104)와 매트(105)의 각 비트라인 BL과 연결된다.
또한, 액티브 명령 ACT의 활성화시 워드라인 WL이 활성화된 매트(102, 104, 103, 105)의 각 상부영역 SUB1과 하부영역 SUB2은 다수의 각 비트라인 BL이 선택적으로 연결된다. 즉, 매트 선택신호 MSA2, MSA3, MSA4, MSA5가 로우이고, 매트 선택신호 MSB2, MSB3, MSB4, MSB5가 하이 레벨이 된다. 이에 따라, 매트 분리부(142, 143, 144, 145)의 NMOS 트랜지스터(174, 176, 178, 180)이 턴 온 된다. 그러면, 매트(102, 103, 104, 105)는 각 상부영역 SUB1과 하부영역 SUB2이 서로 연결된다.
액티브 동작시 선택된 WL에 의해 동작하게 되는 각 매트(102, 104, 103, 105)의 매트 선택신호 MSAi와 MSBi는 서로 상보적으로 활성화된다. 그리고, 각 센싱부(121~125)와 비트라인 BL을 선택적으로 연결하는 비트라인 선택신호 BSUBiA와 비트라인 선택신호 BSUBiB는 서로 상보적으로 활성화되고, 비트라인 선택신호 BSDTiA와 비트라인 선택신호 BSDTiB는 서로 상보적으로 동작한다.
예를 들어, 외부의 액이브 명령 ACT에 의해 매트(102, 104)가 선택되고, 워드라인 WLn이 인에이블 된 경우, 매트 선택신호 MSA2는 로우이고, 센싱부(121)의 센스앰프 S/A1의 비트라인 선택 신호 BSUB1A, BSDT1A는 하이, 비트라인 선택신호 BSUB1B, BSDT1B는 로우가 된다. 그리고, 매트(101)의 매트 선택신호 MSA1, MSB1는 모두 로우 레벨이 된다.
이에 따라, 매트(102)의 메모리 셀(131)은 매트(102)의 상부영역 SUB1의 BL 및 NMOS 트랜지스터(183)를 통해 센싱부(121)의 센스앰프 S/A1의 정(True) 비트라인 BL에 연결된다.
또한, 센스앰프 S/A의 부(Bar) 비트라인 /BL는 NMOS 트랜지스터(181)를 통해 매트(101)의 하부영역 SUB2의 비트라인 BL과 연결된다. 이때, 매트 선택신호 MSA1는 로우 레벨이므로 매트(101)의 상부영역 SUB1 영역의 비트라인 BL과는 연결되지 않는다.
그러므로, 매트(102)의 메모리 셀(131) 데이터를 센싱하여 증폭 동작을 하는 동안 센스앰프 S/A1의 정(True) 비트라인 BL는 매트(102)의 상부영역 SUB1(한 개의 비트라인 BL)과 연결된다. 그리고, 부 비트라인 /BL는 매트(101)의 하부영역 SUB2(한 개의 비트라인 /BL)과 연결되어 센스앰프 S/A1의 레퍼런스로 동작하게 된다.
그리고, 매트(102)는 NMOS 트랜지스터(174)가 턴 온 되어 매트(102)의 상부영역 SUB1 및 하부영역 SUB2이 서로 연결된다. 이에 따라, 매트(102)의 메모리 셀(133)은 센싱부(122)의 센스앰프 S/A9의 부 비트라인 /BL와 연결된다. 그리고, 센스앰프 S/A9의 정 비트라인 BL는 NMOS 트랜지스터(188) 및 NNOS 트랜지스터(176)을 통해 매트(103)의 상부영역 SUB1 및 하부영역 SUB2의 비트라인 BL과 연결된다.
즉, 센스앰프 S/A9를 기준으로 하여 부 비트라인 /BL는 매트(102)의 상부영역 SUB1 및 하부영역 SUB2의 비트라인 BL과 연결되어 메모리 셀(133)의 데이터를 센싱 및 증폭한다. 그리고, 센스앰프 S/A9의 정 비트라인 BL는 매트(103)의 상부영역 SUB1 및 하부영역 SUB2의 비트라인 BL과 연결되어 레퍼런스로 동작한다.
또한, 위와 같은 방식으로 매트(104)의 메모리 셀(132)은 메모리 셀(131)과 유사하게 동작하게 된다. 즉, 메모리 셀(132)은 센스앰프 S/A2를 통해 매트(103)의 하부영역 SUB2 및 매트(104)의 상부영역 SUB1이 하나의 비트라인 BL과 연결되어 로딩(Loading)으로 동작한다.
그리고, 메모리 셀(134)의 경우 메모리 셀(133)과 유사하게 동작하게 된다. 즉, 센스앰프 S/A를 통해 매트(104)의 상부영역 SUB1과 하부영역 SUB2 및 매트(105)의 상부영역 SUB1과 하부영역 SUB2의 비트라인 BL 로딩을 갖고 센싱 동작을 수행한다.
일반적인 경우 액티브 동작시 외부의 어드레스에 의해 선택된 매트(102)에서 한 개의 워드라인 WLn이 액티브 된다. 그리고, 선택된 매트(102)에서 활성화된 워드라인 WLn에 연결된 메모리 셀 중 선택된 컬럼 선택신호 Yi에 연결된 모든 메모리 셀(예를 들어, 8개)들의 데이터가 리드/라이트 동작시 입출력 데이터로 사용된다.
이에 비해, 본 발명의 실시예에서는 선택된 2개의 매트(102, 104)에서 활성화된 워드라인 WLm에 연결된 메모리 셀 중 선택된 컬럼 선택신호 Yi에 연결된 절반의 메모리 셀의 데이터만 리드/라이트 동작시 입출력 데이터로 사용된다.
예를 들어, 본 발명의 실시예의 경우 두 개의 매트(102, 104)에서 워드라인 WLn이 활성화되어 선택된 컬럼에 연결된 메모리 셀의 입출력 데이터는 총 16개가 된다. 이 중에서 절반 개수인 8개 메모리 셀만 센스앰프 S/A을 통해 데이터 입출력에 동작에 사용되며, 나머지 8개의 메모리 셀은 센싱부(122, 124)를 통해 메모리 셀의 데이터를 재저장(Restore) 하는 동작을 수행한다.
그러므로, 본 발명의 실시예는 선택된 매트(102) 및 워드라인 WLn에 의해 인에이블 된 메모리 셀 중 리드/라이트 동작에 필요한 센싱부의 비트라인 BL 로딩을 줄여 빠르게 센싱 동작을 수행할 수 있게 된다.(tRCD 개선)
그리고, 재저장 동작만을 수행하는 메모리 셀의 경우 리드/라이트 동작에 관여하지 않아 고속 동작이 필요하지 않게 된다. 이에 따라, 센싱부(122, 124)의 센스앰프 S/A는 리드/라이트 동작에 필요한 센싱부(121, 123)에 대비하여 충분한 시간 이후에 인에이블 되도록 한다.
센스앰프의 초기 동작시 정 비트라인 BL과 부 비트라인 /BL 간의 전압 차를 ΔV라고 정의하며, 이 값은 비트라인 센스앰프의 센싱 마진에 중요한 요소이다. 센스앰프의 전압차 ΔV=±0.5VCORE/(1+Cb/Cs)와 같이 근사화된 수식으로 나타낼 수 있다.
여기서, 코아전압 VCORE는 정 비트라인 BL 또는 부 비트라인 /BL의 하지 전압이며, Cb는 비트라인 커패시턴스, Cs는 메모리 셀의 커패시턴스를 의미한다. Cb는 비트라인 BL의 단위 면적당 커패시턴스, 비트라인의 길이 또는 메모리의 매트 크기에 영향을 받을 수 있으며, 전압차 ΔV가 증가하면 센스앰프의 센싱 마진이 증가하게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 3의 실시예에 따른 반도체 장치는 노말 매트 MAT0~MATk-1의 상부 및 하부 가장자리 영역에 더미 매트 DMAT_U, DMAT_D를 포함한다. 더미 매트 DMAT_U는 노말 매트 MAT0의 상부에 형성되고, 더미 매트 DMAT_U, DMAT_D는 노말 매트 MATk-1의 하부에 형성된다.
그리고, 더미 매트 DMAT_U, DMAT_D 각각은 하나의 센스앰프 S/A와 한 쌍의 비트라인이 연결된다. 노말 매트 MAT0~MATk-1의 센싱 동작시 더미 매트 DMAT_U, DMAT_D 각각은 한 쌍의 비트라인이 레퍼런스 용도로 사용될 수 있다. 여기서, 각 노말 매트 MAT0~MATk-1와 센스앰프 S/A의 구조는 도 1의 실시예와 동일하다.
이러한 본 발명의 실시예는 액티브 동작시 두 개의 워드라인 WL이 활성화되어 서로 이웃하지 않게 배치된 두 개의 매트 MAT가 서로 동시에 활성화될 수 있다.
예를 들어, 노말 매트 MAT0, MAT2의 워드라인 WL0이 활성화되는 경우와 노말 매트 MATk-3, MATk-1의 워드라인 WLkn-1이 동시에 활성화될 수 있다. 도 3의 실시예에서 각 워드라인 WL의 배열은 도 2에 도시된 로오 디코더(200)에 의해 설정될 수 있다.
로오 디코더(200)는 로오 어드레스 RADD에 의해 도 3과 같이 각 매트에 연결되는 워드라인 WL의 배열 순서를 설정할 수 있다. 도 3에서 화살표의 방향은 각각의 워드라인이 활성화되는 순서를 나타낸다.
예를 들어, 워드라인 WL의 배열 순서는 WL0~WLn-1, WLn~WL2n-1, WL2n~WL3n-1, WL3n~WL4n-1이 순차적으로 선택된다. 이에 따라, 노말 매트 MAT0/MAT2, MAT1/MAT3... MATk-3/MATk-1 순서로 활성화된다.
즉, 두 개의 워드라인 WL0이 인에이이블 되는 경우 노말 매트 MAT0, MAT2가 동시에 활성화되고, 두 개의 워드라인 WL4n-1이 인에이블 되는 경우 MAT1, MAT3가 동시에 활성화된다. 그리고, 그 이후의 워드라인이 순차적으로 활성화된 후, 마지막으로 두 개의 워드라인 WLkn-1이 인에이블되는 경우 노말 매트 MATk-3/MATk-1가 동시에 활성화된다.
그리고, 매트 MAT0과 연결된 워드라인 WL은 WL0, WLn과 연결될 수 있다. 로오 디코더(200)는 위에서 설명한 마지막 로오 어드레스 A12, 즉, 코딩신호의 로직 레벨을 판단하여 동일 매트 MAT0에 연결된 두 개의 워드라인 WL0, WLn 중 하나를 활성화시킬 수 있다.
예를 들어, 코딩신호인 로오 어드레스 A9의 로직 레벨이 "로우" 레벨인 경우 매트 MAT0와 연결된 두 개의 워드라인 WL0, WLn 중 좌측 열에 배열된 워드라인 WL0을 선택하게 된다. 반면에, 코딩신호인 로오 어드레스 A9의 로직 레벨이 "하이" 레벨인 경우 두 개의 워드라인 WL0, WLn 중 우측 열에 배열된 워드라인 WLn을 선택하게 된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도이다.
도 4의 실시예에 따른 반도체 장치는 도 3과 워드라인의 배열 방식이 상이하다.
예를 들어, 노말 매트 MAT0, MATk/2의 워드라인 WL0이 활성화되는 경우와, 노말 매트 MAT2, MATk/2+2의 워드라인 WL2n이 동시에 활성화될 수 있다. 도 4의 실시예에서 각 워드라인 WL의 배열은 도 2에 도시된 로오 디코더(200)에 의해 설정될 수 있다.
로오 디코더(200)는 로오 어드레스 RADD에 의해 도 4와 같이 각 매트에 연결되는 워드라인 WL의 배열 순서를 설정할 수 있다. 도 4에서 화살표의 방향은 각각의 워드라인이 활성화되는 순서를 나타낸다.
예를 들어, 워드라인 WL의 배열 순서는 WL0~WLn-1, WLn~WL2n-1, WL2n~WL3n-1, WL3n~WL4n-1, WL(k/2-2)n~WL(k/2-1)n-1, WL(k/2-1)n~WL(K/2)n-1이 순차적으로 선택된다. 그리고, WL(k/2)n~WL(k/2+1)n-1, WL(k/2+1)n~WL(k/2_2)n-1, WL(k/2+2)n~WL(k/2+3)n-1, WL(k/2+3)n~WL(k/2+4)n-1, WL(k-3)n~WL(k-2)n-1, WL(k-1)n~WLkn-1이 순차적으로 선택된다.
이에 따라, 노말 매트 MAT0, MATk/2...MAT1, MATk/2+1... MATk/2-1, MATk-1 순서로 활성화된다.
즉, 더미 매트 DMAT_U, DMAT_D를 제외하고 전체 매트 MAT의 개수가 K개인 경우 두 개의 워드라인 WL0이 인에이이블 되는 경우 노말 매트 MAT0, MATk/2가 동시에 활성화된다. 그리고, 두 개의 워드라인 WL2n이 인에이블 되는 경우 MAT2, MATk/2+2가 동시에 활성화된다.
이어서, 두 개의 워드라인 WL(k/2+2)n-1이 인에이블 되는 경우 MAT1, MATk/2+1가 동시에 활성화된다. 그리고, 그 이후의 워드라인이 순차적으로 활성화된 후, 마지막으로 두 개의 워드라인 WLkn-1이 인에이블되는 경우 노말 매트 MATk/2-1, MATk-1가 동시에 활성화된다.
그리고, 매트 MAT0과 연결된 워드라인 WL은 WL0, WL(k/2)n과 연결될 수 있다. 로오 디코더(200)는 위에서 설명한 마지막 로오 어드레스 A92, 즉, 코딩신호의 로직 레벨을 판단하여 동일 매트 MAT0에 연결된 두 개의 워드라인 WL0, WL(k/2)n 중 하나를 활성화시킬 수 있다.
예를 들어, 코딩신호인 로오 어드레스 A9의 로직 레벨이 "로우" 레벨인 경우 매트 MAT0와 연결된 두 개의 워드라인 WL0, WL(k/2)n 중 좌측 열에 배열된 워드라인 WL0을 선택하게 된다. 반면에, 코딩신호인 로오 어드레스 A9의 로직 레벨이 "하이" 레벨인 경우 두 개의 워드라인 WL0, WL(k/2)n 중 우측 열에 배열된 워드라인 WL(k/2)n을 선택하게 된다.
이와 같이, 본 발명의 실시예는 서로 이웃하지 않는 매트 MAT에서 워드라인 WL이 활성화된다. 그리고, 로오 어드레스 RADD의 증가 순서는 전체 매트 MAT를 2분할, 4분할, 8분할 등으로 분할하여 사용할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 상부영역과 하부영역으로 구분되어 워드라인에 의해 활성화되는 복수의 매트;
    상기 복수의 매트의 사이사이 영역에 배치되며, 상기 복수의 매트로부터 인가되는 데이터를 센싱 및 증폭하는 복수의 센싱부;
    복수의 비트라인 선택신호에 대응하여 상기 복수의 매트와 상기 복수의 센스앰프 사이의 연결을 제어하는 복수의 연결부;
    복수의 매트 선택신호에 대응하여 상기 상부영역과 상기 하부영역의 비트라인을 선택적으로 연결하는 복수의 매트 분리부; 및
    액티브 명령 및 로오 어드레스에 대응하여 특정 단위의 개수로 상기 워드라인을 활성화시키는 로오 디코더를 포함하고,
    상기 로오 디코더는
    상기 로오 어드레스 중 기 설정된 어느 하나의 로오 어드레스의 로직 레벨에 대응하여 동일한 매트를 활성화시키기 위한 특정 단위의 워드라인 중 어느 하나를 선택하는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 센싱부 각각은
    복수의 센스앰프를 포함하며 하나의 센스앰프 당 하나의 비트라인 쌍이 연결되는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 센싱부 각각은
    한 쌍의 비트라인 중 제 1매트와 연결된 하나의 비트라인이 메모리 셀 데이터를 리드 또는 라이트 하는데 사용되고, 제 2매트와 연결된 나머지 비트라인이 레퍼런스 용으로 사용되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 센싱부 각각은
    상기 복수의 연결부의 제어에 의해 선택된 센스앰프의 상부에 위치한 상기 하부영역 또는 하부에 위치한 상기 상부영역에 선택적으로 연결되는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 연결부 각각은
    상기 복수의 매트와 상기 복수의 센싱부 사이사이 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 복수의 연결부 각각은
    상기 복수의 매트와 상기 복수의 센싱부 사이에 연결되어 게이트 단자를 통해 상기 복수의 비트라인 선택신호가 인가되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 복수의 연결부 각각은
    한 쌍의 트랜지스터가 하나의 센스앰프와 연결되며, 상기 한 쌍의 트랜지스터는 상기 복수의 비트라인 선택신호에 대응하여 상보적으로 동작하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 복수의 연결부 각각은
    상기 복수의 매트의 하부와 상기 복수의 센싱부의 상부 사이에 배치된 제 1그룹의 스위칭 소자들; 및
    상기 복수의 매트의 상부와 상기 복수의 센싱부의 하부 사이에 배치된 제 2그룹의 스위칭 소자들을 포함하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 매트 분리부 각각은
    상기 상부영역과 상기 하부영역 사이에 연결되어 게이트 단자를 통해 상기 복수의 매트 선택신호가 인가되는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 복수의 매트 분리부 각각은
    제 1매트 선택신호에 의해 제어되는 제 1그룹의 스위칭 소자들과, 제 2매트 선택신호에 의해 제어되는 제 2그룹의 스위칭 소자들을 포함하고, 상기 제 1매트 선택신호와 상기 제 2매트 선택신호를 상보적으로 활성화되는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 매트는
    액티브 동작시 두 개의 워드라인이 활성화되어 인접하지 않은 두 개의 매트가 동시에 활성화되는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 매트는
    컬럼 선택신호의 활성화시 워드라인에 의해 선택된 매트의 메모리 셀 중 절반의 메모리 셀에만 데이터가 리드/라이트되고, 나머지 절반의 메모리 셀은 재저장 동작이 수행되는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 매트는
    각 매트의 워드라인이 특정 매트 간격을 두고 활성화되는 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    외부로부터 인가되는 어드레스에 대응하여 상기 복수의 매트 선택신호를 선택적으로 활성화시키는 매트 선택부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    외부로부터 인가되는 어드레스에 대응하여 상기 복수의 비트라인 선택신호를 선택적으로 활성화시키는 연결 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 복수의 매트의 상부 가장자리 영역에 형성된 제 1더미 매트; 및
    상기 복수의 매트의 하부 가장자리 영역에 형성된 제 2더미 매트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제 1더미 매트와 상기 복수의 매트 중 최상위에 배치된 매트 사이에 형성된 센싱부; 및
    상기 센싱부와 상기 제 1더미 매트 사이의 연결을 선택적으로 제어하는 연결부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제 2더미 매트와 상기 복수의 매트 중 최하위에 배치된 매트 사이에 형성된 센싱부; 및
    상기 센싱부와 상기 제 2더미 매트 사이의 연결을 선택적으로 제어하는 연결부를 더 포함하는 것을 특징으로 하는 반도체 장치.
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