KR100913969B1 - 메모리 장치의 이퀄라이즈 트랜지스터 레이아웃 - Google Patents

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Abstract

본 발명은 메모리 반도체 내의 뱅크(Bank) 블록의 셀 어레이들 사이에 존재하는 트랜지스터의 레이 아웃 면적을 줄여 전체 메모리 장치의 크기를 줄일 수 있는 레이아웃에 관한 것으로서, 비트라인 쌍을 동일한 전압 레벨로 등화시키는 이퀄라이징 트랜지스터 형성하기 위해 액티브 영역 위에 비트라인 쌍과 수직으로 게이트 라인이 형성되고, 상기 이퀄라이징 트랜지스터는 비트라인에 연결되는 소스 및 드레인에 의해 형성되는 제 1 트랜지스터와 비트라인 및 비트라인바에 연결되는 소스 및 드레인에 의해 형성되는 제 2 트랜지스터를 구비하는 것을 특징으로 한다.

Description

메모리 장치의 이퀄라이즈 트랜지스터 레이아웃{Equalizwe Transistor Layout in Memory Device}
도 1은 종래 기술에 따른 이퀄라이즈 트랜지스터를 포함하는 컬럼계 회로의 일 부분도
도 2는 본 발명에 따른 이퀄라이즈 트랜지스터를 포함하는 컬럼계 회로의 일 부분도
<도면의 주요 기호에 대한 설명>
M100, M110 : 비트라인 분리 트랜지스터
M200, M210 : 이퀄라이즈 트랜지스터
M300, M310 : 프리차지 트랜지스터
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 메모리 반도체 내의 뱅크(Bank) 블록의 셀 어레이들 사이에 존재하는 트랜지스터의 레이 아웃 면적을 줄여 전체 메모리 장치의 크기를 줄일 수 있는 레이아웃에 관한 것이다.
DRAM으로 대표되는 대부분의 반도체 메모리 소자는 비트라인에 실린 미약한 데이터 신호를 감지하기 위하여 비트라인 센스 앰프를 사용하고 있다. 한편, 반도체 메모리 소자에서 메모리 셀이 모여 있는 코어 영역은 메모리 셀 어레이와 비트라인 센스 앰프 어레이가 컬럼 방향으로 반복적으로 배치되는 구조를 가진다. 즉, 하나의 비트라인 센스 앰프 어레이를 중심으로 그 상/하부에는 항상 메모리 셀 어레이가 존재하게 되고, 이에 비트라인 센스 앰프의 효율을 극대화하고 칩 면적을 줄이기 위하여 하나의 비트라인 센스 앰프가 그 상/하부의 메모리 셀 어레이에 공동으로 사용되는 공유 비트라인 센스 앰프 구조가 일반화되어 있다.
도 1(a)는 이러한 일반적인 센스 앰프 구성을 나타낸 도면이다. 다만, 상하부 구조가 대칭되는 구조로 되어 있으나 편의상 한쪽(상부) 구성만 도시하였다.
비트 라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 센스 앰프(미도시)와, 상기 상부 비트라인 분리신호(BISH)에 응답하여 비트라인 센스 앰프와 비트라인 쌍(BL, /BL)을 선택적으로 분리하기 위한 상부 비트라인 분리부(10)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 쌍(BL, /BL)을 이퀄라이즈 및 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지부(20)를 포함하여 구성된다.
자세한 동작을 살펴보면 아래와 같다.
액티브 명령이 인가되고 센싱(sensing) 동작을 하게 되는데, 상부 비트라인 분리신호(BISH)는 논리 레벨 하이 상태를 유지하여 비트라인 분리부(10)의 NMOS 트랜지스터 M10과 M11이 턴 온 되고 셀 블록의 선택된 셀 데이터가 비트라인 쌍(BL, /BL)에 실린다. 이때 이퀄라이즈 신호(BLEQ)는 논리 레벨 로우로 비활성화 되고 이퀄라이즈/프리차지부(20)의 엔모스 트랜지스터 M20, M30 및 M31이 턴 오프 되고 센 스 앰프가 존재하는 비트라인 쌍(SA_BL, SA_/BL)에 데이터가 실려 데이터가 증폭된다.
센싱을 하지 않는 상태에서는 프리차지 동작을 수행하게 되는데, 프리차지 명령이 인가되면, 비트라인 분리신호(BISH)가 논리 레벨 로우 상태로 되고 비트라인 분리부(10)의 엔모스 트랜지스터 M10과 M11이 턴 오프된다. 그리고 이퀄라이즈 신호(BLEQ)는 논리 레벨 하이로 활성화되어 이퀄라이즈/프리차지부(20)의 엔모스 트랜지스터 M20이 턴 온 되어 비트라인 쌍(BL, /BL) 사이에 전하가 공유되어 동등한 상태(equalization)가 된다. 그리고 엔모스 트랜지스터 M30 및 M31이 턴 온 되어 프리차지 전압(VBLP)가 센스 앰프와 연결된 비트라인 쌍(SA_BL, SA_/BL)에 바이어스 전압으로 인가되고 VBLP 레벨로 프리차지(Precharge) 된다.
도 1(b)는 상기 도 1(a)의 회로를 구현하기 위한 레이아웃이다.
도시된 것과 같이 비트라인 쌍(BL, /BL)과 센스앰프 비트라인 쌍(SA_BL, SA_/BL)이 가로로 형성되고 세로 방향으로 엔모스 트랜지스터들의 게이트 라인들(M10, M20, M30)이 형성된다. 이때 이퀄라이즈/프리차지부 엔모스 트랜지스터 M20은 활성영역(A, Activ Region)을 벗어나 "T" 자 모양으로 게이트가 형성된다. 그리고 상기 액티브 영역과 전기적 접속을 위한 컨택이 다수 형성된다.
보다 상세하게 살펴보면, 비트라인 쌍(BL, /BL)의 이퀄라이즈를 위하여 컨택 C20을 통하여 비트라인(BL)과 활성 영역(A)이 전기적으로 연결되고, 컨택 C21을 통하여 비트라인바(/BL)와 활성 영역(A)이 전기적으로 연결된다. 따라서 상기 게이트 G20 을 중심으로 소스 및 드레인이 형성되어 이퀄라이즈 트랜지스터 M20이 형성된 다. 게이트 G20에 이퀄라이즈 신호 BLEQ 가 인가되면 소스와 드레인 간 채널이 형성되고 비트라인과 비트라인바 사이에 전하 공유(charge sharing)가 일어나게 된다.
마찬가지로 비트라인 분리신호 BISH를 받는 엔모스 트랜지스터 M10과 M11의 우측에 존재하는 센스 앰프 비트라인(SA_BL)과 센스 앰프 비트라인바(SA_/BL)의 경우에는 컨택 C30과 컨택 C31을 통해 센스 앰프 비트라인 쌍(SA_BL, SA_/BL)과 연결이 된다. 따라서 이퀄라이즈 신호 BLEQ가 인가되면 채널이 형성되어 엔모스 트랜지스터 M30과 M31이 턴 온되고 프리차지 전압이 비트라인과 비트라인바에 인가되어 프리차지 전압 VBLP 레벨로 프리차지된다.
이러한 회로 레이아웃은 회로 구성적인 면에서는 아무런 문제가 없으나 레이아웃 측면에서 보면, 엔모스 트랜지스터의 게이트 팬턴 M20이 "T"자 모양을 하고 있고 액티브 영역(A)을 벗어나 있기 때문에 트랜지스터의 게이트가 차지하는 면적이 크다.
따라서 셀 효율을 떨어뜨리며 웨이퍼당 칩 수가 줄어드는 문제점이 있다.
예를 들어 상기 엔모스 트랜지스터 M20 액티브 영역을 벗어나 형성되는 게이트의 길이를 0.3um라고 하면, 센스 앰프에 양쪽에 존재하기 때문에 한 센스 앰프내 0.6um의 면적을 차지한다. 그리고 한 뱅크내 33개의 센스 앰프가 존재하고 한 축에 2개의 뱅크 구조를 각기 때문에 한축에 대하여 0.6um*66=39.6um의 면적을 더 차지하게 되어 셀 효율이 크게 떨어지는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 비트라인 이퀄라이즈를 위한 트랜지스터가 차지하는 면적이 적은 반도체 장치의 레이아웃을 제공하는 것을 목적으로 한다.
또한, 본 발명은 이퀄라이즈 트랜지스터를 액티브 영역 위에 형성하여 트랜지스터가 처지하는 면적을 적게 하고 셀 효율을 높일 수 있는 레이아웃을 제공하는 것을 또 다른 목적으로 한다.
또한, 본 발명은 비트라인 이퀄라이즈 트랜지스터를 다른 트랜지스터와 평행하게 배치하는 것을 또 다른 목적으로 한다.
본 발명에 따른 반도체 메모리 장치는 비트라인 쌍을 동일한 전압 레벨로 등화시키는 이퀄라이징 트랜지스터 형성하기 위해 액티브 영역 위에 비트라인 쌍과 수직으로 게이트 라인이 형성되고, 상기 이퀄라이징 트랜지스터는 비트라인에 연결되는 소스 및 드레인에 의해 형성되는 제 1 트랜지스터와 비트라인 및 비트라인바에 연결되는 소스 및 드레인에 의해 형성되는 제 2 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제 1 트랜지스터는 상기 비트라인 상에 상기 게이트 라인의 좌우에 형성되는 제 1 컨택 및 제 2 컨택에 의해 도통 되는 것을 특징으로 한다.
상기 제 2 트랜지스터는 상기 제 1 컨택과 비트라인바에 형성되는 제 3 컨택에 의해 형성되는 것을 특징으로 한다.
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또한, 본 발명의 비트라인 쌍을 동일한 전압 레벨로 등화시키는 이퀄라이즈 트랜지스터를 포함하는 반도체 메모리 장치에 있어서, 상기 이퀄라이즈 트랜지스터는, 동일한 액티브 영역에 직선으로 게이트 라인이 형성되고, 상기 게이트 라인을 중심으로 어느 한쪽의 상기 비트라인 쌍에 각각 제 1 컨택 및 제 2 컨택이 형성되며, 상기 게이트 라인을 중심으로 다른 한쪽의 상기 비트라인 쌍 중 어느 하나의 비트라인에 상기 제 1 컨택 또는 상기 제 2 컨택과 소스 및 드레인을 형성하는 제 3 컨택이 형성됨을 특징으로 한다.
상기 이퀄라이즈 트랜지스터는 상기 제 1 컨택 및 제 3 컨택에 소스 및 드레인이 형성되는 제 1 트랜지스터가 형성되고, 상기 제 2 및 제 3 컨택에 의해 소스 및 드레인이 형성되는 제 2 트랜지스터가 형성됨을 특징으로 한다.
상기 제 1 트랜지스터는 상기 제 1 컨택 및 제 3 컨택을 통해 소스와 드레인이 도통되는 것을 특징으로 한다.
상기 제 2 트랜지스터는 이퀄라이즈 신호가 인가되면 상기 비트라인 쌍 상이에 전하 공유가 일어나도록 하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예 및 구성에 대해 상세히 살펴보기로 한다.
도 2 (a)는 본 발명에 따른 비트라인과 이퀄라이즈/프리차지부의 회로도를 나타낸 것이고 (b)는 (a)의 회로에 따른 레이아웃을 나타낸 것이다.
도시된 회로의 우측에 센스 앰프가 존재하고 좌측에 셀 어레이가 존재하지만 본 발명과 직접적인 관련이 없고 본 출원과 관련된 기술분야에서 통상의 지식을 가진자가 자명하게 알 수 있는 사항이므로 도시를 생략하였다.
도 2(a)의 회로 동작을 살펴보면, 소스단과 드레인단이 연결된 엔모스 트랜지스터 M200이 이퀄라이즈/프리차지부(200)의 이퀄라이즈 트랜지스터 M210과 공통 게이트로 연결되어 있다. 상기 엔모스 트랜지스터 M200은 드레인과 소스단이 연결되어 있기 때문에 회로 동작은 도 1(a)과 같이 동일하게 동작한다. 즉, 프리차지 명령이 인가되면 이퀄라이즈 신호 BLEQ가 논리 레벨 하이로 되고 이퀄라이즈 트랜지스터 M210이 턴온 되고, 엔모스 트랜지스터 M200은 드레인단과 소스단이 도통되어 있어므로 비트라인과 비트라인바 사이에 전하 공유가 일어나 비트라인 쌍(BL, /BL) 사이에 전하 공유가 일어나고 동일한 전압 레벨을 가지게 된다.
나머지 상세한 동작 설명은 도 1에서 하였으므로 생략하기로 한다.
도 2(b)는 상기 도 2(a)의 레이아웃을 나타낸 것이다.
본 실시예에 따른 반도체 레이아웃은 활성 영역이 형성되고 그 위에 각각의 게이트(G100, G200, G300)가 형성된다. 그리고 비트라인 쌍이 상기 게이트와 수직으로 형성되어 있고 다수의 컨택을 통해 활성영역과 전기적으로 연결된다.
보다 상세하게 살펴보면, 도시된 것과 같이 이퀄라이즈 트랜지스터를 형성하기 위해서 게이트 G200을 액티브 영역(A) 내에 직선 모양으로 형성한다. 따라서 종래 기술에 비해 레이아웃 면적이 줄어드는 효과가 있다.
그러나 이러한 방식으로 게이트 라인 G200을 형성하고 좌우에 컨택을 형성하여 트랜지스터가 형성되도록 한다.
상기 게이트 라인 G200을 중심으로 비트라인에 제 1 컨택(C200)과 제 2 컨택(210)을 형성하고, 비트라인바에 제 3 컨택(C220)을 형성한다. 상기 제 3 컨 택(C220)은 게이트 라인 G200을 중심으로 상기 제 1 컨택(C200)의 반대편에 형성하여 소스 및 드레인이 형성되도록 한다.
상기 제 1 컨택(C200)과 제 2 컨택(C210)에 의해 제 1 트랜지스터 M200이 형성되고 제 1 컨택(C200) 및 제 3 컨택(C220)에 의해 제 2 트랜지스터 M210이 형성된다.
상기와 같이 게이트 라인 G200을 직선으로 형성하는 경우 게이트가 두개로 분리 되면서 채널 저항이 두배가 되기 때문에 상기 제 1 컨택 C200 및 제 2 컨택 C210을 형성하여 소스 및 드레인이 도통되도록 하였다.
회로 동작으로 살펴보면 종래의 동작과 차이가 없지만 레이아웃 면적이 축소된다.
그리고 비트라인 분리를 위한 트랜지스터 M100, M110을 형성하기 위해서 게이트 라인 G100을 상기 게이트 라인 G200과 평행하게 액티브 영역 상에 형성한다. 트랜지스터의 소스 및 드레인을 형성하기 위해 비트라인과 비트라인바에 컨택 C300과 C310을 형성하다.
상기 게이트 라인 G100을 중심으로 컨택 C210과 컨택 C300이 형성되므로 소스 및 드레인이 형성되고 트랜지스터 M100이 형성되고, 게이트 라인 G100을 중심으로 컨택 C220과 컨택 C310이 형성되어 트랜지스터 M110이 형성된다.
비트라인 쌍에 프리차지 전압을 인가하는 트랜지스터 M300과 M310은 게이트 라인 G300에 의해 형성된다.
상기 게이트 라인 G300은 액티브 영역 상에 상기 게이트 라인 G100과 나란하 게 형성된다.
상기 게이트 라인에 좌측에는 앞서 살펴본 컨택 C300과 C310이형성되어 있다. 그리고 우측에는 컨택 C100이 형성된다.
상기 컨택 C100은 메탈 패드(미도시)를 통해 프리차지 전압 VBLP가 인가되면 비트라인 쌍(BL, /BL)에 프리차지 전압을 인가하는 동시에 트랜지스터의 소스 및 드레인 형성에 이용된다. 따라서 상기 게이트 라인 G300에 의해 프리차지 트랜지스터 M300과 M310이 형성된다.
상기와 같이 레이아웃에 의해 프리차지 및 이퀄라이즈 트랜지스터가 형성되고 이퀄라이즈 및 프리차지 동작을 수행하게 된다.
상기와 같은 본 발명에 의하면 센스 앰프 블럭의 레이아웃이 차지하는 면적을 줄일 수 있다.
또한, 본 발명에 의하면 칩 크기의 단축에 의하여 넷 다이(Net Die)를 크게 증가 시킬수 있다.
또한, 본 발명에 의하면 센스 앰프 한 블록에 이퀄라이즈 게이트가 차지하는 길이를 약 0.6um 정도 줄일 수 있고 칩에 한 축에 2개의 뱅크가 존재하는 경우 약 39.6um 정도의 줄일 수 있다.

Claims (7)

  1. 비트라인 쌍을 동일한 전압 레벨로 등화시키는 이퀄라이징 트랜지스터 형성하기 위해 액티브 영역 위에 비트라인 쌍과 수직으로 게이트 라인이 형성되고,
    상기 이퀄라이징 트랜지스터는 비트라인에 연결되는 소스 및 드레인에 의해 형성되는 제 1 트랜지스터와,
    비트라인 및 비트라인바에 연결되는 소스 및 드레인에 의해 형성되는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터는 상기 비트라인 상에 상기 게이트 라인의 좌우에 형성되는 제 1 컨택 및 제 2 컨택에 의해 도통 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 컨택과 비트라인바에 형성되는 제 3 컨택에 의해 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 삭제
  5. 비트라인 쌍을 동일한 전압 레벨로 등화시키는 이퀄라이즈 트랜지스터를 포함하는 반도체 메모리 장치에 있어서,
    상기 이퀄라이즈 트랜지스터는,
    동일한 액티브 영역에 직선으로 게이트 라인이 형성되고,
    상기 게이트 라인을 중심으로 어느 한쪽의 상기 비트라인 쌍에 각각 제 1 컨택 및 제 2 컨택이 형성되어 구성된 제1트랜지스터와,
    상기 게이트 라인을 중심으로 다른 한쪽의 상기 비트라인 쌍 중 어느 하나의 비트라인에 상기 제 1 컨택 또는 상기 제 2 컨택과 소스 및 드레인을 구성하는 제 3 컨택이 형성되어 구성된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 컨택 및 제 3 컨택을 통해 소스와 드레인이 도통되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 제 2 트랜지스터는 이퀄라이즈 신호가 인가되면 상기 비트라인 쌍 사이에 전하 공유가 일어나도록 하는 것을 특징으로 하는 반도체 메모리 장치.
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