KR101015123B1 - 셀 어레이 블럭 내에 이퀄라이즈 트랜지스터가 형성되는반도체 메모리 장치 - Google Patents

셀 어레이 블럭 내에 이퀄라이즈 트랜지스터가 형성되는반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀 어레이 내에 있는 더미 패턴을 이용하는 반도체 메모리 장치에 관한 것으로서, 쌍을 이루는 비트라인에 각각 제 1 컨택과 제 2 컨택이 형성되어 있는 메모리 셀 어레이를 포함하고, 상기 제 1 컨택과 제 2 컨택 사이에 더미 게이트 라인이 형성되고 상기 제 1 컨택, 제 2 컨택 및 더미 게이트 라인이 동일한 활성 영역에 형성됨으로써 이퀄라이즈 트랜지스터를 이루는 것을 특징으로 한다.

Description

셀 어레이 블럭 내에 이퀄라이즈 트랜지스터가 형성되는 반도체 메모리 장치{Semiconductor Memory Device With Equalize Transistor formed in Cell Arrar Block}
도 1은 종래 기술에 따른 메모리 셀 어레이의 레이아웃
도 2는 종래 기술에 따른 셀 어레이와 이퀄라이즈부를 나타낸 회로도
도 3은 본 발명에 다른 메모리 셀 어레이의 레이아웃
도 4는 본 발명에 따라 이퀄라이즈 트랜지스터가 셀 어레이 블럭 내에 형성된 회로도
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리 셀 어레이 내에 있는 더미 패턴을 이용하는 반도체 메모리 장치에 관한 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 단위셀에 저장된 데이터를 센스앰프하는 비트라인(BL,/BL)의 전위를 프리차지(Precharge) 및 이퀄라이제이션(Equalization) 할 수 있는 회로에 관한 것이다.
통상적인 반도체 메모리장치는 로우 및 컬럼 어드레스 입력부와, 다수개의 단위셀로 구성되어 데이터를 저정하고 상기 어드레스 신호에 따라 데이터를 출력하는 셀 어레이 영역과, 상기 셀 어레이 영역에서 출력되는 데이터 신호를 증폭하여 출력하는 센스앰프 영역을 포함하여 구성된다.
도 1은 상기 셀 어레이 영역의 레이아웃을 도시한 것이다.
도시된 것과 같이 셀 어레이 영역(10)은 활성 영역(Active Region, A1)이 형성되고 상부에 워드라인(WL0, WL1)과 비트라인(BL0, BL0b, BL1, BL1b, BL2, BL2b)들이 형성된다. 그리고 셀 어레이 영역(10)의 가장자리에는 더미 활성 영역(A2)이 형성되고, 더미 활성 영역(A2)의 상부에는 더미 게이트 라인(D0, D1, D2) 패턴이 비트라인과 수직 방향으로 형성된다. 그리고 비트라인과 활성영역을 연결하는 비트라인 컨택(C1, C2, C3)이 규칙적으로 배열된다.
그리고 상기 셀 어레이 영역(10)의 좌우에는 비트라인 이퀄라이즈/프리차지부, 비트라인 분리부 및 비트라인 센스 앰프 등이 포함된 센스 앰프 블럭(20)이 형성된다.
상기 센스 앰프 블럭(20)에는 상기 회로 구성에 필요한 게이트 라인 패턴(G1) 등이 다수 형성된다.
도2는 상기 센스 앰프 블럭의 상세 회로 구성을 나타낸 도면이다.
센스앰프에는 공유(shared) 비트라인 센스 앰프와 오픈(opne) 비트라인 센스 앰프 등이 있는데, 도 2는 공유 비트라인 센스 앰프의 일측면을 나타낸 것이다.
도 2을 참조하면, 도시된 DRAM은 셀 어레이와 연결되어 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 센스 앰프(23)와, 비트라인 분리신호(BISH)에 응답하여 비트라인 센스 앰프(23)와 셀 어레이의 비트라인 쌍(BL, BLb)을 선택적으로 분리하기 위한 비트라인 분리부(22)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 셀 어레이의 비트라인 쌍(BL, BLb)을 이퀄라이즈 및 프리차지하기 위한 비트라인 이퀄라이즈/프리차지부(21)를 구비한다.
한편, 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호(CY)에 응답하여 연결된 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 컬럼 선택부(24)가 비트라인 센스 앰프(23)와 함께 비트라인 분리부(22) 사이에 배치된다.
여기서, 상기 비트라인 센스 앰프(23)는 여러 가지 형태로 구현되고 있지만, 통상 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구성된다.
또한, 컬럼 선택부(24)는 컬럼 선택신호(CY)를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터로 구성된다.
상기 비트라인 분리부(22)는 상기 비트라인 분리신호(BISH)를 게이트 입력으로 하여 상기 비트라인 쌍(BLU, BLbU)과 비트라인 센스 앰프(23)를 연결 또는 분리하기 위한 NMOS 트랜지스터(N1, N2)로 구성된다.
액티브 커맨드가 인가되면, 비트라인 분리신호(BISH)는 논리레벨 하이 상태 를 유지하여 NMOS 트랜지스터 N1, N2는 턴온 상태를 유지하게 된다. 이때, 비트라인 이퀄라이즈 신호(BLEQ)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 N0, N3, N4이 턴오프된다.
프리차지 명령이 인가되면, 비트라인 이퀄라이즈 신호(BLEQ), 비트라인 분리신호(BISH)는 모두 논리레벨 하이 상태가 되고, NMOS 트랜지스터 N0~N4은 모두 턴온된 상태를 유지하고 있다. 상기 NMOS 트랜지스터 N0가 턴온 됨으로써 비트라인 쌍(BL, BLb) 사이에 전하 공유가 일어나 동일한 전위 레벨을 가지게 되므로 상기 NMOS 트랜지스터 NO을 이퀄라이즈 트랜지스터라고 한다.
상기와 같이 메모리 셀 어레이 영역에는 더미 패턴이 존재하는데 이를 활용하지 않아 셀 효율이 떨어지는 문제점이 있다.
특히 메모리 장치가 고집적화 되면서 제한된 면적에서 보다 많은 단위 셀을 집적하게 되었고 센스 앰프 영역을 형성하기 위한 레이아웃 면적도 점점 줄어들고 있는 실정이다.
그러므로 더미 패턴의 활용도를 높이고 칩 사이즈를 줄일 수 있을 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 더미 패턴의 활용도를 높일 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 더미 패턴에 이퀄라이즈 트랜지스터가 형성된 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 다수의 비트라인 및 워드라인이 배치되는 셀 어레이 영역; 상기 셀 어레이 영역의 가장자리에 배치되는 더미 활성 영역; 상기 더미 활성 영역에 오버랩되도록 배치된 더미 게이트 라인; 상기 더미 게이트 라인 쪽의 상기 셀 어레이 영역 외곽에 배치된 센스 앰프 영역; 셀 어레이 영역의 부비트라인에 각각 형성되는 다수의 제 1 컨택; 상기 더미 게이트 라인을 기준으로 어느 하나의 상기 제 1 컨택과 반대쪽 사이드의 더미 활성 영역 상의 하나의 정비트라인에 형성된 제 2 컨택; 상기 센스 앰프 영역에 오버랩되는 게이트 라인 - 이퀄라이즈 신호가 인가됨 - 과 상기 더미 게이트 라인을 연결하기 위한 게이트 연결 패턴을 구비하여, 상기 더미 게이트 라인, 상기 어느 하나의 제 1 컨택 및 상기 제 2 컨택이 상기 이퀄라이즈 신호를 인가받는 이퀄라이즈 트랜지스터를 구성하는 반도체 메모리 장치가 제공된다.
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이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예 및 구성에 대해서 살펴보기로 한다.
도 3은 본 발명에 따른 셀 어레이 영역(100)의 레이아웃을 도시한 것이다.
도시된 것과 같이 본 발명에 따른 반도체 메모리 장치 레이아웃은 셀 어레이 영역(100)에 활성 영역을 형성하기 위한 활성 영역 패턴(A10)을 형성한다. 이때 더미 패턴을 형성하기 위한 더미 활성 영역(A20)은 셀 어레이 영역(100)의 가장자리에 형성하되 안쪽으로 넓게 형성되도록 한다. 이하에서는 가장 자리에 넓게 형성되는 활성 영역을 더미 활성 영역(A20)이라고 하고 나머지 정상적은 영역은 노멀 활성 영역(A10)이라고 부르기로 한다.
이때, 제일바깥 쪽의 더미 게이트 라인(D10)은 더미 활성 영역(A20)에 오버랩 되도록 형성하고 나머지 더미 게이트 라인(D20, D30)은 노멀 활성 영역(A10)에 오버랩 되도록 형성한다.
그리고 비트라인과 워드라인이 교차 형성되는 것은 일반적인 메모리 셀 어레이와 동일하다. 본 실시예에서는 편의상 제 1 비트라인 쌍 내지 제 3 비트라인 쌍(BL0, BL0b, BL1, BL1b, BL2, BL2b)만 도시하였다.
본 발명에 의하면, 상기 비트라인과 활성 영역을 전기적으로 연결하기 위한 제 1 컨택 내지 제 3 컨택(C10, C20, C30)이 형성되는데, 상기 컨택들은 비트라인 쌍 중 부 비트라인(BL0b, BL1b, BL2b)에 형성되는 것이 바람직하다.
상기 가장자리에 형성된 더미 게이트 라인(D10)에는 셀 어레이 영역 바깥 쪽에서 인가되는 이퀄라이즈 신호(BLEQ)가 인가되도록 게이트 연결 패턴(G20, G30)을 형성하여 상기 더미 게이트 라인(D10)과 연결되도록 한다.
즉, 셀 어레이 영역(100)의 바깥 쪽에 존재하는 게이트 라인 패턴(G10)에 이퀄라이즈 신호(BLEQ)가 인가되면 상기 더미 게이트 라인(D10)과 게이트 연결 패턴(G20, G30)을 통해 이퀄라이즈 신호(BLEQ)가 더미 게이트 라인(D10)으로 인가된다.
제 1 게이트 패턴(G20)과 제 2 게이트 패턴(G30)은 평행하게 형성하고, 상기 제 1 게이트 패턴(G20)과 제 2 게이트 패턴(G30) 사이에는 제 4 컨택(C40)이 형성되도록 한다. 제 1 내지 제 3 컨택(C10, C20, C30)은 부 비트라인(BL0b, BL1b, BL2b)에 형성되나, 제 4 컨택(C40)은 정비트라인(BL1)에 형성된다.
상기 제 4 컨택(C40)을 형성하기 위해 제 2 비트라인 쌍 중 정비트라인(BL1)은 아래쪽 부비트라인(BL1b) 보다 가장자리 방향으로 더 연장 배치된다. 가장 바깥쪽 더미 게이트(D10)를 지나서 더미 활성 영역(A20)에 휘어진 형태로 배치된다. 본 실시예에서는 휘어진 형태를 도시하였지만, 더미 활성 영역(A20)과 제 2 비트라인(BL1)을 연결하는 컨택을 형성할 수 있을 정도면 충분하고 반드시 휘어질 필요는 없다.
상기 제 1 내지 제 3 컨택(C10, C20, C30) 에 의해 부비트라인(BLb, BL1b, BL2b)와 더미 활성 영역(A20)이 전기적으로 연결되고, 제 4 컨택(C40)을 통해 비트라인(BL1)과 더미 활성 영역(A20)이 전기적으로 연결된다. 따라서 더미 게이트 라인(D10)을 중심으로 소스 및 드레인이 형성되어 트랜지스터가 형성된다.
즉, 센스 앰프 영역에 존재하는 이퀄라이즈 트랜지스터를 셀 어레이 영역 내의 더미 영역에 형성함으로써 센스 앰프 영역의 레이아웃 면적을 줄일 수 있다.
도시되지는 않았지만, 상기 셀 어레이 영역(100)의 좌측에는 제 1 비트라인 쌍(BL0, BL0b)과 제 3 비트라인 쌍(BL2, BL2b)과 연결된 센스 앰프 영역이 존재하고 우측에는 제 2 비트라인 쌍(BL1, BL1b)과 연결된 센스 앰프 영역이 존재한다. 따라서 상기 제 1 비트라인 쌍 및 제 3 비트라인 쌍은 좌측으로 연장되어 있고, 제 2 비트라인 쌍은 더미 활성 영역(A20)까지만 형성되어 있다.
도 4는 상기와 같은 레이아웃에 의해 셀 어레이 영역 내의 더미 영역에 이퀄라이즈 트랜지스터를 형성한 경우의 회로도를 나타낸 것이다.
도시된 것과 같이 하나의 센스 앰프(200)를 양쪽의 셀 어레이 영역(100a, 100b)에서 공유하고 있고, 상기 셀 어레이 영역에는 이퀄라이즈 트랜지스터(T1, T2)가 각각 형성되어 있는 것을 확인할 수 있다.
셀 어레이 영역 100b가 도 3에서 도시한 셀 어레이 영역에 해당하고 센스 앰프(200)가 도 3의 생략된 좌측 센스 앰프 영역에 해당한다.
상기 실시예에서는 공유(shared) 비트라인 센스 앰프의 경우만을 실시예로 들어서 설명하였으나, 오픈 비트라인 센스 앰프의 경우에도 마찬가지로 적용할 수 있다. 즉, 비록 비트라인의 구조 및 센스 앰프가 배치되는 구조에서 약간의 차이는 있으나 셀 어레이 영역의 더미 영역에 이퀄라이즈 트랜지스터를 형성하여 센스 앰프 블럭의 레이아웃 면적을 줄이고 더미 영역의 활용도를 높이는 발명의 취지는 동일하게 적용될 수 있다.
또한, 본 발명에 의하면 프리차지의 전류 전달 능력이 개선되어 tRP(로우 프리차지 시간) 특성이 향상되는 효과가 있는데, 도 5는 이러한 특성을 확인하는 시뮬레이션 결과로서 종래 기술에 의한 tRP와 본 발명에 의한 tRP를 나타낸 것이다.
본 발명에 의하면, 더미 영역의 활용도를 높이고 센스 앰프 블럭의 레이아웃 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명에 의하면 더미 패턴을 이용하여 프리차지의 전류 전달 능력을 개선하여 tRP(로우 프리차지 시간) 특성이 향상되는 효과가 있다.

Claims (5)

  1. 다수의 비트라인 및 워드라인이 배치되는 셀 어레이 영역;
    상기 셀 어레이 영역의 가장자리에 배치되는 더미 활성 영역;
    상기 더미 활성 영역에 오버랩되도록 배치된 더미 게이트 라인;
    상기 더미 게이트 라인 쪽의 상기 셀 어레이 영역 외곽에 배치된 센스 앰프 영역;
    셀 어레이 영역의 부비트라인에 각각 형성되는 다수의 제 1 컨택;
    상기 더미 게이트 라인을 기준으로 어느 하나의 상기 제 1 컨택과 반대쪽 사이드의 더미 활성 영역 상의 하나의 정비트라인에 형성된 제 2 컨택;
    상기 센스 앰프 영역에 오버랩되는 게이트 라인 - 이퀄라이즈 신호가 인가됨 - 과 상기 더미 게이트 라인을 연결하기 위한 게이트 연결 패턴을 구비하여,
    상기 더미 게이트 라인, 상기 어느 하나의 제 1 컨택 및 상기 제 2 컨택이 상기 이퀄라이즈 신호를 인가받는 이퀄라이즈 트랜지스터를 구성하는 반도체 메모리 장치.
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