KR101396392B1 - 메모리 장치 - Google Patents

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KR101396392B1 KR1020120085094A KR20120085094A KR101396392B1 KR 101396392 B1 KR101396392 B1 KR 101396392B1 KR 1020120085094 A KR1020120085094 A KR 1020120085094A KR 20120085094 A KR20120085094 A KR 20120085094A KR 101396392 B1 KR101396392 B1 KR 101396392B1
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넷솔 주식회사
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Abstract

본 발명의 실시예에 따른 메모리 장치는 비트 라인 및 상보 비트 라인에 연결되는 다수의 메모리 셀; 및 상기 다수의 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위해 상기 비트 라인 및 상기 상보 비트 라인을 프리차지 및 이퀄라이징하는 프리차지-이퀄라이징부를 구비하고, 상기 프리차지-이퀄라이징부는, 각각, 액티브 영역이 제1 방향으로 형성되고 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 방향으로 형성되는 제1 게이트 라인을 서로 공유하는 다수의 트랜지스터를 포함한다.

Description

메모리 장치 {Memory device}
본 발명은 메모리 장치에 관한 것으로, 특히 고집적화에 적응적인 비트라인 프리차지 회로를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 고집적화의 요구에 따라 메모리 셀 등이 스케일링 다운(scaling down)되고 있다. 이에 따라, 비트라인 프리차지 회로의 배치에 제약이 따를 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 적응적인 비트라인 프리차지 회로를 포함하는 메모리 장치를 제공하는 것에 있다.
본 발명의 실시예에 따른 메모리 장치는 비트 라인 및 상보 비트 라인에 연결되는 다수의 메모리 셀; 및　상기 다수의 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위해 상기 비트 라인 및 상기 상보 비트 라인을 프리차지 및 이퀄라이징하는 프리차지-이퀄라이징부를 구비하고, 상기 프리차지-이퀄라이징부는, 각각, 액티브 영역이 상기 비트 라인 및 상기 상보 비트 라인과 평행한 제1 방향으로 일렬로 형성되고 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 방향으로 형성되는 제1 게이트 라인을 구비하는 다수의 트랜지스터를 포함한다.
상기 다수의 트랜지스터는, 상기 일 단이 상기 상보 비트 라인에 연결되고, 타 단이 전원 전압에 연결되는 제1 피모스 트랜지스터; 상기 일 단 및 타 단이 각각, 상기 비트 라인 및 상기 상보 비트 라인에 연결되는 제2 피모스 트랜지스터; 및 상기 일 단이 상기 비트 라인에 연결되고, 타 단이 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 구비할 수 있다.
상기 다수의 트랜지스터의 상기 액티브 영역 및 상기 제1 게이트 라인은 상기 비트 라인 및 상기 상보 비트 라인 사이에 형성될 수 있다.
상기 프리차지-이퀄라이징부는, 상기 제1 게이트 라인과 인접한 필드 영역 상에, 상기 제1 게이트 라인의 불량 또는 저항 증가를 방지하기 위한, 전도 물질로 형성되는 션트 라인을 더 구비할 수 있다.
상기 션트 라인은, 하나의 상기 프리차지-이퀄라이징부에 대해 적어도 둘 이상의 분리된 라인으로 구비될 수 있다.
상기 션트 라인은,하나의 상기 프리차지-이퀄라이징부에 대해 하나의 연결된 라인으로 구비될 수 있다.
상기 프리차지-이퀄라이징부는, 상기 비트 라인 및 상기 상보 비트 라인의 쌍에 인접하여 위치하는 다른 비트 라인 및 상보 비트 라인의 프리차지 피모스 트랜지스터(precharge PMOS transistor)의 소스 정션(source junction)이 공유하게 배치될 수 있다.
상기 프리차지-이퀄라이징부는, 상기 다수의 메모리 셀 중 상기 프리차지-이퀄라이징부와 가장 가까이 인접한 메모리 셀과 웰(well) 영역을 공유할 수 있다.
상기 메모리 장치는, SRAM(Static Random Access Memory)일 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 비트 라인 및 상보 비트 라인에 연결되는 다수의 메모리 셀; 및　상기 다수의 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위해 상기 비트 라인 및 상기 상보 비트 라인을 프리차지 및 이퀄라이징하는 프리차지-이퀄라이징부를 구비하고, 상기 프리차지-이퀄라이징부는, 각각, 액티브 영역이 상기 비트 라인 및 상기 상보 비트 라인과 평행한 제1 방향으로 형성되고 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 방향으로 형성되는 제1 게이트 라인을 서로 공유하는 다수의 제1 랜지스터; 및 액티브 영역이 상기 다수의 제1 트랜지스터의 액티브 영역에 대해 평행하게 형성되고, 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 게이트 라인과 별도로 구비되는 제2 게이트 라인에 의해 게이팅되는 제2 트랜지스터를 더 포함한다.
상기 다수의 제1 트랜지스터는, 상기 일 단이 상기 상보 비트 라인에 연결되고, 타 단이 전원 전압에 연결되는 제1 피모스 트랜지스터 및 상기 일 단 및 타 단이 각각, 상기 비트 라인 및 상기 상보 비트 라인에 연결되는 제2 피모스 트랜지스터를 포함하고, 상기 제2 트랜지스터는,　상기 일 단이 상기 비트 라인에 연결되고, 타 단이 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치에 의하면, 프리차지-이퀄라이징부의 각 트랜지스터들이 제1 방향으로 형성되는 게이트 라인을 공유하고, 제1 방향으로 각 트랜지스터들의 액티브 영역이 형성됨에 따라, 메모리 셀 크기의 감소에 적합한 프리차지-이퀄라이징부를 구비할 수 있는 장점이 있다.
또한, 본 발명의 실시예에 따른 메모리 장치에 의하면, 전체적인 칩 레이아웃 면적을 효율적으로 사용할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 메모리 셀의 일 예를 회로적으로 나타내는 도면이다.
도 3은 도 1의 프리차지-이퀄라이징부의 예를 나타내는 도면이다.
도 4는 도 1의 프리차지-이퀄라이징부의 다른 예를 나타내는 도면이다.
도 5는 도 1의 프리차지-이퀄라이징부와 대비되는 다른 프리차지-이퀄라이징부를 나타내는 도면이다.
도 6 내지 도 8은 도 1의 메모리 장치의 다른 예를 나타내는 도면이다.
도 9는 도 1의 프리차지-이퀄라이징부가 메모리 셀과 웰(well)을 공유하는 예를 나타내는 도면이다.
도 10 내지 도 12는 각각 도 1의 프리차지-이퀄라이징부들 사이에 전원 전압 라인을 공유하는 예를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 다수의 메모리 셀(MC1~MCn) 및 프리차지-이퀄라이징부(PEU)를 구비한다. 다수의 메모리 셀(MC1~MCn)은 비트 라인(BL) 및 상보 비트 라인(BLB)에 각각 연결된다. 프리차지-이퀄라이징부(PEU)는 다수의 메모리 셀(MC1~MCn)에 대한 기입 동작 또는 독출 동작을 수행하기 위해 비트 라인(BL) 및 상보 비트 라인(BLB)을 프리차지 및 이퀄라이징한다. 예를 들어, 프리차지-이퀄라이징부(PEU)는, 연결되는 비트 라인(BL) 및 상보 비트 라인(BLB)의 임의의 메모리 셀에 데이터를 기입하기 전에, 데이터 1 및 0에 대응되는 전압의 중간 값의 전압으로, 비트 라인(BL) 및 상보 비트 라인(BLB)을 프리차지할 수 있다. 또는, 프리차지-이퀄라이징부(PEU)는, 연결되는 비트 라인(BL) 및 상보 비트 라인(BLB)의 임의의 메모리 셀에 데이터를 기입한 후에, 비트 라인(BL) 및 상보 비트 라인(BLB)이 동일한 전압(예를 들어, 데이터 1 및 0에 대응되는 전압의 중간 값)을 갖도록, 이퀄라이징할 수 있다.
본 발명의 실시예에 따른 프리차지-이퀄라이징부(PEU)는, 각각, 액티브 영역(AARE)이 비트 라인(BL) 및 상보 비트 라인(BLB)과 평행한 제1 방향(D1)으로 형성되고, 비트 라인(BL) 및 상보 비트 라인(BLB) 중 적어도 하나에 일 단이 연결되며, 제1 방향(D1)으로 형성되는 제1 게이트 라인(GTL1)을 서로 공유하는 다수의 트랜지스터(TR1~REm)를 포함한다. 그리고, 다수의 트랜지스터(TR1~REm)의 액티브 영역(AARE) 및 제1 게이트 라인(GTL1)은 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 형성될 수 있다.
도 2는 도 1의 메모리 셀의 일 예를 회로적으로 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)가 SRAM(Static Random Access Memory)인 경우, 도 1의 다수의 메모리 셀(MC1~MCn)은 각각, 도 2의 메모리 셀(MC)과 같이, 워드라인(WL), 비트라인(BL) 및 상보 비트라인(BLB)에 연결될 수 있다. 도 2는 특히, 6T SRAM을 도시하고 있다. 6T SRAM의 메모리 셀(MC)은 데이터가 저장되는 래치부(LAT), 및 각각 비트라인(BL) 및 상보 비트라인(BLB)에 일단이 연결되고, 타 단이 래치부(LAT)에 연결되며 게이트가 워드라인(WL)에 연결되는 패스 트랜지스터(PT)들을 포함한다.
래치부(LAT)의 제1 인버터(IVT1) 및 제2 인버터(IVT2)의 출력단이 각각 패스 트랜지스터(PT)의 일 단과 연결되는 노드를 각각 노드 A 및 노드 B라 하면, 제1 내부연결 라인(ILI1)은 제2 인버터(IVT2)와 노드 A를 연결하고, 제2 내부연결 라인(ILI2)은 제1 인버터(IVT1)와 노드 B를 연결한다.
이하에서는 본 발명의 실시예에 따른 프리차지-이퀄라이징부에 대해 좀더 자세히 설명한다.
도 3 및 도 4는 각각, 도 1의 프리차지-이퀄라이징부의 예를 나타내는 도면이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 프리차지-이퀄라이징부(PEU)는 각각 제1 게이트 라인(GTL1)를 공유하고, 비트 라인(BL) 및 상보 비트 라인(BLB)에 평행한 제1 방향(D1)으로 일렬로 위치하는 액티브 영역(AARE)으로 형성되는 제1 피모스 트랜지스터(PT1), 제2 피모스 트랜지스터(PT2) 및 제3 피모스 트랜지스터(PT3)를 포함할 수 있다. 제1 피모스 트랜지스터(PT1)는 일 단이 상보 비트 라인(BLB)에 연결되고, 타 단이 전원 전압(VDD)에 연결될 수 있다. 제2 피모스 트랜지스터(PT2)는 일 단 및 타 단이 각각, 비트 라인(BL) 및 상보 비트 라인(BLB)에 연결될 수 있다. 그리고, 제3 피모스 트랜지스터(PT3)는 일 단이 비트 라인(BL)에 연결되고, 타 단이 전원 전압(VDD)에 연결될 수 있다.
도 3에서는 프리차지-이퀄라이징부(PEU)가 피모스 트랜지스터를 구비하는 예에 대하여 도시하였다. 그러나, 이에 한정되는 것은 아니다. 도 4에 도시되는 바와 같이, 본 발명의 실시예에 따른 프리차지-이퀄라이징부(PEU)는 3개의 엔모스(NMOS) 트랜지스터들(NT1, NT2, NT3)를 구비할 수 있다.
다만, 도 4의 프리차지-이퀄라이징부(PEU)의 엔모스 트랜지스터들(NT1, NT2, NT3) 또한, 비트 라인(BL) 및 상보 비트 라인(BLB)에 평행한 제1 방향(D1)으로 형성되는 제1 게이트 라인(GTL1)을 서로 공유하고, 각각 제1 방향(D1)으로 일렬로 위치되는 도 1의 액티브 영역(AARE)을 포함할 수 있다. 프리차지-이퀄라이징부(PEU)를 도 6과 같이 피모스 트랜지스터로 구현할지, 아니면 도 4와 같이 엔모스 트랜지스터로 구현할지 여부는, 프리차지-이퀄라이징부(PEU)로 입력되는 신호, 즉 게이트 라인에 인가되는 신호의 전압 레벨을 어떻게 설정하느냐에 따라 결정될 수 있다.
도 5는 도 1의 프리차지-이퀄라이징부와 대비되는 다른 프리차지-이퀄라이징부를 나타내는 도면이다.
도 5의 (a)와 같이, 프리차지-이퀄라이징부(PEU)의 트랜지스터들(PT1, PT2, PT3)이 각각, 비트 라인(BL) 및 상보 비트 라인(BLB)과 직교하는 제2 방향(도 1의 D2)으로 서로 평행하게 위치시키는 경우, 메모리 셀 사이즈의 감소에 의해 프리차지-이퀄라이징부(PEU)의 구현이 어려울 수 있다. 나아가, 도 8의 (a)의 프리차지-이퀄라이징부(PEU)에 의해 전체적인 칩 레이아웃 면적의 효율적 사용이 어려울 수 있다. 도 5의 (b)의 프리차지-이퀄라이징부(PEU)의 트랜지스터들(PT1, PT2, PT3)은 각각, 액티브 영역(AARE) 및 게이트 라인(GTL)이 제2 방향으로 서로 평행하게 위치하고, 게이트 라인(GTL)이 각각 별개로 형성된다.
반면, 이상에서 설명된 본 발명의 실시예에 따른 메모리 장치에 의하면, 도 1과 같이, 프리차지-이퀄라이징부의 각 트랜지스터들이 비트 라인(BL) 및 상보 비트 라인(BLB)에 평행한 제1 방향으로 형성되는 게이트 라인을 공유하고, 제1 방향으로 각 트랜지스터들의 액티브 영역이 형성됨에 따라, 메모리 셀 크기의 감소에 적합한 프리차지-이퀄라이징부를 구비할 수 있다. 나아가, 본 발명의 실시예에 따른 메모리 장치에 의하면, 전체적인 칩 레이아웃 면적을 효율적으로 사용할 수 있다.
도 6 내지 도 8은 도 1의 메모리 장치의 다른 예를 나타내는 도면이다.
도 6 내지 도 8을 참조하면, 도 6의 프리차지-이퀄라이징부(PEU)는 도 1의 예와 달리, 제1 게이트 라인(GTL1)과 인접한 필드 영역 상에 션트 라인(shunt line, SHL)을 더 구비할 수 있다. 필드 영역은 STI(Shallow Trench Isolation)와 같은 절연 영역으로 형성될 수 있다.
션트 라인(SHL)은 제1 게이트 라인(GTL1)의 불량에 따른 신호 전달의 문제를 예방하고, 제1 게이트 라인(GTL1)이 하나의 프리차지-이퀄라이징부(PEU)에 대해 제1 방향(D1)으로 하나로 길게 형성됨에 따른 저항 증가에 의한 신호 지연을 방지할 수 있다. 션트 라인(SHL)은 전도 물질로 형성될 수 있다. 예를 들어, 션트 라인(SHL)은 폴리 또는 메탈로 형성될 수 있다.
도 6의 션트 라인(SHL)은 하나의 프리차지-이퀄라이징부(PEU)에 대해 분리되어 구비될 수 있다. 예를 들어, 하나의 션트 라인(SHL)은 제1 트랜지스터(TR1)의 액티브 영역(AARE)의 일부를 둘러싸는 형상으로 구비되고, 다른 하나의 션트 라인(SHL)은 제3 트랜지스터(TR3)의 액티브 영역(AARE)의 일부를 둘러싸는 형상으로 구비될 수 있다. 반면, 도 7과 같이 션트 라인(SHL)은 하나로 구비될 수 있다. 예를 들어, 션트 라인(SHL)은 제1 트랜지스터(TR1)의 액티브 영역(AARE) 외곽과 제3 트랜지스터(TR3)의 액티브 영역(AARE)의 외곽에서 하나로 연결할 수 있다. 다만, 션트 라인(SHL)은 도 6 및 도 7에 도시되는 것에 한정되지 아니한다.
도 8과 같이, 제1 게이트 라인(GTL1)의 폴리 실리콘층 상부에 코발트 실리사이드가 도포되어 형성될 수 있다. 그런데, 도 10과 같이, 제1 게이트 라인(GTL1)의 길이의 증가에 따른, 코발트 실리사이드의 불량(예를 들어, 크랙(crack))으로 야기되는 응집 현상(agglomeration)이 발생될 수 있다. 그러나, 도 6 또는 도 7과 같이, 필드 영역 상에 션트 라인(SHL)을 추가적으로 구비함으로써, 본 발명의 실시예에 따른 메모리 장치(MDEV)는, 전술된 제1 게이트 라인(GTL1)의 불량 및 저항 증가를 방지할 수 있다.
도 9는 도 1의 프리차지-이퀄라이징부가 메모리 셀과 웰(well)을 공유하는 예를 나타내는 도면이다.
도 9를 참조하면, 프리차지-이퀄라이징부(PEU)의 웰 영역(PWEL)는, 메모리 셀(MC1~MCn)의 웰 영역(MEWL)과 공유될 수 있다(공통 웰(CWEL)). 이를 위해, 본 발명의 실시예에 따른 프리차지-이퀄라이징부(PEU)는 다수의 메모리 셀(MC1~MCn) 중 가장 가까이 위치하는 메모리 셀(MCn)과 충분히 인접하여 배치될 수 있다.
도 10 내지 도 12는 각각 도 1의 프리차지-이퀄라이징부들 사이에 전원 전압 라인을 공유하는 예를 나타내는 도면이다.
도 10 및 도 11을 참조하면, 도 10의 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)의 쌍에 연결되는 프리차지-이퀄라이징부(PEU)는, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)의 쌍에 인접하여 위치하는 제2 비트 라인(BL1) 및 제2 상보 비트 라인(BLB1)의 쌍에 연결되는 프리차지-이퀄라이징부(PEU)와 전원 전압(VDD)을 공유할 수 있다. 이때, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)의 쌍에 연결되는 프리차지-이퀄라이징부(PEU)의 프리차지 피모스 트랜지스터들(TR1, TR3)의 소스 정션(source junction) 및 제2 비트 라인(BL1) 및 제2 상보 비트 라인(BLB1)의 쌍에 연결되는 프리차지-이퀄라이징부(PEU)의 프리차지 피모스 트랜지스터들(TR1, TR3)의 소스 정션이 공유하게 배치될 수 있다. 그리고, 공유되는 소스 정션으로 전원 전압(VDD)이 인가될 수 있다.
나아가, 도 11을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 모든 프리차지-이퀄라이징부(PEU)가 전원 전압(VDD)을 공유할 수도 있다. 도 10 및 도 11은 프리차지-이퀄라이징부(PEU)가 도 6의 프리차지-이퀄라이징부(PEU)와 동일한 예를 도시한다.
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이렇듯, 본 발명의 실시예에 따른 메모리 장치의,　프리차지-이퀄라이징부를 구현하는 트랜지스터들의 배치는 메모리 장치에 요구되는 메모리 셀 사이즈 또는 레이아웃 설계에 적응적으로 설정될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 장치...MDEV 다수의 메모리 셀...MC1~MCn
프리차지-이퀄라이징부...PEU

Claims (11)

  1. 비트 라인 및 상보 비트 라인에 연결되는 다수의 메모리 셀; 및　
    상기 다수의 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위해 상기 비트 라인 및 상기 상보 비트 라인을 프리차지 및 이퀄라이징하는 프리차지-이퀄라이징부를 구비하고,
    상기 프리차지-이퀄라이징부는,
    각각, 액티브 영역이 상기 비트 라인 및 상기 상보 비트 라인과 평행한 제1 방향으로 일렬로 형성되고 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 방향으로 형성되는 제1 게이트 라인을 구비하는 다수의 트랜지스터를 포함하고,
    상기 다수의 트랜지스터는,
    상기 일 단이 상기 상보 비트 라인에 연결되고, 타 단이 전원 전압에 연결되는 제1 피모스 트랜지스터;
    상기 일 단 및 타 단이 각각, 상기 비트 라인 및 상기 상보 비트 라인에 연결되는 제2 피모스 트랜지스터; 및
    상기 일 단이 상기 비트 라인에 연결되고, 타 단이 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 구비하고,
    상기 다수의 트랜지스터의 상기 액티브 영역 및 상기 제1 게이트 라인은 상기 비트 라인 및 상기 상보 비트 라인 사이에 형성되고,
    상기 프리차지-이퀄라이징부는,
    상기 제1 게이트 라인과 인접한 필드 영역 상에, 상기 제1 게이트 라인의 불량 또는 저항 증가를 방지하기 위한, 전도 물질로 형성되는 션트 라인을 더 구비하고,
    상기 메모리 셀은,
    SRAM(Static Random Access Memory) 메모리 셀인 것을 특징으로 하는 것을 특징으로 하는 메모리 장치.　　　　　
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 션트 라인은,
    하나의 상기 프리차지-이퀄라이징부에 대해 적어도 둘 이상의 분리된 라인으로 구비되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 션트 라인은,
    하나의 상기 프리차지-이퀄라이징부에 대해 하나의 연결된 라인으로 구비되는 것을 특징으로 하는 메모리 장치.
  7. 삭제
  8. 비트 라인 및 상보 비트 라인에 연결되는 다수의 메모리 셀; 및　
    상기 다수의 메모리 셀에 대한 기입 동작 또는 독출 동작을 수행하기 위해 상기 비트 라인 및 상기 상보 비트 라인을 프리차지 및 이퀄라이징하는 프리차지-이퀄라이징부를 구비하고,
    상기 프리차지-이퀄라이징부는,
    각각, 액티브 영역이 상기 비트 라인 및 상기 상보 비트 라인과 평행한 제1 방향으로 일렬로 형성되고 상기 비트 라인 및 상기 상보 비트 라인 중 적어도 하나에 일 단이 연결되며, 상기 제1 방향으로 형성되는 제1 게이트 라인을 구비하는 다수의 트랜지스터를 포함하고,
    상기 다수의 트랜지스터는,
    상기 일 단이 상기 상보 비트 라인에 연결되고, 타 단이 전원 전압에 연결되는 제1 피모스 트랜지스터;
    상기 일 단 및 타 단이 각각, 상기 비트 라인 및 상기 상보 비트 라인에 연결되는 제2 피모스 트랜지스터; 및
    상기 일 단이 상기 비트 라인에 연결되고, 타 단이 상기 전원 전압에 연결되는 제3 피모스 트랜지스터를 구비하고,
    상기 다수의 트랜지스터의 상기 액티브 영역 및 상기 제1 게이트 라인은 상기 비트 라인 및 상기 상보 비트 라인 사이에 형성되고,
    상기 프리차지-이퀄라이징부는,
    상기 다수의 메모리 셀 중 상기 프리차지-이퀄라이징부와 가장 가까이 인접한 메모리 셀과 동일한 웰(well) 영역을 공유하고,
    상기 메모리 셀은,
    SRAM(Static Random Access Memory) 메모리 셀인 것을 특징으로 하는 것을 특징으로 하는 메모리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
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KR20010084023A (ko) * 2000-02-23 2001-09-06 박종섭 반도체 메모리장치
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JP2003017582A (ja) * 2001-06-28 2003-01-17 Matsushita Electric Ind Co Ltd 半導体記憶装置

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