KR20010084023A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR20010084023A
KR20010084023A KR1020000008757A KR20000008757A KR20010084023A KR 20010084023 A KR20010084023 A KR 20010084023A KR 1020000008757 A KR1020000008757 A KR 1020000008757A KR 20000008757 A KR20000008757 A KR 20000008757A KR 20010084023 A KR20010084023 A KR 20010084023A
Authority
KR
South Korea
Prior art keywords
sense amplifier
signal
array
cell array
equalizer
Prior art date
Application number
KR1020000008757A
Other languages
English (en)
Other versions
KR100328842B1 (ko
Inventor
정헌삼
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000008757A priority Critical patent/KR100328842B1/ko
Publication of KR20010084023A publication Critical patent/KR20010084023A/ko
Application granted granted Critical
Publication of KR100328842B1 publication Critical patent/KR100328842B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리장치에 관한 것으로, 종래에는 센스앰프가 비트라인 이퀄라이저신호와 프리챠지신호 및 비트라인신호를 게이트폴리라인으로 인가받도록 설계되어 있는데, 그 게이트폴리라인은 큰 값의 저항성분과 커패시턴스 성분을 가지고 있어 신호전달특성이 좋지 않아 센스앰프의 센싱동작 수행시 오차가 발생하게 되는 문제점이 있다. 따라서, 본 발명은 기억소자의 최소 단위인 셀의 집합체인 셀어레이와, 상기 셀어레이에서 감지되는 미소 전압차이를 감지하여 증폭하는 센스앰프어레이와, 상기 센스앰프어레이부의 셀 데이터 센싱 동작을 인에이블시키는 센스앰프구동제어신호를 출력하는 센스앰프구동부를 구비한 반도체 메모리장치에 있어서, 상기 센스앰프어레이의 센스앰프구동제어신호에 대한 전송경로인 게이트 폴리라인의 상부에 소정 간격을 두고 메탈라인을 배선하고, 상기 센스앰프어레이의 소정 센스앰프 사이를 소정 간격으로 이격한후 그 이격 지점에서 게이트 폴리라인과 메탈라인을 콘택하여 션트(Shunt)함으로써 센스앰프의 게이트 폴리라인으로 인한 저항값과 커패시턴스를 감소시켜 정확한 센싱동작을 수행할 수 있는 효과가 있다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 센스앰프 어레이에서 신호 전송 특성을 향상시킬 수 있도록 한 반도체 메모리장치에 관한 것이다.
일반적으로, 디램의 기억소자를 배열하고서 기억소자의 읽기,쓰기 동작을 위해 센스앰프를 셀어레이의 수에 맞게 배치하는데, 레이아웃 환경에 따라 센스앰프내 모스트랜지스터의 게이트 폴리 라인을 신호전송 특성이 좋은 메탈로 하지 못하고 게이트 폴리 라인으로 센스앰프 어레이에서 신호를 전송하게 되는데, 이와 같은 종래 장치를 첨부한 도면을 참조하여 상세히 설명한다.
도1은 일반적인 반도체 메모리장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 기억소자의 최소 단위인 셀의 집합체인 셀어레이(10)와, 상기 셀어레이 (10)에서 감지되는 미소 전압차이를 감지하여 증폭하는 센스앰프어레이 (13)와, 상기 센스앰프어레이부(13)의 셀 데이터 센싱 동작을 인에이블시키는 센스앰프구동제어신호를 출력하는 센스앰프구동부(11),(12)로 구성된다.
도2는 상기 센스앰프어레이(13)의 상세 회로도로서, 이에 도시된 바와같이 센스앰프구동제어신호(BSL)에 의해 상부 셀어레이측과의 비트라인 (BL0) ,(BLB0) 접속을 단속하는 비트라인접속부(1)와, 상기 비트라인접속부(1)와 후술할 센스앰프 (3) 사이에 접속되어 상기 비트라인(BL0),(BLB0)을 소정 레벨의 전압으로 프리챠지시키는 이퀄라이저부(2)와, 상기 비트라인(BL0),(BLB0)을 통해 입력되는 미약한 신호를소정 레벨로 증폭하여 출력하는 센스앰프(3)와, 상기 센스앰프(3)의 출력신호를 외부에 전달하거나 외부로부터 신호를 입력받기 위한 입출력라인접속부(4)와, 센스앰프구동제어신호(BSR)에 의해 하부 셀어레이측과의 비트라인 접속을 단속하는 비트라인접속부(5)로 구성되며, 이와같은 종래 장치의 동작을 설명한다.
먼저, 센스앰프구동부(11)가 센스앰프구동제어신호(BSL)를 '하이'로 공급하면, 이에 의해 비트라인접속부(1)의 엔모스트랜지스터(N1),(N2)가 턴온되어 비트라인(BL0),(BLB0)을 통해 셀어레이(10)와 센스앰프(3)가 접속된다.
상기 셀어레이(10)로부터 리드되는 미약한 신호는 상기 비트라인접속부(1)의 엔모스트랜지스터(N1),(N2) 및 비트라인(BL0),(BLB0)을 통해 센스앰프(3)에 인가되어 소정 레벨로 증폭된다.
예를 들어, 리드 데이터가 '하이'인 경우 승압전압(CSP)의 레벨로 풀업되고, 반대로 리드 데이터가 '로우'인 경우 하강전압(CSN)의 레벨로 풀다운된다.
이때, 입력라인접속부(4)의 선택신호가 '하이'로 공급되면, 이에 의해 엔모스트랜지스터(N8),(N9)가 턴온되어 상기 센스앰프(3)를 통해 센싱된 데이터가 외부로 출력된다.
상기와 같은 일련의 과정을 통해 셀어레이(10)의 리드 데이터 센싱동작이 종료되면, 센스앰프구동부(11)로부터 이퀄라이저부(2)에 이퀄라이저신호(BLEQ)가 '하이'로 공급되어 엔모스트랜지스터(N3~N5)가 턴온되므로 비트라인(BL0),(BLB0)이 이퀄라이저전압(VBLR)으로 프리챠지된다.
여기서, 상기와 다른 하부 셀어레이가 비트라인접속부(5)와 비트라인(BL1),(BLB1)을 통해 센스앰프(3)와 접속되므로 그 센스앰프(3)는 해당 모드에서 입력되는 데이터를 상기와 동일하게 센싱하여 출력하게 된다.
여기서, 도3은 도2에서 원으로 표시된 부분인 비트라인접속부(1)와 이퀄라이저부(2)의 레이아웃을 보인도로서, 비트라인접속부(1)는 a,b의 액티브와 e의 게이트로 한개의 엔모스트랜지스터(N1)와, c,d의 액티브와 e의 게이트로 엔모스트랜지스터(N2)를 구성하여 센스앰프구동신호(BSL)의 모스트랜지스터 스위치로 동작한다.
그리고, 이퀄라이저부(2)는 b,c의 액티브와 a의 게이트로 이루어진 엔모스트랜지스터(NM4)와, b,d의 액티브와 a의 게이트로 이루어진 엔모스트랜지스터(NM5)와,c,d의 액티브와 a의 게이트로 이루어진 엔모스트랜지스터(NM3)로 구성된다.
이때, 상기 엔모스트랜지스터(N1~N5)의 게이트로 이용되는 게이트 폴리라인 (A),(B),(C)은 특성상 저항과 커패시턴스가 아주 커서 메탈라인보다 신호전송에서 나쁜 특성을 가지고 있는데, 센스앰프(3)를 구동하는 센스앰프구동제어신호 (BSL),(BSR),(BLEQ)는 동일한 게이트 폴리라인(A),(B),(C)으로 다수의 센스앰프 (3)에 인가됨과 아울러 그 게이트 폴리라인(A),(B),(C)을 엔모스트랜지스터의 게이트로 이용되도록 설계된다.
따라서, 센스앰프어레이(13)는 각각의 센스앰프(3)에 상기 센스앰프구동제어신호(BSL),(BSR),(BLEQ)를 신호특성이 좋지 않은 게이트폴리라인(A),(B),(C)으로 인가받음으로 인하여 센스앰프구동제어신호(BSL),(BSR),(BLEQ)가 도달하는 시점이 각각 달라져서 센싱 동작시에 시차가 발생한다.
그러나, 상기와 같이 동작하는 종래 장치는 센스앰프가 비트라인 이퀄라이저신호와 프리챠지신호 및 비트라인신호를 게이트폴리라인으로 인가받도록 설계되어 있는데, 그 게이트폴리라인은 큰 값의 저항성분과 커패시턴스 성분을 가지고 있어 신호전달특성이 좋지 않아 센스앰프의 센싱동작 수행시 오차가 발생하게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 센스앰프 어레이의 센스앰프구동제어신호 전송라인인 게이트 폴리 라인을 이분할하고, 그 게이트 폴리 라인을 메탈라인으로 션트(Shunt)함으로써 저항성분과 커패시턴스 값을 감소시켜 정확한 센싱 동작을 수행할 수 있도록 한 반도체 메모리장치를 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리장치에 대한 구성을 보인 블록도.
도2는 도1에 있어서, 센스앰프어레이의 상세회로도.
도3은 도2에 있어서, 비트라인접속부와 이퀄라이저부의 레이아웃을 보인도.
도4는 본 발명 반도체 메모리장치의 센스앰프어레이에 대한 상세회로도.
도5는 도4에 있어서, 비트라인접속부와 이퀄라이저부의 레이아웃을 보인도.
도6은 도4에 있어서, 두개의 센스앰프 소정 간격 사이에서 콘택 션트를 형성한 모습을 보인도.
*****도면의 주요부분에 대한 부호의 설명*****
1,5:비트라인접속부 2:이퀄라이저부
3:센스앰프 4:입출력라인접속부
상기와 같은 목적을 달성하기 위한 본 발명은 기억소자의 최소 단위인 셀의 집합체인 셀어레이와, 상기 셀어레이에서 감지되는 미소 전압차이를 감지하여 증폭하는 센스앰프어레이와, 상기 센스앰프어레이부의 셀 데이터 센싱 동작을 인에이블시키는 센스앰프구동제어신호를 출력하는 센스앰프구동부를 구비한 반도체 메모리장치에 있어서, 상기 센스앰프어레이의 센스앰프구동제어신호에 대한 전송경로인 게이트 폴리라인의 상부에 소정 간격을 두고 메탈라인을 배선하고, 상기 센스앰프어레이의 소정 센스앰프 사이를 소정 간격으로 이격한후 그 이격 지점에서 게이트 폴리라인과 메탈라인을 콘택하여 션트(Shunt)하는 것을 특징으로 한다.
이하, 본 발명에 반도체 메모리장치에 대한 작용 및 효과를 첨부한 도면을 상세히 설명한다.
본 발명 반도체 메모리장치의 일반적인 구성은 종래 도1과 동일하며, 다만 도4 및 도5에서 보는 바와같이 본 발명은 센스앰프어레이(13)의 센스앰프구동제어신호(BSL),(BSR),(BLEQ)에 대한 전송경로인 게이트 폴리라인(A),(B),(C)의 상부에 소정 간격을 두고 메탈라인(A'),(B'),(C')을 배선하고, 상기 센스앰프어레이(13)의 소정 센스앰프(3) 사이를 소정 간격으로 이격한후 그 이격 지점에서 게이트 폴리라인(A),(B),(C)과 메탈라인(A'),(B'),(C')을 콘택하여 션트(Shunt)하는 것이 종래와 다르다.
따라서, 본 발명 반도체 메모리장치의 일반적인 동작은 종래와 동일하다. 즉, 도1 및 도4을 참조하여 설명하면, 센스앰프구동부(11)가 센스앰프구동제어신호 (BSL)를 '하이'로 공급하면, 이에 의해 비트라인접속부(1)의 엔모스트랜지스터 (N1),(N2)가 턴온되어 비트라인(BL0),(BLB0)을 통해 셀어레이(10)와 센스앰프(3)가 접속된다.
이때, 상기 센스앰프구동제어신호(BSL)는 메탈라인(A')을 통해 공급되어 공급지연시간이 감소된다.
상기 셀어레이(10)로부터 리드되는 미약한 신호는 상기 비트라인접속부(1)의 엔모스트랜지스터(N1),(N2) 및 비트라인(BL0),(BLB0)을 통해 센스앰프(3)에 인가되어 소정 레벨로 증폭된다.
예를 들어, 리드 데이터가 '하이'인 경우 승압전압(CSP)의 레벨로 풀업되고,반대로 리드 데이터가 '로우'인 경우 하강전압(CSN)의 레벨로 풀다운된다.
이때, 입력라인접속부(4)의 선택신호가 '하이'로 공급되면, 이에 의해 엔모스트랜지스터(N8),(N9)가 턴온되어 상기 센스앰프(3)를 통해 센싱된 데이터가 외부로 출력된다.
상기와 같은 일련의 과정을 통해 셀어레이(10)의 리드 데이터 센싱동작이 종료되면, 센스앰프구동부(11)로부터 이퀄라이저부(2)에 이퀄라이저신호(BLEQ)가 '하이'로 공급되어 엔모스트랜지스터(N3~N5)가 턴온되므로 비트라인(BL0),(BLB0)이 이퀄라이저전압(VBLR)으로 프리챠지된다.
이때, 상기 이퀄라이저신호(BLEQ)는 메탈라인(B')을 통해 공급되어 지연시간이 감소된다.
여기서, 상기와 다른 하부 셀어레이가 비트라인접속부(5)와 비트라인 (BL1),(BLB1)을 통해 센스앰프(3)와 접속되므로 그 센스앰프(3)는 해당 모드에서 입력되는 데이터를 상기와 동일하게 센싱하여 출력하게 된다.
즉, 도5와 같이 본 발명은 센스앰프어레이(13)의 센스앰프구동제어신호 (BSL),(BSR),(BLEQ)에 대한 전송경로인 게이트 폴리라인(A),(B),(C)의 상부에 소정 간격을 두고 메탈라인(A')(B'),(C')을 배선하고, 상기 센스앰프어레이(13)의 임의의 두개의 센스앰프(3) 사이를 소정 간격으로 이격한후 그 이격 지점에서 게이트 폴리라인(A),(B),(C)과 메탈라인(A')(B'),(C')을 콘택 션트(Shunt)하여 그 메탈라인(A')(B'),(C')을 통해 센스앰프구동제어신호(BSL),(BSR),(BLEQ)를 공급함으로써 센스앰프(3)의 위치상에 따른 공급지연시간을 줄이게 되어 정확한 센싱동작을수행하게 된다.
이때, 도6과 같이 상기 콘택 션트(Shunt)는 소정의 두개 센스앰프(3) 사이를 이격하여 배선되는데, 그 콘택 션트(Shunt)에 해당되는 칼럼라인의 셀어레이(10)의 기억소자들 위로 다른 메탈라인을 배선하여 파워 메쉬(Mesh) 또는 클로발신호 라인으로 사용한다.
이상에서 상세히 설명한 바와 같이 본 발명은 메탈라인에서 게이트 폴리 라인으로의 션트(Shunt)가 센스앰프 배열 가운데 부분에서도 이루어짐으로써 센스앰프의 게이트 폴리라인으로 인한 저항값과 커패시턴스를 감소시켜 정확한 센싱동작을 수행할 수 있는 효과가 있다.

Claims (2)

  1. 기억소자의 최소 단위인 셀의 집합체인 셀어레이와, 상기 셀어레이에서 감지되는 미소 전압차이를 감지하여 증폭하는 센스앰프어레이와, 상기 센스앰프어레이부의 셀 데이터 센싱 동작을 인에이블시키는 센스앰프구동제어신호를 출력하는 센스앰프구동부를 구비한 반도체 메모리장치에 있어서, 상기 센스앰프어레이의 센스앰프구동제어신호에 대한 전송경로인 게이트 폴리라인의 상부에 소정 간격을 두고 메탈라인을 배선하고, 상기 센스앰프어레이의 소정 두개의 센스앰프 사이를 소정 간격으로 이격한후 그 이격 지점에서 게이트 폴리라인과 메탈라인을 콘택하여 션트(Shunt)하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 콘택 션트(Shunt)에 해당되는 칼럼라인의 셀어레이의 기억소자들 위로 메탈라인을 배선하여 파워메쉬 또는 클로발신호 라인으로 사용하는 것을 특징으로 하는 반도체 메모리장치.
KR1020000008757A 2000-02-23 2000-02-23 반도체 메모리장치 KR100328842B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000008757A KR100328842B1 (ko) 2000-02-23 2000-02-23 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000008757A KR100328842B1 (ko) 2000-02-23 2000-02-23 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR20010084023A true KR20010084023A (ko) 2001-09-06
KR100328842B1 KR100328842B1 (ko) 2002-03-20

Family

ID=19649153

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000008757A KR100328842B1 (ko) 2000-02-23 2000-02-23 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR100328842B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761854B1 (ko) * 2006-08-08 2007-09-28 삼성전자주식회사 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법
KR101396392B1 (ko) * 2012-08-03 2014-05-20 넷솔 주식회사 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761854B1 (ko) * 2006-08-08 2007-09-28 삼성전자주식회사 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법
US7474549B2 (en) 2006-08-08 2009-01-06 Samsung Electronics Co., Ltd. Bit-line equalizer, semiconductor memory device including the same, and method for manufacturing bit-line equalizer
KR101396392B1 (ko) * 2012-08-03 2014-05-20 넷솔 주식회사 메모리 장치

Also Published As

Publication number Publication date
KR100328842B1 (ko) 2002-03-20

Similar Documents

Publication Publication Date Title
US6985394B2 (en) Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices
US9472264B2 (en) Semiconductor memory device having sense amplifier
KR19980058196A (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
US6275429B1 (en) Memory device and equalizing circuit for memory device
JP4514380B2 (ja) 半導体メモリ装置
US7787318B2 (en) Semiconductor memory device having read operation testing function
KR100328842B1 (ko) 반도체 메모리장치
US8391085B2 (en) Semiconductor memory device capable of matching the timing between sub-amplifier control signal and column selection signal
KR100940265B1 (ko) 센스앰프 전원공급 회로
KR100763247B1 (ko) 로컬 센스앰프를 갖는 반도체 메모리 장치
US20040257895A1 (en) Bit line precharge signal generator for memory device
US7142472B2 (en) Semiconductor memory device and method for testing same
US20020101773A1 (en) Semiconductor memory device having intermediate voltage generating circuit
KR100627515B1 (ko) 메모리 장치 및 그의 테스트 방법
KR102471412B1 (ko) 센스앰프 테스트 장치 및 이를 포함하는 반도체 장치
KR100762905B1 (ko) 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
KR101014996B1 (ko) 테스트 효율을 개선시키는 오픈 비트 라인 타입 반도체메모리 장치의 비트 라인 센스 앰프 회로
KR19980025764A (ko) 비트라인 방전회로를 구비한 반도체 메모리 장치
KR100847761B1 (ko) 전류차를 감지하기 위한 감지증폭기
KR100244460B1 (ko) 센스앰프의 등화 회로
KR20010059962A (ko) 반도체 메모리 장치
KR20010037530A (ko) 센스 앰프 및 그의 오버 드라이브 방법
KR101065338B1 (ko) 반도체메모리소자
KR20020053189A (ko) 반도체 메모리의 센스 앰프 연결 장치
KR20000002337A (ko) 반도체 메모리 장치의 감지 증폭기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee