KR19980025764A - 비트라인 방전회로를 구비한 반도체 메모리 장치 - Google Patents
비트라인 방전회로를 구비한 반도체 메모리 장치 Download PDFInfo
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Abstract
본 발명은 비트라인과 더미비트라인을 방전할 목적으로 Y-어드레스 코딩을 이용한 비트라인(더미비트라인) 방전장치와 ATD에 의한 비트라인(더미비트라인) 방전장치를 함께 사용한 반도체 메모리 장치에 관한 것으로, 메인메모리쎌, 더미메모리쎌, 및 비트라인과 더미비트라인의 데이터를 센싱하기 전에 프리차지하고, 메인메모리쎌과 더미메모리쎌의 전류 차이에 따라 데이터를 독출하는 센스증폭수단을 구비하는 반도체 메모리 장치에 있어서, 리드 사이클에서 입력된 어드레스를 디코딩하여 임의의 비트라인을 선택하기 위한 비트라인 선택수단; 상기 비트라인 선택수단에 의하여 선택되지 않은 비트라인에 충전된 전류를 방전하여 비트라인들 간의 커플링을 방지하기 위한 제1방전수단; 및 상기 비트라인 선택수단과 상기 센스증폭수단 사이에 연결되어, 상기 센스증폭수단에 의한 프리차지 동작 이전에 더미비트라인 및 상기 선택된 비트라인에 충전된 전류를 방전하기 위한 제2방전수단을 포함하여, 비트라인 및 더미비트라인 간의 커플링을 제거하여 메모리쎌에 기록된 데이터를 정확하게 읽어낼 수 있도록 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인과 더미비트라인을 방전할 목적으로 Y-어드레스 코딩을 이용한 비트라인(더미비트라인) 방전장치와 ATD에 의한 비트라인(더미비트라인) 방전장치를 함께 사용한 반도체 메모리 장치에 관한 것이다.
도 3은 종래 기술에 의한 반도체 메모리 장치의 구성을 도시한 것이다. 이 반도체 메모리 장치는 ATD(Address Transition Detection) 회로(도시되지 않음)를 내장하며 NAND형 구조의 메모리쎌 어레이(32)로 되어 있으며, 이 메모리쎌 어레이는 복수의 비트라인과 복수의 워드라인을 가지며, 단위 메모리쎌이 모여 하나의 메모리 스트링(Memory String)을 만들고, 이 메모리 스트링은 비트라인과 워드라인이 만나는 곳에 형성되어 외부에서 입력되는 어드레스 신호에 의해 선택되며, 센스증폭기(Sense Amplifer)(34)를 이용하여 쎌 전류(DL)와 더미쎌 전류(DDL)와의 차이를 감지하여 0 및 1 데이타를 읽어낸다. 센스증폭기(34)는 더미쎌(Dummy Cell)을 기준으로 전류가 많이 흐르는 쎌과 전류가 적게 흐르는(실제 전류는 O uA) 쎌을 구분하여 각각 데이타 1, 0으로 감지하여 증폭하며, 비트라인과 더미비트라인의 데이터를 센싱하기 전에 일정 레벨의 전위로 올리는 프리차지 회로 부분과 쎌 데이타를 증폭하는 차동증폭기(Differential Amplifier)부분으로 나누어진다. 한편 Y-패스 게이트(Y-Pass Gate)(33)는 어드레스를 디코딩하여 임의의 비트라인을 선택하여 센스증폭기(34)에 전기적으로 연결되도록 한다.
도 4 및 도 5는 도 3에 도시된 종래의 장치의 동작을 설명하기 위한 도면이다. 데이터 리드 동작에 의하여, 쎌 51의 데이터 0을 읽은 후(Cycle A), Y-어드레스(Y-ADD)를 바꾸어서 쎌 52의 데이터 0을 읽은 다음(Cycle B), X-어드레스(X-ADD) 및 Y-어드레스(Y-ADD)를 바꾸어서 쎌 53의 데이터 0 쎌을 읽는다(Cycle C)고 가정한다.
Cycle A에서 쎌 51을 읽는 동안 프리차지되는 비트라인 BLO은 접지로의 전류경로가 없으므로 어드레스의 변경에 의하여 쎌이 바뀌기 전까지 프리차지된 레벨을 그대로 유지한다. 다음 Cycle B에서 쎌 52를 읽기 위한 어드레스가 입력되면 BLO는 그대로 레벨을 유지하고, 마찬가지로 프리차지되는 BL2의 레벨도 그대로 유지된다. Cycle C에서 쎌 53을 읽기 위한 어드레스가 입력되면 같은 워드라인의 쎌 54, 55의 데이터 1에 의하여 이미 일정 레벨의 전위를 가진 비트라인 BL0, BL2는 방전된다. 이는 곧 쎌 53의 데이터 0을 읽는 동안 비트라인 BL0 및 BL2의 전위가 유동적으로 변하는 것을 의미하며, 비트라인들 사이의 커패시턴스 성분으로 인해 위의 변화가 비트라인 BL1에 영향을 준다. 즉, 전류가 흐르지 않는 데이터 0을 가진 쎌 53을 읽지만 비트라인 BL0, BL2의 변화로 인하여 BL1에서 BL0 및 BL2로 커플링 전류(Coupling Current)가 흐르므로 결과적으로 센스증폭기에서는 쎌 53의 데이터로 데이터 1이 감지될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 Y-어드레스 코딩을 이용한 방전장치와 ATD에 의한 방전장치를 함께 사용하여 비트라인과 더미비트라인을 방전하는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성블럭도이다.
도 2는 도 1에 도시된 장치의 동작을 설명하는 타이밍도이다.
도 3은 종래 기술에 의한 반도체 메모리 장치의 구성블럭도이다.
도 4 및 도 5는 도 3에 도시된 장치의 동작을 설명하기 위한 도면이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리 장치는, 메인메모리쎌, 더미메모리쎌, 및 비트라인과 더미비트라인의 데이터를 센싱하기 전에 프리차지하고, 메인메모리쎌과 더미메모리쎌의 전류 차이에 따라 데이터를 독출하는 센스증폭수단을 구비하는 반도체 메모리 장치에 있어서, 리드 사이클에서 입력된 어드레스를 디코딩하여 임의의 비트라인을 선택하기 위한 비트라인 선택수단; 상기 비트라인 선택수단에 의하여 선택되지 않은 비트라인에 충전된 전류를 방전하여 비트라인들 간의 커플링을 방지하기 위한 제1방전수단; 및 상기 비트라인 선택수단과 상기 센스증폭수단 사이에 연결되어, 상기 센스증폭수단에 의한 프리차지 동작 이전에 더미비트라인 및 상기 선택된 비트라인에 충전된 전류를 방전하기 위한 제2방전수단을 포함함을 특징으로 한다.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 구성을 도시한 것이며, 도 2는 도 1에 도시된 장치의 동작에 관련되는 파형도이다. 본 발명에서는 선택된 비트라인을 프리차지하기 전에 이웃 비트라인의 전위를 접지 상태로 두기 위하여, 비트라인에 전류싱크(Current Sink) 수단을 장착하고 Y-어드레스 디코딩을 이용하여 접지로 방전하도록 한다. 또한 더미비트라인에 의한 커플링 영향을 줄이기 위해 데이터를 센싱하기 전에 더미 비트라인의 레벨도 접지 레벨로 만들어 준다. 따라서 본 발명은 위에서 언급한 Y-어드레스에 의한 비트라인 방전 방법 외에, ATD에 의해 제어되는 펄스신호를 이용하여 선택비트라인과 더미비트라인의 레벨을 프리차지 동작 이전에 방전하는 수단을 함께 이용한다.
센스증폭기(17)는 2개의 입력을 가지며, 한쪽 입력(DL)은 메인메모리 쎌(12)의 데이터 1 또는 0에 따른 레벨 전압을 갖는 비트라인이며, 다른 한쪽의 입력(DDL)은 더미 메모리쎌(11)이 연결된 더미비트라인이 연결되어 있다.
비트라인들 간의 커플링을 방지하기 위한 비트라인 방전회로(13)는 NMOS 트랜지스터로 구성되며, 그 드레인은 각 비트라인에 연결되고 소오스는 접지로 연결되고 게이트는 소정의 제어신호(Ydis0, Ydis1)에 따라 제어되도록 함으로써 비트라인을 방전할 수 있도록 한다. 즉, 각 리드 사이클마다 선택된 비트라인에 연결된 방전용 트랜지스터는 턴-오프(Turn-off) 되고 나머지 비트라인에 연결된 방전용 트랜지스터는 턴-온(Turn-on) 되도록 하여, 이를 통해 이전의 리드 사이클 동안 충전된 비트라인의 전하가 접지로 방전되도록 한다. 이들 비트라인 방전용 트랜지스터를 제어하기 위한 게이트신호(Ydis0, Ydis1)는 Y-패스 게이트(14)의 제어신호(YA0, YA1)를 반전한 신호로서 이루어진다.
그리고, 센스증폭기 방전회로(15, 16)는 더미비트라인에 의한 커플링 영향을 줄이고 선택된 비트라인을 프리차지 이전에 방전하여 초기화할 수 있도록 다른 방전용 NMOS 트랜지스터로 구성되며, 이는 ATD에 의해 생성된 신호 PDIS에 의하여 제어되도록 한다.
상술한 바와 같이 본 발명에 의한 반도체 메모리 장치는 모든 비트라인에 비트라인 선택 어드레스에 의하여 제어되는 방전회로를 구비하여 선택되지 않은 비트라인를 방전하고 또한 센스증폭기에 방전회로를 부가하여 선택된 비트라인을 프리차지 하기 이전에 방전함으로써, 비트라인 및 더미비트라인 간의 커플링을 제거하여 메모리쎌에 기록된 데이터를 정확하게 읽어낼 수 있도록 한다.
Claims (1)
- 메인메모리쎌, 더미메모리쎌, 및 비트라인과 더미비트라인의 데이터를 센싱하기 전에 프리차지하고, 메인메모리쎌과 더미메모리쎌의 전류 차이에 따라 데이터를 독출하는 센스증폭수단을 구비하는 반도체 메모리 장치에 있어서,리드 사이클에서 입력된 어드레스를 디코딩하여 임의의 비트라인을 선택하기 위한 비트라인 선택수단;상기 비트라인 선택수단에 의하여 선택되지 않은 비트라인에 충전된 전류를 방전하여 비트라인들 간의 커플링을 방지하기 위한 제1방전수단; 및상기 비트라인 선택수단과 상기 센스증폭수단 사이에 연결되어, 상기 센스증폭수단에 의한 프리차지 동작 이전에 더미비트라인 및 상기 선택된 비트라인에 충전된 전류를 방전하기 위한 제2방전수단을 포함함을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960044005A KR100234390B1 (ko) | 1996-10-04 | 1996-10-04 | 비트라인 방전회로를 구비한 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960044005A KR100234390B1 (ko) | 1996-10-04 | 1996-10-04 | 비트라인 방전회로를 구비한 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980025764A true KR19980025764A (ko) | 1998-07-15 |
KR100234390B1 KR100234390B1 (ko) | 1999-12-15 |
Family
ID=19476258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960044005A KR100234390B1 (ko) | 1996-10-04 | 1996-10-04 | 비트라인 방전회로를 구비한 반도체 메모리 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100234390B1 (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100328554B1 (ko) * | 1999-06-29 | 2002-03-14 | 박종섭 | 반도체 메모리용 비트라인 센스앰프 |
KR100481826B1 (ko) * | 1997-05-09 | 2005-07-18 | 삼성전자주식회사 | 반도체메모리장치의비트라인디스챠아지회로 |
KR100736408B1 (ko) * | 2006-06-10 | 2007-07-09 | 삼성전자주식회사 | 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1996
- 1996-10-04 KR KR1019960044005A patent/KR100234390B1/ko not_active IP Right Cessation
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KR100328554B1 (ko) * | 1999-06-29 | 2002-03-14 | 박종섭 | 반도체 메모리용 비트라인 센스앰프 |
KR100736408B1 (ko) * | 2006-06-10 | 2007-07-09 | 삼성전자주식회사 | 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법 |
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---|---|
KR100234390B1 (ko) | 1999-12-15 |
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