KR100481826B1 - 반도체메모리장치의비트라인디스챠아지회로 - Google Patents

반도체메모리장치의비트라인디스챠아지회로 Download PDF

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KR100481826B1
KR100481826B1 KR1019970018032A KR19970018032A KR100481826B1 KR 100481826 B1 KR100481826 B1 KR 100481826B1 KR 1019970018032 A KR1019970018032 A KR 1019970018032A KR 19970018032 A KR19970018032 A KR 19970018032A KR 100481826 B1 KR100481826 B1 KR 100481826B1
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Abstract

본 발명은 비트라인 방전회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 복수개의 행과 열들이 매트릭스 형태로 연결되며, 상기 워드 라인 행과 비트 라인 열이 서로 교차되는 곳에 메인 셀 들이 형성되어 데이터를 저장하는 메인 셀 어레이와; 복수개의 행과 열들이 매트릭스 형태로 연결되며, 더미 워드 라인 행과 더미 비트 라인 열이 서로 교차되는 곳에 더미 셀들이 형성되어 상기 메인 셀에 저장된 데이터를 감지하는 기준전류레벨을 제공하는 더미 셀 어레이와; 상기 복수개의 메인 비트 라인들 중 선택된 메인 비트 라인과 연결, 분리되는 메인 데이터 라인과; 상기 더미 비트 라인들 중 소정 더미 비트 라인과 연결, 분리되는 더미 데이터 라인과; 외부로부터 인가된 제 1 열 선택신호와 제 2 열 선택신호에 의해 선택된 메인 비트 라인을 상기 데이터 라인과 연결, 분리하는 제 1 전달수단과; 외부로부터 전원전압을 인가받아 상기 더미 비트 라인을 상기 더미 데이터 라인과 연결, 분리하는 제 2 전달수단과; 외부로부터 인가된 제 1 제어신호에 응답하여 인에이블되고, 외부로부터 인가된 제 2 제어신호에 응답하여 선택된 메인 비트 라인과 더미 비트 라인을 각각 제 1 전압레벨로 디스챠아지하고, 외부로부터 인가된 제 3 제어신호에 응답하여 상기 메인 비트 라인과 더미 비트 라인을 각각 제 2 전압레벨로 프리챠아지하며, 독출시 메인 셀에 저장된 데이터를 감지하여 출력하는 감지 증폭수단과; 상기 제 1 제어신호와 상기 제 2 열 선택신호를 반전시킨 신호를 조합한 제 4 제어신호에 응답하여 선택된 비트 라인과 비선택된 메인 비트 라인을 동시에 제 1 전압레벨로 디스챠아지하는 제 1 디스챠아지 수단과; 상기 제 1 제어신호에 응답하여 복수개의 더미 비트 라인들을 일시에 제 1 전압레벨로 디스챠아지하는 제 2 디스챠아지 수단을 포함한다.

Description

반도체 메모리 장치의 비트 라인 디스챠아지 회로{semiconductor memory device}
본 발명은 비트 라인을 디스챠아지하는 반도체 메모리 장치에 관한 것이다. 반도체 메모리 장치는 빠른 시간 내에 정보를 판독하기 위해 선택하고자 하는 메인셀의 비트 라인을 프리챠아지(precharge) 시킨다. 상기 비트 라인을 소정 전압레벨로 프리챠아지 시키게 되면, 메인셀에 저장된 데이터를 상기 프리챠아지 레벨에서부터 빨리 감지 해낼 수 있다. 즉, 감지 증폭 회로의 차동증폭기의 이득이 증가하여 데이터 감지속도는 빨라진다.
도 1을 참고하면, 비트 라인 디스챠아지회로를 구비한 반도체 메모리 장치는 어드레스 천이 검출 회로(Address Transition Detection)로부터 제어신호들을 인가받는다. 상기 어드레스 천이 검출 회로는 외부로부터 인가된 열 어드레스 신호의 천이를 감지하며, 상기 어드레스 천이를 감지한 신호는 비동기 반도체 메모리 장치를 내부적으로 동기화하는 역할을 수행하게 된다. 상기 어드레스 천이 검출 회로로부터 발생되는 제어신호들(NCESA1, φDIS, φPRE)은 감지 증폭 회로의 동작을 위해서 필요한 펄스 신호들이다.
반도체 메모리 장치는 선택된 비트 라인을 프리챠아지하기 이전에 선택된 비트 라인의 전압레벨을 문턱전압레벨 이하로 디스챠아지한다. 이는 상기 비트 라인을 프리챠아지하기 이전에 비트 라인을 디스챠아지시킴으로써 프리챠아지 시간을 단축할 수 있기 때문이다. 또 프리챠아지구간에서 메인 셀 데이터 라인과 더미 셀 데이터 라인의 응답 속도를 어느 정도 같게 하여 감지 증폭기가 안정된 동작을 하도록 해준다. 이것이 바로 비트 라인 디스챠아지회로의 역할이라 할 수 있다.
이하 종래실시예에 따른 비트 라인 디스챠아지회로의 동작을 참고도면 도 1 및 도 2에 의거하여 설명하면 다음과 같다.
도 2에는 반도체 메모리 장치의 비트 라인 디스챠아지회로에 인가되는 제어신호들의 타이밍도가 도시되어 있다.
도 1을 참고하면, 비트 라인 디스챠아지 회로를 구비하는 반도체 메모리 장치는 메인 셀 어레이(100), 더미 셀 어레이(200), 제 1 전달회로(300), 제 2 전달회로(400), 감지 증폭기(500), 그리고 디스챠아지 회로(600)를 포함한다.
메인 셀 어레이(100)는 데이터를 저장하는 곳으로서 외부로부터 인가된 열 선택신호들(YA, YB)에 의해 소정 메인 비트 라인이 선택된다. 상기 선택된 메인 비트 라인은 제 1 전달회로(300)를 통해 메인 데이터 라인과 연결된다. 그리고 더미 비트 라인은 제 2 전달회로를 통해 더미 데이터 라인과 연결된다.
상기 감지 증폭기(500)는 어드레스 천이 검출 회로로부터 발생된 제 1 제어신호(NCESA1), 제 2 제어신호(φDIS) 및 제 3 제어신호(φPRE)를 인가받는다. 외부로부터 인가된 제 1 제어신호(NCESA1)에 의해 감지 증폭기(500)는 인에이블된다. 그리고, 상기 제 2 제어신호(φDIS)에 응답하여 선택된 메인 비트 라인과 더미 비트 라인은 접지 전압 레벨로 디스챠아지 된다. 그 후에, 상기 제 3 제어신호(φPRE)에 응답하여 메인 비트 라인과 더미 비트 라인을 전원전압레벨로 프리챠아지하여 메인 셀 감지회로(510)와 더미 셀 감지회로(520)로부터 발생된 감지신호들(SO, DSO)에 따라 메인 셀에 저장된 데이터를 감지하여 증폭한다.
그리고 디스챠아지 회로(600)는 상기 열 선택신호들(YA, YB)에 의해 선택된 메인 비트 라인을 제외한 비선택 메인 비트 라인을 일시에 디스챠아지한다.
그러나, 상술한 바와 같은 비트라인 디스챠아지 회로는, 독출 동작을 하기 이전에 비트 라인을 디스챠아지 할 때 메인 비트 라인들은 감지 증폭 회로와 메인 비트 라인 디스챠아지회로를 통해 디스챠아지 되지만, 더미의 비트 라인들은 감지 증폭 회로에 의해서만 디스챠아지가 이루진다. 그러므로 비트 라인들의 로오드(load)가 큰 경우에는 메인 비트 라인은 감지 증폭기와 디스챠지회로를 통해 디스챠아지 구간에서 비트 라인을 모두 디스챠아지 시킬 수 있지만, 더미 비트 라인은 감지 증폭기에 의해서만 디스챠아지가 이루어진다.
그러므로 디스챠지 구간내에 더미 비트 라인이 미처 다 디스챠지되지 못하고 프리챠지 구간으로 바뀌게 되면 미처 디스챠아지되지 못한 더미 비트 라인은 메인 비트 라인보다 전압레벨이 높아지게 된다. 그 결과 프리챠아지 구간에서 전압레벨이 높은 더미 비트 라인이 메인 비트 라인보다 빨리 소정 전원전압레벨로 프리챠아지 된다. 따라서, 감지 증폭 회로는 더미 셀 감지회로(520)로부터 발생되는 감지신호(DSO)가 메인 셀 감지회로(510)로부터 발생되는 감지신호(SO)보다 전압레벨이 높게 되어 상기 감지신호들(SO, DSO)간의 플립현상(flip)이 일어나게 된다.
그리고 도 3A와 도 3B에 도시된 바와 같이, 예를 들어 제 1 독출구간에서 1번 셀이 선택되고, 제 2 독출구간에서 2번 셀이 선택되고, 제 3 독출구간에서는 3번 셀이 순차적으로 선택된다고 하자. 이때 3번 셀의 오른쪽 비트라인 옆에는 1번 셀의 비트라인이 위치하고 있다. 그리고 1번 셀을 읽는 제 1 독출구간에서 제 2 독출구간으로 넘어갈 때 제 2 열 선택신호(YB)의 레벨이 바뀌지 않고 그대로 유지되기 때문에 1번 셀이 연결된 비트 라인은 아직 디스챠아지되지 않은 상태이다. 이때 제 2 제어신호(φDIS)가 로우레벨인동안에 제 3 제어신호(φPRE)가 인에이블되면, 3번 셀의 비트 라인은 프리챠지되면서, 1번 셀의 비트 라인은 접지전압레벨로 디스챠지된다. 그러므로 비트 라인들간에 커플링(coupling)이 발생하여 셀의 감지가 늦어지거나, 독출 실패(read fail)가 일어날 수 있는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 메인 비트라인과 더미 비트 라인들의 디스챠아지 속도를 같게 하여 감지 증폭기가 데이터를 정확하게 감지해낼수 있고, 동시에 소정셀들의 비트 라인들간이 커플링에 의해 데이터 감지 속도가 떨어지는 것을 보완할 수 있는 비트 라인 디스챠아지 회로를 제공하는데 있다.
(구성)
본 발명은 비트라인 디스챠지 하는 반도체 메모리 장치에 관한 것으로서, 행 방향으로 신장하는 메인 워드 라인들과; 열 방향으로 신장하는 메인 비트 라인들과; 상기 메인 워드 라인들과 메인 비트 라인들이 서로 교차되는 영역에 메인 셀 들이 형성되어 데이터를 저장하는 메인 셀 어레이와; 행 방향으로 신장하는 더미 워드라인들과; 열 방향으로 신장하는 더미 비트라인들과; 상기 더미 워드 라인들과 더미 비트 라인들이 서로 교차되는 영역에 더미 셀들이 형성되어 상기 메인 셀에 저장된 데이터를 감지하는 기준전류레벨을 제공하는 더미 셀 어레이와; 상기 메인 비트 라인들 중 선택된 메인 비트 라인과 연결, 분리되는 메인 데이터 라인과; 상기 더미 비트 라인들 중 소정 더미 비트 라인과 연결, 분리되는 더미 데이터 라인과; 외부로부터 인가된 제 1 열 선택신호와 제 2 열 선택신호에 의해 선택된 메인 비트 라인을 상기 데이터 라인과 연결, 분리하는 제 1 전달수단과; 외부로부터 전원전압을 인가받아 상기 더미 비트 라인을 상기 더미 데이터 라인과 연결, 분리하는 제 2 전달수단과; 외부로부터 인가된 제 1 제어신호에 응답하여 인에이블되고, 외부로부터 인가된 제 2 제어신호에 응답하여 선택된 메인 비트 라인과 더미 비트 라인을 각각 제 1 전압레벨로 디스챠아지하고, 외부로부터 인가된 제 3 제어신호에 응답하여 상기 메인 비트 라인과 더미 비트 라인을 각각 제 2 전압레벨로 프리챠아지하며, 독출시 메인 셀에 저장된 데이터를 감지하여 출력하는 감지 증폭수단과; 상기 제 1 제어신호와 상기 제 2 열 선택신호를 반전시킨 신호를 조합한 제 4 제어신호에 응답하여 선택된 비트 라인과 비선택된 메인 비트 라인을 동시에 제 1 전압레벨로 디스챠아지하는 제 1 디스챠아지 수단과; 상기 제 1 제어신호에 응답하여 복수개의 더미 비트 라인들을 일시에 제 1 전압레벨로 디스챠아지하는 제 2 디스챠아지 수단을 포함한다.
이 회로의 바람직한 실시예에 있어서, 상기 감지 증폭수단은 상기 제 1 제어신호에 응답하여 인에이블되고 상기 제 2 제어신호에 응답하여 선택된 비트 라인을 제 1 전압레벨로 디스챠아지하고 상기 제 3 제어신호에 응답하여 상기 메인 비트 라인을 제 2 전압레벨로 프리챠아지하며 독출시 제 1 감지신호를 발생하는 제 1 감지수단과, 상기 제 1 제어신호에 응답하여 인에이블되고 상기 제 2 제어신호에 응답하여 더미 비트라인을 제 1 전압레벨로 디스챠아지하고 제 3 제어신호에 응답하여 더미 비트 라인을 제 2 전압레벨로 프리챠아지하며 독출시 제 2 감지신호를 발생하는 제 2 감지수단과,
독출시 상기 제 1 감지신호와 제 2 감지신호를 인가받고, 상기 감지신호들의 전압차를 증폭하여 출력하는 차동 증폭기를 포함한다.
이 회로의 바람직한 실시예에 있어서, 상기 제 1 전압레벨은 접지전압레벨이고, 제 2 전압레벨은 전원전압레벨인 것을 특징으로 한다.
이 회로의 바람직한 실시예에 있어서, 제 1 디스챠아지 수단은 게이트에 제 4 제어신호가 인가되고, 드레인이 복수개의 메인 비트라인에 각각 연결되고, 소오스들이 상호 접속되어 접지 된 트랜지스터들을 포함한다.
이 회로의 바람직한 실시예에 있어서, 제 2 디스챠아지 수단은 게이트에 제 1 제어신호가 인가되고, 드레인이 상호 접속된 복수개 더미 비트 라인들에 연결되고, 소스가 접지 된 트랜지스터를 포함한다.
이와 같은 장치에 의해서 메인 비트 라인과 메인 비트 라인을 적정 전압레벨로 챠아지시킴으로써 감지 증폭기는 메인 비트 라인과 더미 비트 라인들간의 전압이 거의 일치하도록하여 안정적인 데이터를 감지해 낼 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참고도면 도 4내지 도 5, 도 6에 의거하면 설명하면 다음과 같다.
도 4에는 반도체 메모리 장치의 비트라인을 디스챠이지 위한 회로도 상세하게 도시되어 있다.
반도체 메모리 장치에서의 비트 라인 디스챠아지를 위한 회로는, 메인 셀 어레이(100), 더미 셀 어레이(200), 제 1 전달회로(300), 제 2 전달회로(400), 감지 증폭기(500), 제 1 디스챠아지 회로(600), 그리고 제 2 디스챠아지 회로(700)를 포함한다. 상기 메인 셀 어레이(100)는 복수개의 워드 라인들과 비트 라인들이 교차되는 영역에 메인 셀들이 존재하여 데이터를 저장한다. 더미 셀 어레이(200)는 상기 메인 셀 어레이(100)와 동일한 구성을 가지며, 더미 비트 라인과 더미 워드 라인이 교차되는 영역에 더미 셀이 형성된다.
제 1 전달회로(300)는 디코더에 소정 열 어드레스신호가 인가되어 발생되는 제 1 열 선택신호(YA)와 제 2 열 선택신호(YB)를 인가받는다. 상기 제 1 전달회로(300)는 게이트에 제 1 열 선택신호(YA)가 인가되고, 소오스가 메인 데이터 라인에 연결되는 병렬 연결된 상위 트랜지스터들과, 게이트에 제 2 열 선택신호(YB)가 인가되고, 소오스가 메인 비트 라인들과 각각 연결되며, 드레인이 상기 하위 트랜지스터 하나에 복수개가 접속되는 하위 트랜지스터들로 구성된다. 제 2 전달 회로(400)는 게이트에 전원전압이 인가되고, 소오스가 더미 데이터 라인에 연결되고, 드레인이 더미 비트 라인에 연결되는 트랜지스터들로 구비된다.
그리고 감지 증폭기(500)는 어드레스 천이 검출 회로로부터 발생되는 제 1 제어신호(NCESA1), 제 2 제어신호(φDIS), 제 3 제어신호(φPRE)를 인가받는다. 상기 감지 증폭기(500)는 메인 셀 감지회로(510)와 더미 셀 감지회로(520)와, 그리고 차동증폭기(530)를 포함한다. 상기 메인 셀 감지회로(510)는 게이트에 상기 제 2 제어신호(φDIS)가 인가되고 소오스에 전원전압을 인가받는 제 1 트랜지스터(511)와 소오스가 상기 제 1 트랜지스터(511)의 드레인에 연결되고 드레인이 출력단에 연결되는 제 2 트랜지스터(512)와, 게이트에 상기 제 3 제어신호(φPRE)가 인가되고 드레인에 전원전압이 인가되며 소오스가 출력단에 연결되는 제 3 트랜지스터(513)들로 구비된다.
아울러, 입력단에 상기 제 1 제어신호(NCESA1)가 인가되는 인버터(INV1)와 상기 인버터(INV1)의 출력단에 게이트가 연결되고 소오스가 메인 데이터 라인에 연결되고 드레인이 출력단에 연결되는 제 4 트랜지스터(514)와, 게이트가 메인 데이터 라인에 연결되고 드레인이 상기 인버터(INV1)의 출력단에 연결되고, 소오스가 접지된 제 5 트랜지스터(515)와, 게이트에 상기 제 2 제어신호(φDIS)가 인가되고 드레인이 메인 데이터 라인에 연결되고 소오스가 접지 된 제 6 트랜지스터(516)를 포함한다.
그리고 상기 감지 증폭기(500)의 더미 셀 감지회로(520)는 입력단에 제 1 제어신호(NCESA1)가 인가되는 인버터(INV2)와, 게이트에 상기 제 2 제어신호(φDIS)가 인가되고, 소오스에 전원전압이 인가되는 제 1 트랜지스터(521)와, 게이트가 상기 메인 셀 감지회로(510)의 제 2 트랜지스터(512)의 게이트와 연결되고 드레인이 출력단에 연결되는 제 2 트랜지스터(522)와, 게이트에 상기 제 3 제어신호(φPRE)가 인가되고, 드레인에 전원전압이 인가되고, 소오스가 출력단에 연결되는 제 3 트랜지스터(523)들로 구비된다.
더불어 게이트가 상기 인버터(INV2)의 출력단에 연결되고, 드레인이 츨력단에 연결되고, 소오스가 더미 데이터 라인에 연결되는 제 4 트랜지스터(524)와, 게이트가 더미 데이터 라인에 연결되고 드레인이 상기 인버터(INV2)의 출력단에 연결되고 소오스가 접지 된 제 5 트랜지스터(525)와, 게이트에 상기 제 2 제어신호(DIS)가 인가되고 드레인이 더미 데이터 라인에 연결되고 소오스가 접지 된 제 6 트랜지스터(526)를 포함한다.
제 1 디스챠아지 회로(700)는 게이트들에 제 4 제어신호(φDIS_NYB)가 인가되고, 드레인이 메인 비트 라인들과 각각 연결되고, 소오스는 상호 접속되어 접지 된 복수개의 트랜지스터들로 구성된다. 그리고 제 2 디스챠아지 회로(700)는 게이트에 제 2 제어신호(φDIS)가 인가되고, 드레인이 더미 비트 라인들의 상호 접속점에 연결되고 소오스가 접지 된 트랜지스터를 포함한다.
상술한 바와 같은 구성을 갖는 비트 라인 디스챠아지회로를 참고도면 도 4 및 도 5에 의거하여 설명하면 다음과 같다.
도 5에는 도 4에 인가되는 제어신호들이 출력 타이밍도가 도시되어 있다.
감지 증폭기(500)의 일입력단은 선택된 메인 비트 라인이 제 1 전달회로(300)를 통해 연결된 메인 데이터 라인이며, 타입력단은 더미 비트 라인이 제 2 전달회로(400)를 통해 연결된 더미 데이터 라인이다.
그리고 상기 더미 셀은 메인 셀에 저장된 데이터를 감지하는데 기준전류레벨을 제공하며, 워스트의 경우(worst case), 온 셀에 흐르는 전류의 반만을 이용하는 전류원이다. 그러므로 더미 셀은 절반의 적은 전류를 가지며, 메인 셀에 상기 전류보다 많은 전류가 흐르면 온셀로 판단하고, 상기 전류보다 메인 셀에 적은 전류가 흐르면 오프셀로 판단한다.
도 4를 참고하면, 상기 감지 증폭기(500)는 제 1 제어신호(NCESA1)로 인해 인에이블된다. 상기 감지 증폭기에서 외부로부터 인가되는 제어신호들(φDIS, φPRE)에 응답하여 감지신호들(SO, DSO)을 발생하는 메인 셀 감지회로(510)와 더미 셀 감지회로(520)는 동일한 구성을 갖고, 동일한 신호를 인가받으므로 상기 감지회로들을 함께 더불어 설명하고자 한다.
상기 하이레벨의 제 2 제어신호(φDIS)를 인가받은 제 6 트랜지스터들(516, 526)은 메인 데이터 라인과 더미 데이터 라인을 트랜지스터의 문턱전압 이하인 접지전압레벨로 디스챠아지한다. 그리고 제 1 트랜지스터(511)는 상기 메인 데이터 라인이 디스챠아지되는 동안 파워 쇼트(power short)가 되지 않도록 이를 방지한다. 상기 제 1 트랜지스터들(511, 521)과 제 6 트랜지스터들(516, 526)은 동일한 제 1 제어신호(φDIS)를 인가받지만 제 1 트랜지스터(511)는 PMOS 트랜지스터이며, 상기 제 6 트랜지스터(516)는 NMOS 트랜지스터들로서 상기 메인 데이터 라인이 디스챠지되는 동안에 제 1 트랜지스터는 오프되어 파워 쇼트(power short)를 방지하는 역할을 한다.
그리고 제 2 트랜지스터들(512, 522)은 감지 증폭기(500)의 전원전압을 공급하는 로오드(load) 트랜지스터이다. 제 1 제어신호(NCESA1)를 인가받는 인버터들(INV1, INV2)은 제 4 트랜지스터들(514, 524)과 제 5 트랜지스터들(515, 525)을 온오프 시킴으로써 메인 셀과 더미 셀의 비트 라인에 흐르는 전류의 차를 전압레벨로 바꾸어 이를 증폭하는 증폭기로서의 역할도 한다.
제 3 제어신호(φPRE)가 로우레벨인 동안 즉 디스챠지구간동안 제 3 트랜지스터(513)는 턴-오프된다. 상기 인버터들(INV1, INV1')의 출력단에 메인 바이어스 전압(MBIAS)이 인가되는 노드와 더미 바이어스 전압(DBIAS)이 인가되는 노드는 전원전압레벨 근처까지 챠아지된다. 그러므로 제 3 제어신호(φPRE)에 의해 프리챠아지구간이 될 때 제 4 트랜지스터들(514, 524)은 바로 턴-온되어 빠른 시간 내에 메인 비트 라인과 더미 비트 라인을 전원전압레벨까지 프리챠아지한다. 그리고 제 6 트랜지스터들(516, 526)은 상기 하이레벨의 제 1 제어신호(NCESA1)에 응답하여 디스챠아지 구간동안 상기 선택된 메인 비트 라인과 더미 비트 라인을 접지전압레벨로 디스챠지한다.
계속해서, 제 1 전달회로(300)는 디코더로부터 상위 어드레스신호 3개를 디코딩하여 발생되는 제 1 열 선택신호(YA), 하위 어드레스 신호 3 개를 디코딩하여 발생되는 제 2 열 선택신호(YB)를 인가받아 소정 메인 비트 라인을 선택하게 된다. 이때 상기 제 1 열 선택신호(YA)를 인가받는 병렬 연결된 8개의 트랜지스터 하나에 제 2 열 선택신호(YB)를 인가받는 8개의 하위 트랜지스터들이 연결되어 있어 비트라인이 선택된다.
제 2 전달회로(400)는 게이트에 전원전압이 인가되며, 게이트와 소오스의 전압차가 문턱전압보다 높으면 더미 비트 라인과 더미 데이터 라인을 연결하여 준다.
제 1 디스챠아지 회로(600)는 게이트에 상기 제 2 열 선택신호(YB)와 위상이 반대인 신호(NYB)와, 제 2 제어신호(φDIS)를 조합한 제 2 제어신호(φDIS_NYB)를 인가받아 제 2 열 선택신호(YB)에 의해 선택되지 않은 비트 라인들뿐만 아니라, 제 1 제어신호(NCESA1)가 하이레벨인 동안에도 선택된 비트 라인을 디스챠아지한다. 그러므로 선택되는 메인 비트 라인은 감지 증폭기(500)의 제 6 트랜지스터(516)와 제 1 디스챠지 회로(600)를 통해 디스챠지된다. 즉 비트 라인의 로오드를 반으로 나누어 접지전압레벨로 디스챠지할 수 있다.
그리고 제 2 디스챠아지 회로(700)는 게이트에 인가되는 제 2 제어신호(φDIS)에 의해 더미 비트 라인들을 일시에 접지전압레벨로 디스챠지한다. 상기 제 2 제어신호(φDIS)는 더미 셀 감지회로(520)의 제 6 트랜지스터(526)와 제 2 디스챠아지 회로(700)에 동시에 인가되므로 더미 비트 라인은 반씩 나누어 양쪽으로 디스챠아지된다. 이로써 메인 비트 라인과 더미 비트라인의 디스챠아지 속도는 어느정도 같게 되어 프리챠지구간에서 메인 비트 라인과 더미 비트 라인의 전압레벨이 같도록 한다.
도 6에는 종래 문제점이 해결되어 출력되는 신호들의 타이밍도가 도시되어 있다.
도 6 에 도시된 바와 같이, 특정 셀 들의 비트 라인들간에 일어나던 커플링 현상도 발생되지 않음을 알 수 있다.
예를 들어, 제 1 독출구간동안에 1번 셀이 선택되고, 제 2 독출구간동안에 2번 셀이 선택되고, 제 1 독출기간동안 3번 셀이 선택된다고 하자. 3번 셀의 오른쪽 비트 라인 옆에는 1번 셀이 비트 라인이 존재한다. 종래 1번 셀은 제 2 열 선택신호(YB)와는 위상이 반대인 제어신호(NYB)가 인가되었지만, 본 발명에서는 상기 제 2 열 선택신호(YB)와는 위상이 반대인 신호와 제 2 제어신호(φDIS)를 조합한 제 4 제어신호를 제 1 디스챠아지 회로(600)에 인가한다. 그러므로 제 4 제어신호(φDIS_NYB)에 포함되는 제 2 제어신호(φDIS)가 하이레벨인 동안에는 감지 증폭기(500)의 트랜지스터(516)와 제 1 디스챠아지 회로(600)는 메인 비트 라인을 반씩 나누어 접지전압레벨로 디스챠아지 되기 때문에 비트 라인들 사이의 커플링에 의해 데이터 감지 속도가 떨어진다거나, 독출 오류가 발생되는 것을 막을 수 있다.
상술한 바와 같은, 상기 비트 라인 디스챠지회로는 메인 비트 라인을 디스챠아지하는 회로외에도 더미 비트 라인을 디스챠아지하는 회로를 연결시켜 줌으로써, 비트 라인들을 디스챠아지 할 때 메인 비트 라인과 더미 비트 라인들이 비슷한 속도로 접지전압레벨로 디스챠지 되어 프리챠지 후에 메인 비트 라인과 더미 비트 라인의 전압레벨이 비슷하게 되어 감지 증폭기가 메인 셀의 데이터를 안정적으로 감지해 내는 효과가 있다.
도 1은 종래 실시예에 따른 비트 라인 디스챠아지회로를 보여주는 회로;
도 2는 감지 증폭기와 비트 라인 디스챠아지회로에 인가되는 제어신호들의 타이밍도;
도 3A는 도 1의 문제점을 보여주는 회로도;
도 3B는 도 3A에 의한 제어신호들의 출력 타이밍도;
도 4는 본 발명의 실시예에 따른 비트 라인 디스챠아지회로를 상세하게 보여주는 회로;
도 5는 도 4에 인가되는 제어신호들의 타이밍도;
도 6은 도 3B의 문제점을 개선한 제어신호들의 출력 타이밍도;
*도면의 주요부분에 대한 부호 설명
100 : 메인 셀 어레이 200 : 더미 셀 어레이
300 : 제 1 전달회로 400 : 제 2 전달회로
500 : 감지 증폭 회로 600 : 제 1 디스챠아지회로
700 : 제 2 디스챠아지회로

Claims (5)

  1. 행 방향으로 신장하는 메인 워드 라인들과;
    열 방향으로 신장하는 메인 비트 라인들과;
    상기 메인 워드 라인들과 메인 비트 라인들이 서로 교차되는 영역에 메인 셀 들이 형성되어 데이터를 저장하는 메인 셀 어레이와;
    행 방향으로 신장하는 더미 워드라인들과;
    열 방향으로 신장하는 더미 비트라인들과;
    상기 더미 워드 라인들과 더미 비트 라인들이 서로 교차되는 영역에 더미 셀들이 형성되어 상기 메인 셀에 저장된 데이터를 감지하는 기준전류레벨을 제공하는 더미 셀 어레이와;
    상기 메인 비트 라인들 중 선택된 메인 비트 라인과 연결, 분리되는 메인 데이터 라인과;
    상기 더미 비트 라인들 중 소정 더미 비트 라인과 연결, 분리되는 더미 데이터 라인과;
    외부로부터 인가된 제 1 열 선택신호와 제 2 열 선택신호에 의해 선택된 메인 비트 라인을 상기 데이터 라인과 연결, 분리하는 제 1 전달수단과;
    외부로부터 전원전압을 인가받아 상기 더미 비트 라인을 상기 더미 데이터 라인과 연결, 분리하는 제 2 전달수단과;
    외부로부터 인가된 제 1 제어신호에 응답하여 인에이블되고, 외부로부터 인가된 제 2 제어신호에 응답하여 선택된 메인 비트 라인과 더미 비트 라인을 제 1 전압레벨로 디스챠아지하고, 외부로부터 인가된 제 3 제어신호에 응답하여 상기 메인 비트 라인과 더미 비트 라인을 각각 제 2 전압레벨로 프리챠아지하며, 독출시 메인 셀에 저장된 데이터를 감지하여 출력하는 감지 증폭수단과;
    상기 제 1 제어신호와 상기 제 2 열 선택신호를 반전시킨 신호를 조합한 제 4 제어신호에 응답하여 선택된 메인 비트 라인과 비선택된 메인 비트 라인을 동시에 제 1 전압레벨로 디스챠아지하되, 상기 메인 비트 라인들을 상기 감지 증폭수단과 반씩 나누어 디스챠아지하는 제 1 디스챠아지 수단과;
    상기 제 1 제어신호에 응답하여 복수개의 더미 비트 라인들을 일시에 제 1 전압레벨로 디스챠아지하되, 사익 더미 비트 라인들을 상기 감지 증폭수단과 반씩 나누어 디스챠아지하는 제 2 디스챠아지 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지 증폭수단은,
    상기 제 1 제어신호에 응답하여 인에이블되고, 상기 제 2 제어신호에 응답하여 선택된 비트 라인을 제 1 전압레벨로 디스챠아지하고, 상기 제 3 제어신호에 응답하여 상기 메인 비트 라인을 제 2 전압레벨로 프리챠아지하며, 독출시 제 1 감지신호를 발생하는 제 1 감지수단과;
    상기 제 1 제어신호에 응답하여 인에이블되고, 상기 제 2 제어신호에 응답하여 더미 비트라인을 제 1 전압레벨로 디스챠아지하고, 제 3 제어신호에 응답하여 더미 비트 라인을 제 2 전압레벨로 프리챠아지하며, 독출시 제 2 감지신호를 발생하는 제 2 감지수단과;
    독출시 상기 제 1 감지신호와 제 2 감지신호를 인가받고, 상기 감지신호들의 전압차를 증폭하여 출력하는 차동 증폭기를 포함하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전압레벨은 접지전압레벨이고, 제 2 전압레벨은 전원전압레벨인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    제 1 디스챠아지 수단은,
    게이트에 제 4 제어신호가 인가되고, 드레인이 복수개의 메인 비트라인에 각각 연결되고, 소오스들이 상호 접속되어 접지 된 트랜지스터들을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    제 2 디스챠아지 수단은,
    게이트에 제 1 제어신호가 인가되고, 드레인이 상호 접속된 복수개 더미 비트 라인들에 연결되고, 소스가 접지 된 트랜지스터를 포함하는 반도체 메모리 장치.
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