KR101128728B1 - 레퍼런스전압 생성장치 - Google Patents

Abstract

본 발명은 레퍼런스전압 생성장치를 개시한다.

본 발명의 레퍼런스전압 생성장치는 비트라인과 동일한 구조로 셀 어레이 내에 설치되며, 연결된 복수개의 셀들 중 어느 하나를 레퍼런스 셀로 하여 컨트롤 게이트 전압을 인가받아 레퍼런스 전압의 발생을 유도하는 레퍼런스 비트라인 및 상기 컨트롤 게이트 전압을 발생시키는 컨트롤전압 생성부를 구비하며, 특히 셀 어레이 내의 더미 비트라인을 레퍼런스 비트라인으로 사용하여 두 비트라인이 동일한 구조 및 동일한 조건으로 동작할 수 있도록 해줌으로써 전압 및 온도 변화에 따른 센스 증폭기의 마진 및 판독 속도를 개선시킨다.

Description

레퍼런스전압 생성장치{Reference voltage generator for data sensing}

도 1은 종래의 EEPROM 센스 증폭기에서 레퍼런스 비트라인의 구조를 나타내는 회로도.

도 2는 도 1의 센스 증폭기의 동작을 나타내는 타이밍도.

도 3은 본 발명의 제 1 실시에 따른 센스 증폭기에서의 레퍼런스 비트라인의 구조를 나타내는 회로도.

도 4는 도 3의 센스 증폭기의 동작을 나타내는 타이밍도.

도 5는 본 발명의 제 2 실시예에 따른 센스 증폭기에서의 레퍼런스 비트라인의 구조를 나타내는 회로도.

본 발명은 데이터 센싱을 위한 레퍼런스전압 생성장치에 관한 것으로서, 보다 상세하게는 셀 어레이 내의 더미 비트라인을 레퍼런스 비트라인으로 사용하고, 기준셀의 워드라인 레벨을 메인셀이 프로그램인 상태의 전류와 소거(erase)된 상태의 전류 사이의 중간 정도가 되도록 하여 온도 및 전압 특성에 따른 센싱 마진을 개선하고 센싱속도를 향상시킬 수 있는 레퍼런스전압 생성장치에 관한 것이다.

센스 증폭기는 레퍼런스 전압과 메모리셀 전압을 비교하여 셀 데이터를 센싱한다.

도 1은 종래의 EEPROM 센스 증폭기에서 레퍼런스 비트라인의 구조를 나타내는 회로도이며, 도 2는 도 1의 센스 증폭기의 동작을 나타내는 타이밍도이다.

도 1의 회로에서, 프리차지신호 Preq가 하이로 활성화되면, 프리차지회로 A의 NMOS 트랜지스터 N1, N2가 모두 온 되므로 비트라인 SBL0의 노드 NOD1 및 레퍼런스 비트라인 RBL의 노드 NOD2는 각각 ～1.2V의 전압 레벨로 프리차지된다.

다음에, 특정 메모리셀 MC1에 대응되는 해당 워드라인 WLa이 하이로 활성화된 상태에서 센스앰프 인에이블신호

가 활성화되면, NMOS 트랜지스터 N3가 온되어 센스앰프가 동작된다. 이때, 선택된 메모리셀 MC1의 상태(프로그램 상태 또는 소거상태)에 따라 메모리셀 MC1을 통해 접지단으로 빠져나가는 전류의 양이 달라지므로, 전원전압 VDD 레벨로 프리차지된 노드 S의 전압은 선택된 메모리셀 MC1이 프로그램 상태인지 소거(erase) 상태인지에 따라 그 레벨이 달라진다. 이러한 노드 S의 전압과 노드 R의 전압의 차가 비교 증폭됨으로써 그 데이터 값 SAout이 센싱되어 출력된다.

도 1과 같은 구조에서 셀 어레이의 비트라인 SBL은 온도 및 전압에 따라 그 값이 변하게 된다. 특히, 온도가 증가함에 따라 비트라인 SBL은 누설전류(Leakage Current)가 증가하게 된다. 이때, 레퍼런스 비트라인 RBL은 셀 어레이와 별도의 위치에 존재하기 때문에, 온도변화 등의 조건에 대해 비트라인 SBL의 절반 정도로 전류가 흐르도록 설계된다.

그런데, 이처럼 레퍼런스 비트라인 RBL이 온도 변화 등의 고려없이 선택된 비트라인 SBL의 중간 레벨로 맞춰지면, 프로그램 셀의 특성은 나빠지고 소거 셀의 특성은 좋아져 프로그램 셀의 데이터를 읽지 못하거나 아주 느린 속도로 읽게 되는 문제가 발생하게 된다. 또한, 도 1에서와 같이 레퍼런스 셀 NM10로서 메모리셀 MC1과 같은 플로팅 게이트 트랜지스터가 아닌 노말 NMOS 트랜지스터가 사용됨으로써, 중간 전압에서 맞게 설정된 레퍼런스 셀 전류는 실제 셀의 특성과 달리 고전압, 저온 조건에서 과다한 전류가 흐르게 되어 소거 특성의 마진을 읽게 되어 잘못된 데이터를 읽든지 아주 느린 속도로 데이터를 잃게 되는 문제를 유발하게 된다.

따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 센스 증폭기에서 레퍼렌스 비트라인의 구조를 개선하여 센스 증폭기의 마진 및 센싱속도를 개선시키는데 있다.

위와 같은 목적을 달성하기 위한 본 발명의 레퍼런스전압 생성장치는 비트라인과 동일한 구조로 셀 어레이 내에 설치되며, 연결된 복수개의 셀들 중 어느 하나를 레퍼런스 셀로 하여 컨트롤 게이트 전압을 인가받아 레퍼런스 전압의 발생을 유도하는 레퍼런스 비트라인 및 상기 컨트롤 게이트 전압을 발생시키는 컨트롤전압 생성부를 구비한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하 게 설명한다.

도 3은 본 발명의 제 1 실시에 따른 센스 증폭기에서의 레퍼런스 비트라인의 구조를 나타내는 회로도이다.

도 3의 센스 증폭기는 도 1의 센스 증폭기와 비교하여 레퍼런스 비트라인의 구조만이 변경되었다. 따라서, 본 발명에 대한 설명은 레퍼런스 비트라인을 중심으로 이루어진다.

본 발명의 레퍼런스전압 생성장치는 외부의 요인(온도 등)에 의해 셀 어레이 내 비트라인에서 발생되는 영향과 동일한 영향이 레퍼런스 비트라인에서 발생되도록 하기 위해 레퍼런스 비트라인의 구조를 비트라인 SBL과 동일하게 형성한다. 즉, 레퍼런스 비트라인 RBL 과 접지전압 사이에, 셀 어레이 내 메모리셀들 MC1, MC2, … 과 같이 전기적으로 소거 및 프로그램이 가능한 셀들 RC1, RC2, … 이 레퍼런스 셀로서 연결된다. 이처럼, 레퍼런스 비트라인 RBL이 비트라인 SBL과 동일한 구조를 가지며 외부의 영향에 대해 동일한 조건이 되도록 하기 위해, 본 발명에서는 비트라인 SBL들과 동일한 구조를 갖는 셀 어레이 내의 더미 비트라인을 레퍼런스 비트라인 RBL으로 사용한다. 이때, 레퍼런스 비트라인 RBL에 연결되는 각 레퍼런스 셀들 RC1, RC2, …은 소거된 상태를 가진다. 그리고, 레퍼런스 비트라인 RBL에 연결되는 레퍼런스 셀들 중 하나의 셀을 레퍼런스 셀 RC1로 하여 그 컨트롤 게이트가 컨트롤전압 생성부(10)의 출력단과 연결되도록 한다. 이에 따라, 센스앰프 인에이블신호

가 활성화시 레퍼런스 셀 RC1을 통해 접지전원단으로 누출되는 전류로 인해 노드 R에서 레퍼런스 전압이 발생되도록 하며, 나머지 레퍼런스 셀들 RC2, …의 컨트롤 게이트는 접지된다. 즉, 셀 어레이 내의 더미 비트라인이 레퍼런스 비트라인 RBL으로 사용됨으로써 레퍼런스 비트라인 RBL에는 비트라인 SBL과 같이 복수개의 플로팅 게이트 트랜지스터들이 연결되는데, 이들 중 하나만이 실제 레퍼런스 셀로 사용되고 나머지는 그 컨트롤 게이트를 접지시켜 레퍼런스 전압 생성에 영향을 미치지 못하도록 한다.

컨트롤전압 생성부(10)는 프로그램된 상태의 메모리셀에서 흐르는 전류값과 소거된 상태의 메모리셀에서 흐르는 전류값 사이의 중간 레벨 정도의 전류가 레퍼런스 셀 RC1을 통해 흐를 수 있도록 해주는 크기의 전압(컨트롤 게이트 전압)을 레퍼런스 셀 RC1의 컨트롤 게이트에 인가해준다.

이러한 컨트롤전압 생성부(10)는 전원전압단과 접지전압단 사이에 직렬 연결되는 NMOS 트랜지스터 N11, N12 및 PMOS 트랜지스터 P1를 구비한다. PMOS 트랜지스터 P1와 NMOS 트랜지스터 N12는 NMOS 트랜지스터 N11와 접지전압단 사이에 직렬 연결되며, 게이트 단자는 공통 접지되고 드레인 단자는 레퍼런스 셀 RC1의 컨트롤 게이트에 공통 연결된다. NMOS 트랜지스터 N11는 전원전압단과 PMOS 트랜지스터 P1 사이에 연결되며 게이트 단자가 전원전압단과 연결된다. 이때, NMOS 트랜지스터 N11, N12 및 PMOS 트랜지스터 P1는 프로그램된 메모리셀과 소거된 메모리셀의 중간 정도의 전류가 레퍼런스 셀 RC1에 흐를 수 있도록 해주는 크기를 갖도록 설계된다.

도 4는 도 3의 센스 증폭기의 동작을 나타내는 타이밍도이다.

프리차지신호 Preq가 활성화되면, 프리차지회로 A의 NMOS 트랜지스터 N1, N2가 모두 온 되어 노드 NOD1 및 NOD2의 전압은 각각 일정 전압 레벨(～1.2V)로 프리차지된다.

다음에, 메모리셀 MC1이 선택되어 워드라인 WLa이 하이로 활성화된 상태에서 센스앰프 인에이블신호

가 로우로 활성화되면, NMOS 트랜지스터 N3가 온되어 PMOS 트랜지스터 P2, P3 및 NMOS 트랜지스터 N7, N8로 이루어진 차동증폭기를 구동시킨다. 그리고, 센스앰프 인에이블신호

에 의해 PMOS 트랜지스터 P4, P5가 오프되어 노드 S 및 노드 R로 인가되는 전원전압의 공급을 차단시킨다.

그러면, 노드 S는 비트라인 SBL과 전하 쉐어링(sharing)을 하게 되고, 노드 R은 레퍼런스 비트라인 RBL과 전하 쉐어링을 하게된다. 이때, 레퍼런스 셀 RC1의 상태가 일정하고 컨트롤전압 생성부(10)를 통해 컨트롤 게이트로 인가되는 전압도 일정하여 레퍼런스 셀 RC1을 통해 접지전압단으로 일정량의 전류가 누출되므로, 노드 R의 전압(레퍼런스 전압)은 일정한 레벨 즉 메모리셀이 프로그램된 상태와 소거된 상태의 중간 레벨을 유지한다. 반면에, 노드 S의 전압은 선택된 메모리셀 MC1의 상태에 따라 변화된다. 즉, 선택된 메모리셀 MC1이 프로그램된 상태인 경우에는 메모리셀 MC1을 통해 접지전압단으로 누출되는 전류가 없기 때문에 노드 S의 전압은 노드 R의 전압(레퍼런스 전압) 보다 높게 된다. 반면에, 선택된 메모리셀 MC1이 소거된 상태인 경우에는 메모리셀 MC1을 통해 많은 전류가 접지전압단으로 누출되기 때문에 노드 S의 전압은 노드 R의 전압(레퍼런스 전압) 보다 낮게 된다.

이러한 메모리셀 MC1의 상태에 따른 노드 S와 노드 R의 전압차가 차동증폭기에서 차동 증폭되어 출력됨으로써, 메모리셀 MC1의 데이터 SAout가 센싱된다.

이처럼, 본 발명에서는 셀 어레이 내의 더미 비트라인을 레퍼런스 비트라인 RBL으로 사용함으로써, 온도변화 등의 외부의 요인에 의해 비트라인 SBL의 특성이 변화되게 되면 레퍼런스 비트라인 RBL의 특성도 그만큼 함께 변화되도록 하여 결국 비트라인 SBL의 특성변화에 따른 문제를 보상해준다.

도 5는 본 발명의 제 2 실시예에 따른 센스 증폭기에서의 레퍼런스 비트라인의 구조를 나타내는 회로도이다.

본 실시예에서는 레퍼런스 셀 RC1의 기준 문턱전압(Vt)이 설계치보다 약간 높거나 레퍼런스 워드라인(컨트롤 게이트 전압)의 조정에 의해 레퍼런스 셀 RC1 만을 통해 흐르는 전류의 양을 소거 셀과 프로그램 셀의 중간 레벨로 맞추기 힘드는 경우 레퍼런스 셀 RC1과 병렬 연결되는 노말 NMOS 트랜지스터 N13를 더 구비하여 전류의 누출을 보상해준다. 즉, 레퍼런스 비트라인 RBL과 접지전압 사이에 연결되며 게이트가 컨트롤전압 생성부(10)의 출력단과 연결되는 노말 NMOS 트랜지스터 N13를 더 구비하여 레퍼런스 셀 RC1과 노말 NMOS 트랜지스터 N13를 통한 전류의 누출이 동시에 발생될 수 있도록 해준다.

또한, 상술된 실시예에서는 하나의 노말 NMOS 트랜지스터 N13를 더 구비하였으나 필요에 따라 복수개의 노말 NMOS 트랜지스터들을 병렬 연결시킬 수도 있다.

상술한 바와 같이, 본 발명의 레퍼런스전압 생성장치는 셀 어레이 내의 더미 비트라인을 레퍼런스 비트라인으로 사용하여 두 비트라인이 동일한 구조 및 동일한 조건으로 동작할 수 있도록 해줌으로써, 전압 및 온도 변화에 따른 마진 및 판독 속도를 개선시킨다.

Claims (6)

1. 비트라인과 동일한 구조로 셀 어레이 내에 설치되며, 연결된 복수개의 셀들 중 어느 하나를 레퍼런스 셀로 하여 컨트롤 게이트 전압을 인가받아 레퍼런스 전압의 발생을 유도하는 레퍼런스 비트라인; 및

   상기 컨트롤 게이트 전압을 발생시키는 컨트롤전압 생성부; 및

   상기 레퍼런스 셀에 병렬 연결되며, 상기 컨트롤 게이트 전압에 따라 상기 레퍼런스 비트라인의 전류를 접지단으로 누출시키는 적어도 하나의 스위칭수단;을 포함하는 레퍼런스전압 생성장치.
2. 삭제
3. 제 1항에 있어서, 상기 레퍼런스 비트라인은

   셀 어레이 내의 더미 비트라인 인 것을 특징으로 하는 레퍼런스전압 생성장치.
4. 제 1항에 있어서, 상기 컨트롤 게이트 전압은

   프로그램된 상태의 메모리셀에서 흐르는 전류값과 소거된 상태의 메모리셀에서 흐르는 전류값 사이의 중간 레벨 정도의 전류가 상기 레퍼런스 셀에 흐르도록 설계된 크기를 갖는 것을 특징으로 하는 레퍼런스전압 생성장치.
5. 제 1항에 있어서, 상기 레퍼런스 셀에 컨트롤 게이트 전압이 인가되면, 상기 복수개의 셀들 중 레퍼런스 셀을 제외한 나머지 셀의 컨트롤 게이트는 접지되는 것을 특징으로 하는 레퍼런스전압 생성장치.
6. 제 1항에 있어서,

   상기 컨트롤전압 생성부는,

   드레인 및 게이트가 공통적으로 기설정된 전압단과 연결되는 제1 트랜지스터;

   소스가 상기 제1 트랜지스터의 소스와 연결되고 드레인이 상기 레퍼런스 셀의 컨트롤 게이트에 연결되며 게이트가 접지단에 연결되는 제2 트랜지스터; 및

   게이트가 상기 제2 트랜지스터의 게이트와 연결되고, 드레인이 상기 제2 트랜지스터의 드레인에 연결되며 소스가 상기 접지단에 연결되는 제3 트랜지스터;를 포함하는 것을 특징으로 하는 레퍼런스전압 생성장치.

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