JP2007087441A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】面積効率が良好な２トランジスタ電流差動検出方式の不揮発性半導体記憶装置を提供する。
【解決手段】２つのトランジスタを一対としてセルに構成され、一対のトランジスタのソースどうしが互いに接続され、一対のトランジスタはそれぞれが電荷蓄積領域を有するように構成され、２ビットの情報を保持可能なメモリセル１１の群がマトリックス状に配置されてメモリセルアレイ１０を構成する。一対のトランジスタについて、その共通接続のソースの両外側のドレインに接続の一対のビット線を比較対象の単位とする状態で、ビット線群が２入力の差動検出器１３に接続され、情報を読み出すときに、メモリセルにおける一対のトランジスタに同時にかつ互いに独立の状態でメモリセル電流Ｉ１，Ｉ２を流し、比較対象の単位の一対のビット線を介してのそれぞれの電流量を差動検出器で比較して、その差で情報を読み出す。
【選択図】図１

Description

本発明は、システムＬＳＩ等に搭載される不揮発性半導体記憶装置にかかわり、特には、メモリセルアレイにつき集積度を高くし、書き換え制限を緩和するための技術に関する。

従来の技術として、周知の仮想接地アレイ構成のメモリアレイがある。これには、センスアンプ方式と２トランジスタ電流差動検出方式がある。

（センスアンプ方式）
従来のセンスアンプ方式の概略構成を図７に示す。この仮想接地アレイ構成のメモリセルは、複数のメモリセルｍ、複数のワード線Ｗおよび複数のビット線Ｂを有している。メモリセルｍは、マトリクス状に配置されている。メモリセルｍの各々は、マトリクス内での位置を示すインデックス（ｘ，ｙ）によって示される。メモリセルの各行は、一体的にワード線Ｗに接続されている。例えば、メモリセルｍ_(1,1) からメモリセルｍ_(M,1) までの第１ラインにおけるメモリセルはすべてワード線Ｗ₁ に接続されている。メモリセルの各列は、両側に１つずつの２つのビット線に接続されている。例えば、メモリセルｍ_(1,1) からメモリセルｍ_(1,N) までの左列のメモリセルはすべて、一方の側（左）がビット線Ｂ₁ に接続され、他方の側（右）がビット線Ｂ₂ に接続されている。概して、メモリセルｍ_(x,y) は、ワード線Ｗ_y とビット線Ｂ_x およびＢ_x+1 に接続されている。

したがって、選択されたワード線上と２つの選択された隣接するビット線上へのタッピングにより、それに接続されているメモリセルに対し種々の手続きを行うことができる。最初に、ソース線およびドレインビット線は、Ｖ₁ （Ｖ₁ ＞０であり、一般に約１．５ボルト）の予め決められた電圧レベルを供給する電圧源に接続され、それによって、その予め決められた電圧レベルＶ₁ にプリチャージされる。電圧レベルＶ₁ は、メモリセル特性、ワード線電圧等、複数のパラメータに従って選択される。電圧レベルＶ₁ は、一般に、１〜２ボルトの範囲にある。

読み出し時において、ソースビット線は接地電位に放電され、ドレインビット線はＶ₁ 電圧源から切離され、デコーダ５１を介してセンスアンプ５２に接続される。ドレインビット線上で検出される電圧レベルは、読み出しメモリセルのデータ内容を決定するために使用される。なお、デコーダ５１は、概して、選択されるメモリセルとセンスアンプ５２との間に配置されるすべての電子ユニットを含む。

（２トランジスタ電流差動検出方式）
図６を参照しながら、特許文献１に記載の不揮発性半導体記憶装置について説明する。半導体基板２１の表面には、ドレインＤ１、ソースＳｃおよびドレインＤ２が間隔をおいて配置されている。ソースＳｃとドレインＤ１，Ｄ２との間の半導体基板２１の表面の領域の上部にはトンネル酸化膜３１，４１を介して、浮遊ゲート３２，４２が形成され、さらにその上部にはゲート酸化膜３３，４３が形成され、さらにその上部にはコントロールゲート３４，４４が形成されている。ソースＳｃにはソース線Ｓ０が接続されており、コントロールゲート３４，４４にはいずれもワード線Ｗ０が接続されている。また、ドレインＤ１，Ｄ２には各々ビット線Ｂ１およびビット線Ｂ１と相補となるビット線Ｂ２（以下相補ビット線）が接続されている。ビット線Ｂ１および相補ビット線Ｂ２は、読み出し動作時には差動増幅器（図示せず）に接続されている。

そして、ソースＳｃ、ドレインＤ１、浮遊ゲート３２およびコントロールゲート３４などによりＭＯＳトランジスタＱ１が構成され、ソースＳｃ、ドレインＤ２、浮遊ゲート４２およびコントロールゲート４４などによりＭＯＳトランジスタＱ２が構成されている。

次に、このような構成の不揮発性半導体記憶装置の動作について、説明する。

（書き込み動作）
例えばデータ“１”を書き込む場合は、ビット線Ｂ１を電源電圧（例えば５Ｖ）、相補ビット線Ｂ２を接地電位とする。また、ワード線Ｗ０を高電圧（例えば１２Ｖ）およびソース線Ｓ０を接地電圧とする。これにより、ドレインＤ１の近傍にホットエレクトロンが発生し、浮遊ゲート３２に注入される。このとき、ドレインＤ２の近傍ではホットエレクトロンが発生しないため、浮遊ゲート４２には電子は注入されない。このようにして、トランジスタＱ１，Ｑ２には互いに論理レベルが反転した相補データが記憶され、メモリセルに“１”データが書き込まれた状態となる。

逆に、“０”データを書き込む際には、ビット線Ｂ１および相補ビット線Ｂ２に印加する電圧を上記とは逆に設定することで、浮遊ゲート４２に電子が注入され、浮遊ゲート３２には電子が注入されず、メモリセルに“０”データが書き込まれる。

（読み出し動作）
次に、浮遊ゲート３２に電子が注入され、浮遊ゲート４２に電子が注入されていない“１”データの書き込み状態にあるとして、このときの読み出し動作について説明する。

読み出し動作時にはワード線Ｗ０に電源電圧（例えば５Ｖ）、ビット線Ｂ１および相補ビット線Ｂ２には低電圧（２Ｖ）を印加し、ソースＳｃを接地電位にする。このようにバイアスすると、トランジスタＱ１はオフ状態となり、ソースＳｃとドレインＤ１との間にはメモリセル電流が流れないが、一方、トランジスタＱ２はオン状態となり、ソースＳｃとドレインＤ２との間にはメモリセル電流が流れる。

“０”データの書き込み状態に対しての読み出し動作の場合は、上記とは逆に、トランジスタＱ１はオン状態となり、トランジスタＱ２はオフ状態となる。

この読み出しメモリセル電流によるビット線Ｂ１または相補ビット線Ｂ２の電圧降下をビット線Ｂ１および相補ビット線Ｂ２に接続された差動増幅器で検出し、判定する。

（データ消去動作）
データを消去する際には、ソース線Ｓ０に高電圧（例えば１２Ｖ）を印加し、ワード線Ｗ０を接地電圧とすることで、トンネル効果により浮遊ゲート３２，４２に注入されていた電子をドレインＤ１，Ｄ２へ引き抜く。

上記のように、２トランジスタ電流差動検出方式は、２つのトランジスタに相補データを記憶させ、データを読み出すときに２つのトランジスタの出力を差動検出することで、“１”データまたは“０”データを検出するため、センスアンプ方式に比べて、差動増幅器に与えられる信号の電位差が大きく取れる。
特開平６−２６８１８０号公報（第３−４頁、第１図）

メモリセル電流から情報を読み出すセンスアンプ方式では、あらかじめ設定された定電流源または定電圧源（レファレンス）を用いてこれと比較している。このため、メモリセルのゲートしきい値電圧を設定するには定電流または定電圧のレファレンスに対して、大小関係が明確になるようにしなければならない。しかし、メモリセルアレイにおいては個々のメモリセルトランジスタに特性ばらつきがあるため、ゲートしきい値電圧が一定値になるように制御するのは困難で、通常はある程度のばらつき幅を許している（マージン）。このため、書き込みに必要なゲートしきい値電圧変動量はすべてのビットのばらつき分を加味して、マージンを取らなければならない。

しかしながら、書き込みに必要なゲートしきい値電圧の変動量が大きいほど書き込み時間に影響する。また、メモリセルトランジスタからセンスアンプまでの配線と、定電流または定電圧のレファレンス源からセンスアンプまでの配線とで、配線容量が異なる場合には、その異なる分のメモリセル電流に影響する分をマージンに加算しなければならない。

これに対し、２トランジスタ電流差動検出方式の場合には、２つのトランジスタの出力を差動検出するので、上記で示したメモリセルトランジスタのばらつきによるゲートしきい値電圧の制限に関する課題は無くなる。しかし、１ビットを記憶させるのに２トランジスタを必要とするため、面積効率が悪くなる。

また、フラッシュメモリにおいては、１度書き込んだ情報を書き換える場合には、一旦消去したあとに、更新された情報を書き込むということを行っている。つまり、書き換えるためには、消去と書き込みの２ステップを行わなければならず、動作時間が長くなる。

また、組み込みマイクロコントローラ等のプログラム格納用の記憶部とデータ格納用の記憶部の２つが必要な場合、それぞれの用途に応じた構成の異なるメモリを用意しなければならない。

本発明は、このような事情に鑑みて創作したものであり、面積効率が良好な２トランジスタ電流差動検出方式の不揮発性半導体記憶装置を提供することを目的としている。また、書き換え動作の効率を良くすることにも配慮する。

本発明による不揮発性半導体記憶装置は、
２つのトランジスタを一対としてセルに構成され、前記一対のトランジスタのソースどうしが互いに接続され、前記一対のトランジスタはそれぞれが電荷蓄積領域を有するように構成され、２ビットの情報を保持可能なメモリセルの群がマトリックス状に配置されてメモリセルアレイを構成し、
前記メモリセルアレイにおいて、マトリックスの各行とも行方向に並ぶ複数のメモリセルのゲートどうしが互いに接続されてワード線に接続され、マトリックスの各列とも列方向に並ぶ複数のメモリセルのドレインどうしおよびソースどうしがそれぞれ互いに接続されてビット線に接続され、
前記メモリセルのいずれにおいても、前記一対のトランジスタについて、その共通接続のソースの両外側のドレインに接続の一対のビット線を比較対象の単位とする状態で、ビット線群が２入力の差動検出器に接続され、
前記メモリセルに保持されている情報を読み出すときに、前記メモリセルにおける前記一対のトランジスタに同時にかつ互いに独立の状態でメモリセル電流を流し、前記比較対象の単位の一対のビット線を介してのそれぞれの電流量を前記差動検出器で比較して、その差で情報を読み出すように構成されている。

また、本発明によるメモリセルアレイは、上記のように構成されている。

すなわち、仮想接地アレイ構成を用いて、選択されたビット線とそれの両側の一対のトランジスタに同時にメモリセル電流を流し、発生した２つの独立したメモリセル電流の差をデータとして扱う。この方式の核心は、仮想接地アレイ構成を変えずに、ビット線とワード線に印加する電圧設定により、同時に２つの独立したメモリセル電流を流すことである。これにより、面積効率を上げ、かつメモリセルトランジスタのゲートしきい値電圧の制限を緩和することができる。

上記構成においては、次のようないくつかの好ましい態様がある。

すなわち、前記一対のトランジスタのそれぞれは、前記電荷蓄積領域をゲート直下のドレイン近傍とソース近傍とに互いに独立に有しているという態様がある。すなわち、ＭＯＮＯＳ型トランジスタに代表されるような局所の電荷蓄積領域をソース側とドレイン側とで２つもつ２ビット／セルのトランジスタを用いるものである。

この方式により、ビット線の数を増やすことなく、上記方式がそのまま適用できる。その結果として、ビット数を増やすことができ、さらに面積効率を上げることができる。

また、前記ビット線群は、前記差動検出器に対する配線長さが互いに等しくされているという態様がある。これにより、差動検出器に至るビット線の配線容量を互いに常に等しくでき、電流量比較による情報読み出しの精度を向上させることができる。

また、前記メモリセルに保持される情報を書き換えるときは、前記一対のトランジスタのそれぞれに接続の前記一対のビット線に流す電流量の大小関係を逆にして、前記一対のトランジスタにおけるゲートしきい値電圧を変化させるという態様がある。これによれば、情報の書き換え時に消去動作を行わなくてもよく、高速処理を実現する。

そして、前記情報書き換えにおける前記ゲートしきい値電圧の変化は、前記ゲートしきい値電圧の低い側のトランジスタの前記ゲートしきい値電圧を上昇させることで実行されるという態様もある。情報を書き換えるビットのみ、ゲートしきい値電圧を変化させるものである。

また、前記比較対象の単位の一対のビット線のそれぞれは、前記差動検出器との間に電流加算器が挿入されているという態様もある。データを書き込んだ後のベリファイ時に書き込みを行わない側のビット線に電流を加算し、電流差として確実に一定以上の電流差を確保することができる。したがって、ゲートしきい値電圧の小さな変更で書き換えが可能になる。この手段の核心は、次の点にある。すなわち、比較する２つのメモリセルトランジスタどうしは隣接しており、ばらつきは、メモリセルアレイのそれに比べて非常に小さい。このため、ゲートしきい値電圧の変更は小さくてすむ。一方、実際のメモリセルトランジスタが持っているゲートしきい値電圧はその変更可能な幅が十分大きい。このため、ベリファイ機能を使用しつつ、一対のトランジスタのゲートしきい値電圧の大小関係を反転させる際に、最小幅での書き込みでよく、消去を行わない書き込みの繰り返し許容回数を増大させることができる。換言すれば、その書き込みの限界回数を増やすことができる。具体的には、書き込み時のゲートしきい値電圧を上げる動作の回数を記憶し、これを書き込み回数限界と比較することにより、限界に到達するまでの書き込みが可能で、結果として、書き込み回数が増える。

上記構成において、さらに、センスアンプと、前記センスアンプに対するレファレンス電流発生器と、前記メモリセルアレイを前記差動検出器と前記センスアンプとに接続切り替えする切り替え手段とを備えた態様もある。

この構成において、切り替え手段の動作により、使用条件に応じて、メモリセルアレイを差動検出器に接続したモードと、メモリセルアレイをセンスアンプに接続したモードとに任意に切り替えることができる。したがって、例えば、組み込みマイクロコントローラ等において、プログラム格納用とデータ格納用とに使い分けすることができる。

本発明によれば、選択されたビット線とそれの両側の一対のトランジスタに同時にメモリセル電流を流し、発生した２つの独立したメモリセル電流の差をデータとして扱うことにより、面積効率を上げ、かつメモリセルトランジスタのゲートしきい値電圧の制限を緩和することができる。

また、センスアンプ、レファレンス電流発生器および切り替え手段を追加することにより、例えば組み込みマイクロコントローラ等において、プログラム格納用とデータ格納用とに使い分けすることができる。

以下、本発明にかかわる不揮発性半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における不揮発性半導体記憶装置の構成を示すブロック回路図である。図１において、１０はメモリセル１１の群がマトリックス状に配置されて構成されたメモリセルアレイである。個々のメモリセル１１は、２つのＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＱ１，Ｑ２を一対としてセルに構成されている。一対のトランジスタＱ１，Ｑ２は、そのソースどうしが互いに接続されている。Ｃ１１，Ｃ１２はトランジスタＱ１中に有する２つの電荷蓄積領域であり、Ｃ２１，Ｃ２２はトランジスタＱ２中に有する２つの電荷蓄積領域である。これで、２ビットの情報を保持可能になっている。Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５はメモリセル１１のビット線であり、ビット線Ｂ１，Ｂ２はトランジスタＱ１のドレインまたはソースに相当する部分に電気的に接続されており、ビット線Ｂ２，Ｂ３はトランジスタＱ２のソースまたはドレインに相当する部分に電気的に接続されている。

Ｗ１，Ｗ２，Ｗ３はワード線であり、ワード線Ｗ１は互いに隣接するトランジスタＱ１，Ｑ２およびトランジスタＱ１，Ｑ２と同方向に併設されているトランジスタのゲートに電気的に共通に接続されている。すべてのビット線は２−ｗａｙデコーダ１２に接続され、２−ｗａｙデコーダ１２では、隣り合うビット線との距離が２倍にあたるビット線つまり、１つおきの２つのビット線どうしを分離してそれぞれに流れるメモリセル電流が独立の関係になるような２つのメモリセル電流を出力するようにしている（ＡｃｔとＲｅｆ）。また、２つの出力は、電流差検出の差動検出器１３に接続されている。

次に、上記のように構成された本実施の形態の不揮発性半導体記憶装置の動作を説明する。

まず、読み出し動作について説明する。

図２は、読み出し時に必要とされるワード線、ビット線の電圧関係を表している。すなわち、トランジスタＱ１，Ｑ２の電荷蓄積領域Ｃ１１，Ｃ２２それぞれにおける電荷蓄積状態の度合いを、電気的信号に変換し、記録されている情報として読み出すときの条件を満たすものである。すなわち、ビット線については、ビット線Ｂ２のみが１．２Ｖで、他は０Ｖである。ワード線については、ワード線Ｗ１のみが４Ｖで、他は０Ｖである。

この状態のとき、図１において、トランジスタＱ１とトランジスタＱ２にはそれぞれソースまたはドレインとなる部分のいずれか一方から他方への電位差が生じ、かつ、ゲートにもトランジスタＱ１およびトランジスタＱ２にメモリセル電流Ｉ１，Ｉ２を流すように働きかけるのに十分な電圧が印加される。その結果として、トランジスタＱ１とトランジスタＱ２のそれぞれに流れる電流量は、電荷蓄積領域Ｃ１１，Ｃ２２それぞれの電荷蓄積量に応じた電流量となる。すなわち、トランジスタＱ１のドレインにつながるビット線Ｂ１には、トランジスタＱ１での電荷蓄積量に対応した電流量のメモリセル電流Ｉ１が流れ、これとは独立の関係で、トランジスタＱ２のドレインにつながるビット線Ｂ３には、トランジスタＱ２での電荷蓄積量に対応した電流量のメモリセル電流Ｉ２が流れる。この点が本発明の技術上のポイントである。

なお、電荷蓄積領域Ｃ１２，Ｃ２１はビット線に電圧を印加した際に空乏領域と重なるため、トランジスタＱ１，Ｑ２の電流量には影響しない。

上記のような状態でビット線Ｂ１，Ｂ３上を流れたメモリセル電流Ｉ１，Ｉ２は、２−ｗａｙデコーダ１２を介して、それぞれ２つの独立した電流Ａｃｔ，Ｒｅｆとして出力させる。そして、差動検出器１３によってどちらの電流が大きいかを判定し、その判定結果に応じて２状態の出力をする。たとえば、メモリセル電流Ｉ１がメモリセル電流Ｉ２に比べて大きい場合に“１”データを出力し、その逆の場合には“０”データを出力する。

このような過程を経て、一対のトランジスタにおける２つの電荷蓄積領域におけるそれぞれの電荷蓄積量の差を情報として出力し、不揮発性メモリとしての機能を果たす。

上記の説明では、トランジスタＱ１とトランジスタＱ２のそれぞれの電荷蓄積領域Ｃ１１，Ｃ２２の情報を読み出す方法を説明したが、別のアドレスの情報を読み出すときには、電荷蓄積領域Ｃ１１，Ｃ２２と相対的な位置関係にある電荷蓄積領域どうしを、それぞれ相対的な位置関係にあるビット線、ワード線の電圧を選択して印加すればよい。

図３は実施の形態１における不揮発性半導体記憶装置の情報書き換えの動作を説明するものである。

電荷蓄積量が少なければトランジスタのゲートしきい値電圧は低く、電荷蓄積量が増えるに従ってメモリセル１１のゲートしきい値電圧は増大する。

まず、図３（ａ）に示すように、トランジスタＱ１，Ｑ２ともに、電荷蓄積量が最も少ない状態となるようにする。これは、一般的なフラッシュメモリにおけるいわゆる消去状態に相当するものである。このとき、トランジスタＱ１およびトランジスタＱ２のゲートしきい値電圧はともに基底のＶt1となり、このときのＩ−Ｖ特性はａ１で表される。このときは、トランジスタＱ１に流れるメモリセル電流Ｉ１とトランジスタＱ２に流れるメモリセル電流Ｉ２は、互いにほぼ同じになる。そのため、読み出し動作を行うことはできず、出力は不定となる。

このＩ−Ｖ特性ａ１の状態から、１回目の書き込みを行う。トランジスタＱ１の電荷蓄積量を増やすことによって書き込み動作を行った場合のＩ−Ｖ特性をａ２で示す。このときに読み出し動作を行うと、メモリセル電流Ｉ１はメモリセル電流Ｉ２に比べて小さいため、この大小関係を出力として表すことができる（“１”データ）。

このＩ−Ｖ特性ａ２の状態から、一般的なフラッシュメモリにおけるいわゆる消去動作を行わずに、情報の書き換えを行うことができる。

このＩ−Ｖ特性ａ２の状態からさらにトランジスタＱ１の電荷蓄積量を増やしたときは、Ｉ−Ｖ特性ａ３となる。この書き込み動作によって、メモリセル電流Ｉ１はさらに小さくなるが、読み出し結果は変わらない（“１”データ）。

一方、トランジスタＱ２の電荷蓄積量を増やしたときは、Ｉ−Ｖ特性ａ５となる。このとき、トランジスタＱ２のゲートしきい値電圧はトランジスタＱ１より高くなる。この状態にすることによって、メモリセル電流Ｉ１とメモリセル電流Ｉ２の大小関係がＩ−Ｖ特性ａ２の場合とは逆になるので、データが書き換わったことになる（“０”データ）。

このようにして、書き換え動作時に書き込みたい方の電荷蓄積領域に電荷量を増やすことによって書き換えを行うことができる。

書き換え結果が変わらないとき、従来ではメモリセルアレイ１０の全体に対してゲートしきい値電圧を高くする動作を行っていたが、本実施の形態では書き換えたい領域だけを選択して電荷蓄積量を増やすことも可能である。

（実施の形態２）
図４は本発明の実施の形態２の不揮発性半導体記憶装置における概略構成図である。

比較対象の単位の一対のビット線Ｂ１，Ｂ３の途中であって、差動検出器１３の入力側にそれぞれ加算器１４，１５を挿入してある。加算器１４，１５の入力側にはスイッチＳｗを通じていずれか一方にのみ数μＡの一定電流Ｉ₀ が加算されるようになっている。

このような構成にすることにより、ベリファイ時には、メモリセル電流Ｉ１とメモリセル電流Ｉ２との間に、必ず数μＡ以上の差を確保することができる。結果として、書き換えの限度回数を増やす上で効果がある。

なお、図４では２−ｗａｙデコーダ１２の図示が省略されている。

（実施の形態３）
図５は本発明の実施の形態３における不揮発性半導体記憶装置の構成を示すブロック回路図である。

メモリセルアレイ１０の部分は実施の形態１の場合の図１と同じである。図１で示した構成とは別途に、センスアンプ１６と、レファレンス電流発生器１７と、メモリセルアレイ１０を差動検出器１３に接続する状態とセンスアンプ１６に接続する状態とに切り替える切り替え手段１８とを備えている。切り替え手段１８は、３つのスイッチＳ１，Ｓ２，Ｓ３から構成されている。スイッチＳ１とスイッチＳ２とは連動している。なお、図５では２−ｗａｙデコーダ１２の図示が省略されている。

読み出し時の説明として、メモリセルアレイ１０の部分については実施の形態１で説明したのと同じ状況を想定する。

実施の形態１の場合と同様に、差動検出器１３を用いて情報読み出しを行う場合、切り替え手段１８において、スイッチＳ１，Ｓ２を差動検出器１３側に切り替える。トランジスタＱ１からビット線経由で流れるメモリセル電流Ｉ１はスイッチＳ１を介して差動検出器１３へ入力され、また、トランジスタＱ２からビット線経由で流れるメモリセル電流Ｉ２はスイッチＳ２を介して差動検出器１３へ入力される。

一方、センスアンプ１６を用いて情報読み出しを行う場合、切り替え手段１８において、スイッチＳ１，Ｓ２をセンスアンプ１６側に切り替える。そして、スイッチＳ３をスイッチＳ１側へ接続して、メモリセル電流Ｉ１をセンスアンプ１６に供給し、レファレンス電流発生器１７からのレファレンス電流Ｉ３とメモリセル電流Ｉ１との比較を行い、さらに、スイッチＳ３をスイッチＳ２側へ切り替えることにより、メモリセル電流Ｉ２をセンスアンプ１６に供給し、レファレンス電流Ｉ３とメモリセル電流Ｉ２との比較を行い、読み出し情報の判別を行う。

なお、レファレンス電流発生器１７に代えて、定電圧源を利用する形式としてもよい。

本発明の不揮発性半導体記憶装置は、システムＬＳＩ等に搭載されるもので、集積度が高く書き換えの制限が緩和された不揮発性半導体記憶装置として有用である。特には、組み込みマイクロコントローラ等のプログラム格納用として有用である。また、汎用型のフラッシュメモリとして、特に大容量を目指したものにも適用できる。さらに、プログラム格納用とデータ格納用を必要に応じて切り替えられるセット機器への組み込みにも適用できる。

本発明の実施の形態１における不揮発性半導体記憶装置の構成を示すブロック回路図 本発明の実施の形態１において、読み出し時に必要とされるワード線、ビット線の電圧関係を表す電圧条件表 本発明の実施の形態１における情報書き換えの動作説明図 本発明の実施の形態２の不揮発性半導体記憶装置における概略構成図 本発明の実施の形態３における不揮発性半導体記憶装置の構成を示すブロック回路図 従来の２トランジスタ電流差動検出方式のメモリセルを示す概略断面図 従来のセンスアンプ方式のメモリセルアレイを示す概略図

符号の説明

１０ メモリセルアレイ
１１ メモリセル
１２ ２−ｗａｙデコーダ
１３ 差動検出器
１４，１５ 電流加算器
１６ センスアンプ
１７ レファレンス電流発生器
１８ 切り替え手段
Ｑ１，Ｑ２ メモリセルにおける一対のトランジスタ
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２ 電荷蓄積領域
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５ ビット線
Ｗ１，Ｗ２，Ｗ３ ワード線

Claims (11)

1. ２つのトランジスタを一対としてセルに構成され、前記一対のトランジスタのソースどうしが互いに接続され、前記一対のトランジスタはそれぞれが電荷蓄積領域を有するように構成され、２ビットの情報を保持可能なメモリセルの群がマトリックス状に配置されてメモリセルアレイを構成し、
   前記メモリセルアレイにおいて、マトリックスの各行とも行方向に並ぶ複数のメモリセルのゲートどうしが互いに接続されてワード線に接続され、マトリックスの各列とも列方向に並ぶ複数のメモリセルのドレインどうしおよびソースどうしがそれぞれ互いに接続されてビット線に接続され、
   前記メモリセルのいずれにおいても、前記一対のトランジスタについて、その共通接続のソースの両外側のドレインに接続の一対のビット線を比較対象の単位とする状態で、ビット線群が２入力の差動検出器に接続され、
   前記メモリセルに保持されている情報を読み出すときに、前記メモリセルにおける前記一対のトランジスタに同時にかつ互いに独立の状態でメモリセル電流を流し、前記比較対象の単位の一対のビット線を介してのそれぞれの電流量を前記差動検出器で比較して、その差で情報を読み出すように構成された不揮発性半導体記憶装置。
2. 前記一対のトランジスタのそれぞれは、前記電荷蓄積領域をゲート直下のドレイン近傍とソース近傍とに互いに独立に有している請求項１に記載の不揮発性半導体記憶装置。
3. 前記ビット線群は、前記差動検出器に対する配線長さが互いに等しくされている請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 前記メモリセルに保持される情報を書き換えるときは、前記一対のトランジスタのそれぞれに接続の前記一対のビット線に流す電流量の大小関係を逆にして、前記一対のトランジスタにおけるゲートしきい値電圧を変化させる請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置。
5. 前記情報書き換えにおける前記ゲートしきい値電圧の変化は、前記ゲートしきい値電圧の低い側のトランジスタの前記ゲートしきい値電圧を上昇させることで実行される請求項１から請求項４までのいずれかに記載の不揮発性半導体記憶装置。
6. 前記比較対象の単位の一対のビット線のそれぞれは、前記差動検出器との間に電流加算器が挿入されている請求項１から請求項５までのいずれかに記載の不揮発性半導体記憶装置。
7. さらに、センスアンプと、前記センスアンプに対するレファレンス電流発生器と、前記メモリセルアレイを前記差動検出器と前記センスアンプとに接続切り替えする切り替え手段とを備えた請求項１から請求項６までのいずれかに記載の不揮発性半導体記憶装置。
8. ２つのトランジスタを一対としてセルに構成されたメモリセルの群がマトリックス状に配置されたメモリセルアレイであって、
   前記メモリセルのいずれにおいても、前記一対のトランジスタのソースどうしが互いに接続され、前記一対のトランジスタはそれぞれが電荷蓄積領域を有するように構成されて、２ビットの情報を保持可能に構成され、
   マトリックスの各行とも行方向に並ぶ複数のメモリセルのゲートどうしが互いに接続されてワード線を構成し、マトリックスの各列とも列方向に並ぶ複数のメモリセルのドレインどうしおよびソースどうしがそれぞれ互いに接続されてビット線を構成し、
   前記メモリセルのいずれにおいても、前記一対のトランジスタについて、その共通接続のソースの両外側のドレインに接続の一対のビット線が、２入力の差動検出で比較対象の単位とされるように組み合わされ、
   前記メモリセルに保持されている情報が読み出されるときに、前記メモリセルにおける前記一対のトランジスタに同時にかつ互いに独立の状態でメモリセル電流を流し、前記比較対象の単位の一対のビット線を介してのそれぞれのメモリセル電流が差動検出されるように構成されているメモリセルアレイ。
9. 前記一対のトランジスタのそれぞれは、前記電荷蓄積領域をゲート直下のドレイン近傍とソース近傍とに互いに独立に有している請求項８に記載のメモリセルアレイ。
10. 前記メモリセルに保持される情報を書き換えるときは、前記一対のトランジスタのそれぞれに接続の前記一対のビット線に流す電流量の大小関係を逆にして、前記一対のトランジスタにおけるゲートしきい値電圧を変化させる請求項８または請求項９に記載のメモリセルアレイ。
11. 前記情報書き換えにおける前記ゲートしきい値電圧の変化は、前記ゲートしきい値電圧の低い側のトランジスタの前記ゲートしきい値電圧を上昇させることで実行される請求項８から請求項１０までのいずれかに記載のメモリセルアレイ。

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