JP2008077725A - 半導体記憶装置および電子機器 - Google Patents

Abstract

【課題】メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。
【解決手段】ワード線方向に互いに隣接する第１メモリセルＭＣ０と第２メモリセルＭＣ１とで１ビットの情報を記憶する。読み出し動作に用いるペアの第１メモリセルＭＣ０と第２メモリセルＭＣ１の一方を、他方の書き込み時のベリファイセルとして用いる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、より詳しくは、１つのチャネル領域の両端近傍に独立して記憶できる機能を備えたフラッシュメモリセル等の書き換え可能な不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、半導体記憶装置を有する電子機器に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいは、コード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、あるいは、強誘電体メモリのような不揮発性の半導体記憶装置が多く利用されている。

このような不揮発性メモリセルは、記憶状態に応じたセル電流（メモリセルに流れる電流）の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。さらに、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ０とデータ１のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ０とデータ１を区別できなくなるという問題が生じる。

従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２つのリファレンスセルにデータ０とデータ１とを記憶させておき、それらの平均電流値をリファレンス電流値として用いている。

しかしながら、上記従来の半導体記憶装置は、データ０とデータ１の分布の隙間が極端に狭かったり、さらには重なってしまう（隙間がなくなる）ような場合には、メモリセルの情報を正しく読み取ることはできなかった。
特開２００４−２７３０９３号公報

そこで、本発明の課題は、メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。

上記課題を解決するため、この発明の半導体記憶装置は、
第１入力端子および第２入力端子を有する電圧センスアンプと、
情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
上記第１メモリセルの上記第１入出力端子に接続された第１ビット線と、
上記第２メモリセルの上記第２入出力端子に接続された第２ビット線と、
上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ビット線と、
上記第１ビット線、上記第２ビット線および上記第３ビット線に対して充電または放電を行うビット線充放電回路と、
上記第１ビット線に接続された第１端子と、上記電圧センスアンプの上記第１入力端子に接続された第２端子と、制御端子とを有し、上記電圧センスアンプの上記第１入力端子と、上記第１ビット線とを接離する第１スイッチング素子と、
上記第２ビット線に接続された第１端子と、上記電圧センスアンプの上記第２入力端子に接続された第２端子と、制御端子とを有し、上記電圧センスアンプの上記第２入力端子と、上記第２ビット線とを接離する第２スイッチング素子と、
上記第１スイッチング素子の制御端子に接続された第１出力端子と、上記第２スイッチング素子の制御端子に接続された第２出力端子とを有し、上記第１スイッチング素子の制御端子と、上記第２スイッチング素子の制御端子とにパルス信号を出力するパルス信号発生部と
を備え、
上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶することを特徴としている。

スイッチング素子の制御端子とは、第１端子と第２端子との間に流れる電流を制御するために、電流または電圧が加えられる端子のことをいう。

本発明によれば、上記第１メモリセルと上記第２メモリセルとでペアをなして、１ビットの情報を記憶するから、上記２個のペアのメモリセルの状態の差を利用することで、読み出し動作を行うことができる。また、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、読み出し動作に用いるペアのメモリセルの一方を、他方の書き込み時のベリファイセルとして用いることができるから、従来のように一定の基準電圧や、少ないベリファイセルを共用する方式に比べて、エンデュランス特性やリテンション特性を改善することができる。

また、一実施形態の半導体記憶装置は、上記第１メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなる。

上記実施形態によれば、実際に使用する記憶領域を、第１記憶領域と第２記憶領域のうちの一方に限ることによって、記憶領域を、メモリセルの狭い範囲に限定することができる。したがって、データの読み出しに必要な電荷量を、少なくでき、書き込み、消去時の消費電力を低減することができる。

また、一実施形態の半導体記憶装置は、
上記パルス信号発生部が、
第１のパルス幅を有するパルス信号を出力する第１パルス発生回路と、
上記第１のパルス幅と異なる第２のパルス幅を有するパルス信号を出力する第２パルス発生回路と、
上記第１パルス発生回路からの信号が入力される第１入力端子と、上記第２パルス発生回路からの信号が入力される第２入力端子と、制御信号入力端子とを有する第１マルチプレクサと、
上記第１パルス発生回路からの信号が入力される第１入力端子と、上記第２パルス発生回路からの信号が入力される第２入力端子と、制御信号入力端子とを有する第２マルチプレクサと、
上記第１マルチプレクサの上記制御信号入力端子に接続された第１出力端子と、上記第２マルチプレクサの上記制御信号入力端子に接続された第２出力端子とを有し、上記第１マルチプレクサが出力する信号を、上記第１パルス発生回路からの信号にするか、または、上記第２パルス発生回路からの信号にするかを制御すると共に、上記第２マルチプレクサが出力する信号を、上記第１パルス発生回路からの信号にするか、または、上記第２パルス発生回路からの信号にするかを制御するパルス幅制御回路と
を備える。

上記実施形態によれば、小規模の回路で、書き込み時には、２つの出力端子から容易に異なるパルス幅の信号を発生させることができる一方、読み出し時には、２つの出力端子から容易に同じパルス幅の信号を出力することができる。

また、一実施形態の半導体記憶装置は、
上記パルス信号発生部が
第１パルス信号と、上記第１パルス信号とパルス幅が異なる第２パルス信号とを出力可能な第１パルス発生回路と、
上記第１パルス発生回路と同一である第２パルス発生回路と、
上記第１パルス発生回路が出力する信号を、上記第１パルス信号にするか、または、上記第２パルス信号にするかを制御すると共に、上記第２パルス発生回路が出力する信号を、上記第１パルス信号にするか、または、上記第２パルス信号にするかを制御するパルス幅制御回路と
を備える。

上記実施形態によれば、小規模の回路で、書き込み時には、２つの出力端子から容易に異なるパルス幅の信号を発生させることができる一方、読み出し時には、２つの出力端子から容易に同じパルス幅の信号を出力することができる。また、異なるパルス幅の場合と、同じパルス幅の場合で、回路の駆動能力を揃えることができる。

また、本発明の半導体記憶装置は、
情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
上記第１メモリセルの上記第１入出力端子に接続された第１ビット線と、
上記第２メモリセルの上記第２入出力端子に接続された第２ビット線と、
上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ビット線と、
上記第１ビット線、上記第２ビット線および上記第３ビット線に対して充電または放電を行うビット線充放電回路と、
上記第１ビット線が接続される第１入力端子と、上記第２ビット線が接続される第２入力端子と、第１出力端子と、第２出力端子とを有するビット線選択回路と、
上記ビット線選択回路の上記第１出力端子に接続された第１入力端子と、上記ビット線選択回路の上記第２出力端子に接続された第２入力端子とを有する電流センスアンプと
を備え、
上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶し、
上記電流センスアンプは、上記第１メモリセルと上記第２メモリセルとに間違った情報が書き込まれるのを防止する誤情報書込防止部を有していることを特徴としている。

本発明によれば、２個のメモリセルの状態の差を利用することで、読み出し動作を行うため、基準電流やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、読み出し動作に用いるペアのメモリセルの一方を他方の書き込み時のベリファイセルとして用いるため、従来の一定の基準電流や、少ないベリファイセルを共用する方式に比べ、エンデュランス特性やリテンション特性を改善できる。また、電流センスアンプが、上記第１メモリセルと上記第２メモリセルとに間違った情報が書き込まれるのを防止する誤情報書込防止部を有しているから、１ビットの情報を記憶するメモリセルに、間違って読み取られる危険性がない明確な情報を書き込むことができる。

また、一実施形態の半導体記憶装置は、上記第１メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなる。

上記実施形態によれば、実際に使用する記憶領域を、第１記憶領域と第２記憶領域のうちの一方に限ることによって、記憶領域を、メモリセルの狭い範囲に限定することができる。したがって、データの読み出しに必要な電荷量を、少なくでき、書き込み、消去時の消費電力を低減することができる。

また、一実施形態の半導体記憶装置は、上記誤情報書込防止部が、上記電流センスアンプの上記第１入力端子にバイアス電流を印加すると共に、上記電流センスアンプの上記第２入力端子にバイアス電流を印加するバイアス電流印加部である。

上記実施形態によれば、電流センスアンプの２つの入力端子に印加される左右のバイアス電流に差を持たせることができる。すなわち、バイアス電流に差を持たせるだけで、容易に電流センスアンプの判定基準を変更できる。また、バイアス電流は連続的に制御できるため、判定基準を任意に設定することができる。さらに、通常の読み出し時には、通常の判定基準でセンス動作を行うことができる。

また、一実施形態の半導体記憶装置は、上記誤情報書込防止部が、上記電流センスアンプが有する複数の電流経路のうちの一部の電流経路を遮断するスイッチング素子である。

上記実施形態によれば、電流経路の一部を遮断することによって、容易に電流センスアンプの判定基準を変更できる。また、通常の読み出し時には、上記電流センスアンプが有する複数の電流経路の全てを使用することにより、通常の判定基準でセンス動作を行うことができる。

また、一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリであることを特徴としている。

ここで、上記サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側壁に夫々設けられた電荷保持領域とを有するメモリのことを言う。

上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。

上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの電荷保持領域、つまり、２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。２つの記憶部を有するサイドウォールメモリでは、一方の記憶部の情報を読み出す際の電流が、他方の記憶部の電荷保持状態の影響を受ける。したがって、１つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、第１メモリセルと、第２メモリセルの状態を比較するようになっているので、１本のワード線で選択される複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布および１本のワード線で選択される複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布がばらついたり、時間の経過と共にずれが生じたり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、メモリセルの情報を正確に判別することができる。

また、本発明の電子機器は、本発明の半導体記憶装置を備える。

ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、ＤＶＤ装置、映像機器、オーディオ機器、複写装置等をいう。

本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる本発明の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。

本発明の半導体記憶装置によれば、第１メモリセルと第２メモリセルの状態の差を利用することで読み出し動作を行うことができるから、基準電圧や、基準電流や、リファレンスセル等を用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、読み出し動作に用いるペアの第１メモリセルと第２メモリセルの一方を、他方の書き込み時のベリファイセルとして用いるから、従来の一定の基準電圧や基準電流を用いたり、少ないベリファイセルを共用する方式と比して、エンデュランス特性やリテンション特性を改善できる。

以下、本発明を図示の形態により詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、不揮発性のメモリセルＭＣ０、ＭＣ１、・・・をマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ・・・が延在している。

さらに、上記メモリセルアレイ１００の列方向には、同一列に隣接して並んでいる２個のメモリセルからなると共に、互いに異なる組の全てにおいて、一方のメモリセルの一方の側の入出力端子に接続された第１ビット線としてのビット線ＢＬＬと、上記一方のメモリセルの他方の側の入出力端子および他方のメモリセルの一方の側の入出力端子に接続された第３ビット線としてのビット線ＢＬＣと、上記他方のメモリセルの他方の側の入出力端子に接続された第２ビット線としてのビット線ＢＬＲとが、延在している。

ビット線ＢＬＬ、ＢＬＣ、および、ＢＬＲは、ビット線充放電回路１０１に接続されている。ＣＵＴ信号発生回路１０２の出力信号ＣＵＴは、第１および第２パルス発生回路１０３、１０４に入力され、第１パルス発生回路１０３から一発パルス信号ＣＵＴＤ１が、また、第２パルス発生回路１０４から一発パルス信号ＣＵＴＤ２が夫々出力される。

上記一発パルス信号ＣＵＴＤ１および一発パルス信号ＣＵＴＤ２の両方は、第１マルチプレクサ１０５に入力されると共に、第２マルチプレクサ１０６に入力されるようになっている。また、パルス幅制御回路１１１の出力信号ＰＷ１は、第１マルチプレクサ１０５に入力されるようになっていると共に、パルス幅制御回路１１１の出力信号ＰＷ２は、第２マルチプレクサ１０６に入力されるようになっている。

パルス幅制御回路１１１の制御信号ＰＷ１によって、第１マルチプレクサ１０５の選択制御が０に設定されると、第１マルチプレクサ１０５の出力信号ＣＵＴ１として、信号ＣＵＴＤ１が選択されるようになっている。一方、パルス幅制御回路１１１の制御信号ＰＷ１によって、第１マルチプレクサ１０５の選択制御が１に設定されると、第１マルチプレクサ１０５の出力信号ＣＵＴ１として、信号ＣＵＴＤ２が選択されるようになっている。

また、パルス幅制御回路１１１の制御信号ＰＷ２によって、第２マルチプレクサ１０６の選択制御が０に設定されると、第２マルチプレクサ１０６の出力信号ＣＵＴ２として、信号ＣＵＴＤ１が選択されるようになっている。一方、パルス幅制御回路１１１の制御信号ＰＷ２によって、第２マルチプレクサ１０６の選択制御が１に設定されると、第２マルチプレクサ１０６の出力信号ＣＵＴ２として、信号ＣＵＴＤ２が選択されるようになっている。

第１マルチプレクサ１０５からの信号ＣＵＴ１は、第１スイッチング素子としてのトランジスタＱ１の制御端子に入力される一方、第２マルチプレクサ１０６からの信号ＣＵＴ２は、第２スイッチング素子としてのトタンジスタＱ２の制御端子に入力されるようになっている。トランジスタＱ１は、ビット線ＢＬＬと、電圧センスアンプ１０７の入力端子ＳＡＬとを接離する一方、トランジスタＱ２は、ビット線ＢＬＲと、電圧センスアンプ１０７の入力端子ＳＡＲとを接離するようになっている。尚、メモリセルＭＣ０、ＭＣ１・・・は、後述するサイドウォールメモリである。

この装置は、読み出し時に、まず、ビット線ＢＬＬ、ＢＬＣ、ＢＬＲを全て０Ｖに放電し、その後、ワード線ＷＬを、Ｖｃｃ（図１に図示せず、例えば３．３Ｖ）、ビット線ＢＬＣを、Ｖｄ（図１に図示せず、例えば１．２Ｖ）に立ち上げる。そして、ビット線ＢＬＬ、ＢＬＲの電圧を、入力電圧として取り込んだ後、信号ＣＵＴ１、ＣＵＴ２を、Ｌｏｗにして、電圧を、電圧センスアンプ１０７の入力端子ＳＡＬ、入力端子ＳＡＲに閉じ込める。その後、電圧センスアンプ１０７の増幅動作を行う。動作は、従来のＤＲＡＭのセンスアンプに準じる。データは、信号ＤＡＴＡとして出力される。

図２は、第１実施形態でメモリセルＭＣ０、ＭＣ１…として使用されているサイドウォールメモリを示す模式図である。

このサイドウォールメモリは、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２００３および第２記憶領域としての第２シリコン窒化膜２００４を備えている。このサイドウォールメモリ２０００は、第１シリコン窒化膜２００３と第２シリコン窒化膜２００４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２００１上に、ゲート電極として機能するワード線２００５がゲート絶縁膜２００２を介して形成されており、このワード線２００５の両側に、シリコン酸化膜２００６を介して、第１及び第２シリコン窒化膜２００３,２００４が形成されている。この第１及び第２シリコン窒化膜２００３,２００４は、ワード線２００５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２００１表面と略平行かつワード線２００５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２００３，２００４のワード線２００５から遠い側には、シリコン酸化膜２００７，２００７が設けられている。このように、第１及び第２シリコン窒化膜２００３，２００４を、シリコン酸化膜２００６とシリコン酸化膜２００７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２００３,２００４に近接する基板２００１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２００３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２００９が形成されている。さらに、第２シリコン窒化膜２００４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０１０が形成されている。この拡散層２０１０は、第２ビット線２０１２として機能している。上記拡散層２００９及び第２ビット線２０１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２００９と第２ビット線２０１２との間に、チャネル領域が定められる。上記第２ビット線２０１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２００９は、メモリセル２０００の上部に形成された第１ビット線２０１１に接続されている。尚、サイドウォールメモリにおいては、記憶領域がチャネル領域の一端の近傍の狭い範囲に限られるため、データの読み出しに必要な電荷量を少なくできて、書き込み、消去時の消費電力を低減することができる。

図３は、上記電圧センスアンプ１０７の回路構成の一部を示す図である。

上記電圧センスアンプ１０７は、第１センスノード６および第２センスノード７と、信号線８に接続された制御端子の一例としてのゲート端子１１と、電源１５に接続された第１端子１２とを有する第１導電型としてのＰ型の第１トランジスタＰ１と、信号線９に接続された制御端子の一例としてのゲート端子２１と、グランド２５に接続された第１端子２２とを有する第２導電型としてのＮ型の第１トランジスタＮ１とを有する。

また、上記電圧センスアンプ１０７は、信号線８に接続された制御端子の一例としてのゲート端子３１と、電源１５に接続された第１端子３２とを有するＰ型の第２トランジスタＰ０と、信号線９に接続された制御端子の一例としてのゲート端子４１と、グランド２５に接続された第１端子４２とを有するＮ型の第２トランジスタＮ０とを有する。

また、上記電圧センスアンプ１０７は、第２センスノード７に接続された第１端子５２と、Ｐ型の第１トランジスタＰ１の第２端子１３に接続された第２端子５３と、第１センスノード６に接続されたゲート端子５１とを有するＰ型の第３トランジスタＰ３と、第２センスノード７に接続された第１端子６２と、Ｎ型の第１トランジスタＮ１の第２端子２３に接続された第２端子６３と、第１センスノード６に接続されたゲート端子６１とを有するＮ型の第３トランジスタＮ３とを有する。

また、上記電圧センスアンプ１０７は、第１センスノード６に接続された第１端子７２と、Ｐ型の第２トランジスタＰ０の第２端子３３に接続された第２端子７３と、第２センスノード７に接続されたゲート端子７１とを有するＰ型の第４トランジスタＰ２と、第１センスノード６に接続された第１端子８２と、Ｎ型の第２トランジスタＮ０の第２端子４３に接続された第２端子８３と、第２センスノード７に接続されたゲート端子８１とを有するＮ型の第４トランジスタＮ２とを有する。

Ｐ型の第１トランジスタＰ１のゲート端子１１と、Ｐ型の第２トタンジスタＰ０のゲート端子３１には、外部から信号ＳＡＰが入力されるようになっている。また、Ｎ型の第１トランジスタＮ１のゲート端子２１と、Ｎ型の第２トランジスタＮ０のゲート端子４１には、外部から信号ＳＡＮが入力されるようになっている。

上記電圧センスアンプ１０７は、第１センスノード６と、第２センスノード７とに、入力信号を入力したのちに、信号ＳＡＰをＨｉｇｈからＬｏｗに立ち下げると共に、さらに、信号ＳＡＮをＬｏｗからＨｉｇｈに立ち上げて増幅動作を行うようになっている。

図４は、上記第１パルス発生回路１０３の一例を示す図であり、図５は、上記第２パルス発生回路１０４の一例を示す図である。尚、図４において、１０３ａは、インバータ（ＮＯＴ回路）を示し、１０３ｂは、ＮＡＮＤ回路を示す。また、図５において、１０４ａは、インバータ（ＮＯＴ回路）を示し、１０４ｂは、ＮＡＮＤ回路を示す。

第１パルス発生回路１０３において、Ｈｉｇｈを示す信号ＣＵＴが入力すると、インバータ列５００の遅延時間に相当するパルス幅の信号ＣＵＴＤ１が出力される一方、第２パルス発生回路１０４において、Ｈｉｇｈを示す信号ＣＵＴが入力すると、インバータ列６００の遅延時間に相当するパルス幅の信号ＣＵＴＤ１が出力される。第１実施形態では、図４に示した第１パルス発生回路１０３のインバータ列５００の方が、図５に示した第２パルス発生回路１０４のインバータ列６００より段数が多いので、インバータ列５００の方が、遅延時間が大きく、ＣＵＴＤ１の出力パルス幅は、ＣＵＴＤ２の出力パルス幅よりも長くなっている。

次に、第１実施形態における、メモリセルからの読み出し、および、書き込みベリファイモードの各動作について説明する。

第１実施形態では、２個のメモリセルＭＣ０およびＭＣ１をペアとして、１ビットの情報を記憶するようになっている。その際、例えば、データ０は、左側のメモリセルＭＣ０の蓄積ノード１を消去状態（消去状態を、蓄積ノードがイレース状態である状態、すなわち、蓄積ノードから電子が引き抜かれた状態として定義する）、右側のメモリセルＭＣ１の蓄積ノード４を書き込み状態（書き込み状態を、蓄積ノードがプログラム状態である状態、すなわち、蓄積ノードに電子が注入されている状態として定義する）とし、蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。また、例えば、データ１は、左側のメモリセルＭＣ０の蓄積ノード１を書き込み状態、右側のメモリセルＭＣ１の蓄積ノード４を消去状態とし、蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。

なお、データ０と、データ１の定義は、上記定義と逆にしても構わない。また、蓄積ノード１と２、あるいは、蓄積ノード３と４を一緒に書き込む方式でも構わないが、蓄積ノードの一方（上の例では、蓄積ノード１と４）のみに書き込む方がエンデュランス特性の点で優れている。

さて、読み出し動作においては、ビット線充放電回路１０１を用いて、ビット線ＢＬＬ、ＢＬＣ、ＢＬＲのすべてを０Ｖに放電し、ワード線ＷＬを、Ｖｃｃ（例えば３．３Ｖ）に立ち上げる。続いて、ビット線ＢＬＬ、ＢＬＲをハイ・インピーダンス（ＨｉＺ）状態とし、ビット線ＢＬＣに、例えば、Ｖｄ＝１．２Ｖを印加して、ビット線ＢＬＬ、ＢＬＲを、メモリセルを介して充電する。これと同時に、信号ＣＵＴ１および信号ＣＵＴ２を立ち上げ、適当なタイミングで、信号ＣＵＴ１および信号ＣＵＴ２を同時にＬｏｗにして、ビット線ＢＬＬの電圧を入力端子ＳＡＬに取り込むと共に、ビット線ＢＬＲの電圧を入力端子ＳＡＲに取り込む。

このタイミングは、信号ＣＵＴ１、信号ＣＵＴ２のパルス幅で設定し、ここでは同じパルス幅になるよう、第１および第２マルチプレクサ１０５,１０６の制御信号は、例えばどちらも０に設定しておく。その後に、信号ＳＡＰをＨｉｇｈからＬｏｗに立ち下げ、さらに信号ＳＡＮをＬｏｗからＨｉｇｈに立ち上げて、電圧センスアンプ１０７における増幅動作を行う。

尚、第１実施形態では、ビット線ＢＬＬ、ＢＬＲを充電して、メモリセルに書き込まれた情報を読み出すようになっていたが、この発明では、逆に、ビット線ＢＬＬ、ＢＬＲを放電して、メモリセルに書き込まれた情報を読み出すようになっていても良い。例えば、１．２Ｖから放電する方式でも構わない。但し、その場合は、サイドウォールメモリにおいては、蓄積ノード１、４でなく、蓄積ノード２、３を用いた方が読み出し特性が良い。

次に、書き込みベリファイモードについて述べる。不揮発性メモリにおいては、書き込みの際、１回の書き込み動作で、すべてのメモリセルが所望のレベル（一定値以下もしくは以上の電流値、あるいは、閾値）に達するわけではない。そこで、所望のレベルまで書き込みが行えたかどうかを、基準となるベリファイ用のメモリセルの電流値や閾値と比較することで確認を行う。これを一般に書き込みベリファイ動作と呼んでいる。

第１実施形態では、メモリセル２個で１ビットを記憶しているので、情報の書込に使用する蓄積ノードのうちで書き込みを行わない蓄積ノード（図１に示す例では、蓄積ノード１か蓄積ノード４）を有するメモリセルをベリファイ用のメモリセルとして用いる。

例えば、データ０を書き込む場合は、蓄積ノード１は、消去状態のままで、蓄積ノード４に書き込みを行う。上述した充電読み出し方式では、電圧センスアンプ１０７に取り込まれる電圧が低い方が書き込み状態なので、第１マルチプレクサ１０５の制御信号を１、第２マルチプレクサ１０６の制御信号を０として、信号ＣＵＴ１を、短いパルス幅の信号ＣＵＴＤ２に設定すると共に、信号ＣＵＴ２を、通常の読み出し動作で用いる長いパルス幅の信号ＣＵＴＤ１に設定する。すると入力端子ＳＡＬの電圧は低くなるため、書き込みが十分でない間は、電圧センスアンプ１０７からデータ１が出力される。十分な書き込みができると、入力端子ＳＡＲの電圧が入力端子ＳＡＬより低くなり、電圧センスアンプ１０７からのデータが０に変化するため、その時点で書き込みを終了する。

データ１を書き込む場合は、蓄積ノード４は、消去状態のままで、蓄積ノード１に書き込みを行う。上述した充電読み出し方式では、電圧センスアンプ１０７に取り込まれる電圧が低い方が書き込み状態なので、第１マルチプレクサ１０５の制御信号を０、第２マルチプレクサ１０６の制御信号を１として、信号ＣＵＴ２を、短いパルス幅の信号ＣＵＴＤ２に設定すると共に、信号ＣＵＴ１を、通常の読み出し動作で用いる長いパルス幅の信号ＣＵＴＤ１に設定する。すると入力端子ＳＡＲの電圧は低くなるため、書き込みが十分でない間は、電圧センスアンプ１０７からデータ０が出力される。十分な書き込みができると、入力端子ＳＡＬの電圧が入力端子ＳＡＲより低くなり、電圧センスアンプ１０７からのデータが１に変化するため、その時点で書き込みを終了する。

信号ＣＵＴＤ２のパルス幅を、信号ＣＵＴＤ１のパルス幅に比べて、どれくらい短くするかは、メモリセルのエンデュランス特性（書き換え特性）やリテンション特性（保持特性）に応じて設定する。

尚、上記第１実施形態の半導体記憶装置では、図２に断面構造を示すサイドウォールメモリを使用したが、この発明の半導体記憶装置は、チャネル領域の両端に２つの蓄積ノード（蓄積層や蓄積部）を持つメモリセルであれば、如何なる構造のメモリセルでも使用することができる。図６〜図１１は、本発明で使用できるメモリの構造を示す断面図である。以下に、図６〜図１１を用いて本発明の半導体記憶装置で使用できるメモリの数例を説明することにする。

この発明が有するメモリは、図６に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。

また、この発明が有するメモリは、図７示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。

また、この発明が有するメモリは、図８に示すように、基板１６０６上に、断面略凹字状の酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と重なるように第１拡散層１６１７を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と重なるように、かつ、第１拡散層１６１７と交わらないように、第２拡散層１６１８が形成されている構造であっても良い。

また、この発明が有するメモリは、図９に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積層１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積層１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と重なるように第１拡散層１７１５を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と重なるように、かつ、第１拡散層１７１５と交わらないように、第２拡散層１７１６が形成されている構造であっても良い。

また、この発明が有するメモリは、図１０に示すように、基板１８０５上に、酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なるように、第１拡散層１８０３が形成されると共に、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図１０に示す構造では、断面における酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。

また、この発明が有するメモリは、図１１に示すように、図２の構成に加えて、二つの拡散層２００９,２０１０のうちの一方の拡散層２００９の両側に、その一方の拡散層２００９の導電型と同じ導電型の第２拡散層２０１３を形成した構成であっても良い。すなわち、サイドウォールメモリの一方のチャネル端に第２拡散層２０１３を注入し（一般にＬＤＤ構造と呼ばれる）、第２のシリコン窒化膜２００４のみを電荷の蓄積ノードとして用いても良い。この場合は、第２拡散層２０１３があるため、チャネルを流れる電流量は、第１のシリコン窒化膜２００３の状態には依存しない。

また、この発明が有するメモリセルは、蓄積ノードがポリシリコンを代表とする材質からなるフローティングゲートで形成され、蓄積ノードが一つしかない構成であっても良い。

例えば、図１２に示すように、メモリセル２２００は、基板２２０１に垂直な方向の断面図において、基板２０１に埋め込み形成されると共に、間隔をおいて配置された拡散層２２０９および拡散層２２１０と、基板２２０１の一部上、拡散層２２０９の一部上および拡散層２２１０の一部上に形成されたゲート絶縁膜２２０２と、ゲート絶縁膜２２０２上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート２２０８と、フローティングゲート２２０８上に形成されたシリコン酸化膜２２０６と、シリコン酸化膜２２０６上に形成されたワード線２２０５とを備える構成であっても良い。

また、例えば、図１３に示すように、メモリセル２３００は、基板２３０１に垂直な方向の断面図において、基板２３０１に埋め込み形成されると共に、間隔をおいて配置された拡散層２３０９および拡散層２３１０と、基板２３０１の一部上、拡散層２２０９の一部上に形成されたゲート絶縁膜２３０２と、ゲート絶縁膜上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート２３０８と、フローティングゲート２３０８上、基板２３０１の一部上、および、拡散層２３１０の一部上に形成されたシリコン酸化膜２３０６と、シリコン酸化膜２３０６上に形成されたワード線２３０５とを備える構成であっても良い。尚、図１２や図１３で示したような、蓄積ノードが１個しかないメモリセルの場合は、例えばデータ０は、左側のメモリセルＭＣ０の蓄積ノードを消去状態、右側のメモリセルＭＣ１の蓄積ノードを書き込み状態とし、データ１の場合は、その逆とすれば良いことは勿論である。

（第２実施形態）
図１４は、本発明の第２実施形態の半導体記憶装置を示す図である。

第２実施形態の半導体記憶装置は、パルス信号発生部３１１０の構成のみが第１実施形態の半導体記憶装置と異なる。

第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置と共通の作用効果および変形例については説明を省略することにし、第１実施形態の半導体記憶装置と異なる構成、作用効果についてのみ説明を行うことにする。

第２実施形態では、パルス信号発生部３１１０は、パルス幅制御回路１１１の出力信号ＰＷ１によって、第１パルス発生回路１１２から出力されるパルス幅を直接制御すると共に、パルス幅制御回路１１１の出力信号ＰＷ２によって、第２パルス発生回路１１３から出力されるパルス幅を直接制御するようになっている。上記第１パルス発生回路１１２は、第２パルス発生回路１１３と同一である。

図１５は、第１パルス発生回路１１２の一例を示す図である。第１パルス発生回路１１２は、第２パルス発生回路１１３と同一であるから、図１５が、第２パルス発生回路１１３の一例を示す図にもなることは勿論である。尚、図１５において、１１２ａは、インバータ（ＮＯＴ回路）を示し、１１２ｂは、ＮＡＮＤ回路を示す。

この第３パルス発生回路１１２は、インバータ列９００の上側の経路（図１５ではインバータ２個）を通るか、インバータ列９００の下側の経路（図１５ではインバータ０個）を通るかで、パルス幅が変化する。

この方式を用いれば、異なるパルス幅の場合と、同じパルス幅の場合で、回路の駆動能力を揃えることができる。それ以外の動作は、すべて第１実施形態と同様である。

（第３実施形態）
図１６は、本発明の第３実施形態の半導体記憶装置を示す図である。

第３実施形態の半導体記憶装置は、センスアンプとして、電流センスアンプ１０９を用いる点等が、第１実施形態の半導体記憶装置と異なる。

第３実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、第３実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置と共通の作用効果および変形例については説明を省略することにし、第１実施形態の半導体記憶装置と異なる構成、作用効果についてのみ説明を行うことにする。

第３実施形態では、読み出しを行うメモリセルがつながるビット線ＢＬＬとＢＬＲの夫々が、ビット線選択回路１０８を介して、電流センスアンプ１０９に接続されている。また、第１メモリセルＭＣ０の第２入出力端子と、第２メモリセルＭＣ１の第１入出力端子とに接続されるビット線ＢＬＣの電位は、例えば、０Ｖにされる。

図１７は、上記電流センスアンプ１０９の回路構成の一例を示す図である。図１７において、参照番号２４００乃至２４０６は、トランジスタを示している。入力端子ＳＡＬにビット線ＢＬＬが接続された場合、入力端子ＳＡＬの電圧は、ＢＩＡＳＬが入力されているスイッチング素子であるトランジスタ２４００の抵抗と、メモリセルＭＣ０の抵抗（電流の逆数）の分割比で決まる。同様に、入力端子ＳＡＲにビット線ＢＬＲが接続された場合、入力端子ＳＡＲの電圧は、ＢＩＡＳＲが入力されているスイッチング素子であるトランジスタ２４０１の抵抗と、メモリセルＭＣ１の抵抗（電流の逆数）の分割比で決まる。

通常の読み出し動作では、信号ＢＩＡＳＬが入力されているトタンジスタ２４００の抵抗と、信号ＢＩＡＳＲが入力されているトランジスタ２４０１の抵抗を等しくする。すると、データ０の場合は、メモリセルＭＣ０の電流（抵抗）より、メモリセルＭＣ１の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＬより入力端子ＳＡＲの電圧が高くなり、出力信号ＤＡＴＡは、Ｌｏｗとなる。一方、データ１の場合は、メモリセルＭＣ１の電流（抵抗）より、メモリセルＭＣ０の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＲより入力端子ＳＡＬの電圧が高くなり、出力信号ＤＡＴＡは、Ｈｉｇｈとなる。

第３実施形態では、メモリセル２個で１ビットを記憶しているので、情報の書込に使用する蓄積ノードのうちで書き込みを行わない蓄積ノード（図１６に示す例では、例えば、蓄積ノード１か４）を有するメモリセルをベリファイ用のメモリセルとして用いる。

次に、データを書き込む場合について説明する。例えば、データ０を書き込む場合は、蓄積ノード１を、消去状態にし、蓄積ノード４に、書き込みを行う。図１７の電流センスアンプ１０９では、入力端子ＳＡＬと入力端子ＳＡＲの内で、電圧が高い方が書き込み状態なので、信号ＢＩＡＳＬの電圧を信号ＢＩＡＳＲの電圧より低くし、スイッチング素子であるＰチャネル・トランジスタ２４００の電流を、スイッチング素子であるＰチャネル・トランジスタ２４０１の電流より多く設定する。すなわち、左側のバイアス電流を多くして、判定基準値を変更する。すると入力端子ＳＡＬの電圧は高くなるため、書き込みが十分でない間は、電流センスアンプ１０９からデータ１が出力される。十分な書き込みができると、入力端子ＳＡＲの電圧が入力端子ＳＡＬより高くなり、電流センスアンプ１０９からのデータが０に変化するため、その時点で書き込みを終了する。

一方、データ１を書き込む場合は、蓄積ノード４を消去状態にして、蓄積ノード１に書き込みを行う。図１７の電流センスアンプ１０９では、入力端子ＳＡＬと入力端子ＳＡＲの内で、電圧が高い方が書き込み状態なので、信号ＢＩＡＳＲの電圧を、信号ＢＩＡＳＬより低くし、トランジスタ２４０１の電流をトランジスタ２４００の電流より多く設定する。すなわち、右側のバイアス電流を多くして、判定基準値を変更する。このようにすると、入力端子ＳＡＲの電圧は高くなるため、書き込みが十分でない間は、電流センスアンプ１０９からデータ０が出力される。十分な書き込みができると、入力端子ＳＡＬの電圧が入力端子ＳＡＲより高くなり、電流センスアンプ１０９からのデータが１に変化するため、その時点で書き込みを終了する。

トランジスタ２４００、トランジスタ２４０１、トランジスタ２４０１の制御端子に信号ＢＩＡＳＬを印加する信号発信装置（図示しない）、および、トランジスタ２４０１の制御端子に信号ＢＩＡＳＬを印加する信号発信装置（図示しない）は、誤情報書込防止部であるバイアス電流印加部を構成している。上述のように、誤情報書込防止部によって、左側のバイアス電流を右側のバイアス電流よりも多くすることによって、蓄積ノード４に、誤判断をされることがないのに十分な量の電子を注入することができる一方、右側のバイアス電流を左側のバイアス電流よりも多くすることによって、蓄積ノード１に、誤判断をされることがないのに十分な量の電子を注入することができる。したがって、２つで１ビットの情報を記憶するメモリセルＭＣ０およびＭＣ１に、間違って読み取られる危険性がない明確な情報を書き込むことができる。

信号ＢＩＡＳＬの電圧と、信号ＢＩＡＳＲの電圧との電圧差をどれくらいに設定するかは、メモリセルのエンデュランス特性（書き換え特性）やリテンション特性（保持特性）に応じて決定することができる。信号ＢＩＡＳＬの電圧と、信号ＢＩＡＳＲの電圧、すなわち、各々のバイアス電流は、連続的に制御できるため、判定基準を任意に設定することができる。なお、上では、信号ＢＩＡＳＬの電圧や、信号ＢＩＡＳＲの電圧を、通常の読み出し時より低く設定したが、逆に、信号ＢＩＡＳＲの電圧や、信号ＢＩＡＳＬの電圧を通常の読み出し時より高く設定しても構わない。

（第４実施形態）
図１８は、本発明の第４実施形態の半導体記憶装置に用いる電流センスアンプ２５００を示す図である。

第４実施形態の半導体記憶装置は、第３実施形態の半導体記憶装置において、電流センスアンプ１０９を、電流センスアンプ２５００に取り換えた構成を有している。尚、図１８において、参照番号２５０１乃至２５１２は、トランジスタを示している。

第４実施形態の半導体記憶装置が有する電流センスアンプ２５００は、第３実施形態の電流センスアンプ１０９と同様の動作を行う。入力端子ＳＡＬにビット線ＢＬＬが接続された場合、入力端子ＳＡＬの電圧は、信号ＢＩＡＳが入力されているスイッチング素子であるトランジスタ２５０１の抵抗と、メモリセルＭＣ０の抵抗（電流の逆数）の分割比で決まる。同様に、入力端子ＳＡＲにビット線ＢＬＲが接続されると、入力端子ＳＡＲの電圧は、信号ＢＩＡＳが入力されているスイッチング素子であるトランジスタ２５０２の抵抗と、メモリセルＭＣ１の抵抗（電流の逆数）の分割比で決まる。本実施形態では、スイッチング素子であるトタンジスタ２５０１の抵抗と、スイッチング素子であるトランジスタ２５０２の抵抗とは、同一に設定されている。

図１８に示すように、電流センスアンプ２５００は、トランジスタ２５０３の制御端子と、トランジスタ２５０３の一方の入力端子との間が配線で接続されている以外は、３点分岐のノード２５１４と、３点分岐のノード２５１５との間の構成が、左右対称な構成になっている。

通常の読み出し動作では、左右対称に配置されたトランジスタ２５０５およびトランジスタ２５０６において、トランジスタ２５０５の制御端子に入力する信号ＶＲＹＬと、トランジスタ２５０６の制御端子に入力する信号ＶＲＹＲを、共にＨｉｇｈに設定する。データ０の場合は、メモリセルＭＣ０の電流（抵抗）より、メモリセルＭＣ１の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＬより入力端子ＳＡＲの電圧が高くなり、図１８にＩＲで示す、左右対称の２つの回路部分のうちの入力端子ＳＡＲ側の回路部分に流れる電流が、図１８にＩＬで示す、左右対称の２つの回路部分のうちの入力端子ＳＡＬ側の回路部分に流れる電流よりも小さくなる。そして、電流センスアンプ２５００の出力信号ＤＡＴＡが、Ｌｏｗとなる。逆に、データ１の場合は、メモリセルＭＣ１の電流（抵抗）より、メモリセルＭＣ０の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＲより入力端子ＳＡＬの電圧が高くなり、電流ＩＬが、電流ＩＲよりも大きくなる。そして、出力信号ＤＡＴＡはＨｉｇｈとなる。尚、第４実施形態においても、メモリセル２個で１ビットを記憶している。そして、情報の書込に使用する蓄積ノードのうちで書き込みを行わない蓄積ノード（図１６に示す例では、例えば、蓄積ノード１か４）を有するメモリセルをベリファイ用のメモリセルとして用いる。

次に書込について説明する。例えば、データ０を書き込む場合は、蓄積ノード１は消去状態のままで、蓄積ノード４に書き込みを行う。電流センスアンプ２５００では、電流ＩＬと電流ＩＲの内で、電流の多い方が書き込み状態なので、信号ＶＲＹＬをＨｉｇｈ、信号ＶＲＹＲをＬｏｗに設定する。すなわち、左右対称の２つの回路部分のうちの右側（入力端子ＳＡＬ側）の回路部分の電流経路の一部を遮断し、判定基準値を変更する。すると電流ＩＲが少なくなるため、書き込みが十分でない間は、電流センスアンプ２５００からデータ１が出力される。十分な書き込みができると、電流ＩＬより電流ＩＲが多くなり、電流センスアンプ２５００からのデータが０に変化するため、その時点で書き込みを終了する。

一方、データ１を書き込む場合は、蓄積ノード４は消去状態のままで、蓄積ノード１に書き込みを行う。電流センスアンプ２５００では、電流ＩＬと電流ＩＲの内で、電流の多い方が書き込み状態なので、信号ＶＲＹＲをＨｉｇｈ、信号ＶＲＹＬをＬｏｗに設定する。すなわち、左右対称の２つの回路部分のうちの左側（入力端子ＳＡＬ側）の電流経路の一部を遮断し、判定基準値を変更する。すると電流ＩＬが少なくなるため、書き込みが十分でない間は、電流センスアンプ２５００からデータ０が出力される。十分な書き込みができると、電流ＩＲより電流ＩＬが多くなり、電流センスアンプ２５００からのデータが１に変化するため、その時点で書き込みを終了する。

スイッチング素子であるトランジスタ２５０５、スイッチング素子であるトランジスタ２５０６、トランジスタ２５０５の制御端子に信号ＶＲＶＬを印加する信号発信装置（図示しない）、および、トランジスタ２５０６の制御端子に信号ＶＲＶＲを印加する信号発信装置（図示しない）は、誤情報書込防止部である電流経路遮断部を構成している。

スイッチング素子であるトランジスタ２５０８（スイッチング素子であるトランジスタ２５０９）と、スイッチング素子であるトランジスタ２５１０（スイッチング素子であるトランジスタ２５１１）の抵抗比（あるいは電流比）、をどれくらいにするかは、メモリセルのエンデュランス特性（書き換え特性）やリテンション特性（保持特性）に応じて設定する。なお、上では、信号ＶＲＹＬと信号ＶＲＹＲを、通常の読み出し時に共にＨｉｇｈにしておき、書き込みベリファイ時に、一方をＬｏｗにしたが、逆に、ＶＲＹＬとＶＲＹＲを通常の読み出し時に共にＬｏｗにしておき、書き込みベリファイ時に、他方をＨｉｇｈにしても構わない。

（第５実施形態）
図１９は、本発明の第５実施形態の半導体記憶装置に用いる電流センスアンプを示す図である。

第５実施形態の半導体記憶装置は、第３実施形態の半導体記憶装置において、電流センスアンプ１０９を、電流センスアンプ２６００に取り換えた構成を有している。尚、図１９において、参照番号２６０１乃至２６１１は、トランジスタを示している。

電流センスアンプ２６００も、図１７の第３実施形態の電流センスアンプ１０９と同様の動作を行う。入力端子ＳＡＬにビット線ＢＬＬが接続された場合、入力端子ＳＡＬの電圧は、ＢＩＡＳが入力されているスイッチング素子であるトランジスタ２６０１の抵抗と、メモリセルＭＣ０の抵抗（電流の逆数）の分割比で決まる。同様に、入力端子ＳＡＲにビット線ＢＬＲが接続された場合、入力端子ＳＡＲの電圧は、ＢＩＡＳが入力されているスイッチング素子であるトランジスタ２６０２の抵抗と、メモリセルＭＣ１の抵抗（電流の逆数）の分割比で決まる。トランジスタ２６０１の抵抗は、トランジスタ２６０２の抵抗と同一に設定されている。

通常の読み出し動作では、左右対称に配置されたトランジスタ２６０９およびトランジスタ２６１０において、入力端子ＳＡＬ側のトランジスタ２６０９の制御端子に入力する入力信号ＳＡＥＮＬと、入力端子ＳＡＲ側のトランジスタ２６１０の制御端子に入力する入力信号ＳＡＥＮＲは、ともにトランジスタ２６１１の制御端子に入力される入力信号ＳＡＥＮと同時にＨｉｇｈにする。

データ０の場合は、メモリセルＭＣ０の電流（抵抗）より、メモリセルＭＣ１の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＬより入力端子ＳＡＲの電圧が高くなり、図１９にＩＲで示す、左右対称の２つの回路部分のうちの入力端子ＳＡＲ側の回路部分に流れる電流が、図１９にＩＬで示す、左右対称の２つの回路部分のうちの入力端子ＳＡＬ側の回路部分に流れる電流よりも小さくなる。そして、出力信号ＤＡＴＡはＬｏｗとなる。一方、データ１の場合は、メモリセルＭＣ１の電流（抵抗）より、メモリセルＭＣ０の電流（抵抗）の方が小さい（大きい）ので、入力端子ＳＡＲの電圧よりも入力端子ＳＡＬの電圧が高くなり、電流ＩＬより電流ＩＲの方が大きくなる。そして、出力信号ＤＡＴＡはＨｉｇｈとなる。尚、第５実施形態においても、メモリセル２個で１ビットを記憶している。そして、情報の書込に使用する蓄積ノードのうちで書き込みを行わない蓄積ノード（図１６に示す例では、例えば、蓄積ノード１か４）を有するメモリセルをベリファイ用のメモリセルとして用いる。

次に書込について説明する。例えば、データ０を書き込む場合は、蓄積ノード１は消去状態のままで、蓄積ノード４に書き込みを行う。図１９の電流センスアンプ２６００では、電流ＩＬと電流ＩＲの内で、電流の多い方が書き込み状態なので、信号ＳＡＥＮＲをＬｏｗのままにしておく。すなわち、右側の電流経路の一部を遮断し、判定基準値を変更する。すると電流ＩＲが少なくなるため、書き込みが十分でない間は、電流センスアンプ２６００からデータ１が出力される。十分な書き込みができると、電流ＩＬより電流ＩＲが多くなり、電流センスアンプ２６００からのデータが０に変化するため、その時点で書き込みを終了する。

一方、データ１を書き込む場合は、蓄積ノード４は消去状態のままで、蓄積ノード１に書き込みを行う。図１９の電流センスアンプ２６００では、電流ＩＬと電流ＩＲの内で、電流の多い方が書き込み状態なので、ＳＡＥＮＬをＬｏｗのままにしておく。すなわち、左側の電流経路の一部を遮断し、判定基準値を変更する。すると電流ＩＬが少なくなるため、書き込みが十分でない間は、電流センスアンプ２６００からデータ０が出力される。十分な書き込みができると、電流ＩＲより電流ＩＬが多くなり、電流センスアンプ２６００からのデータが１に変化するため、その時点で書き込みを終了する。

スイッチング素子であるトランジスタ２６０９、スイッチング素子であるトランジスタ２６１０、トランジスタ２６０９の制御端子に信号ＳＡＥＮＬを印加する信号発信装置（図示しない）、および、トランジスタ２６１０の制御端子に信号ＳＡＥＮＲを印加する信号発信装置（図示しない）は、誤情報書込防止部である電流経路遮断部を構成している。

スイッチング素子であるトランジスタ２６０５（スイッチング素子であるトランジスタ２６０６）と、スイッチング素子であるトランジスタ２６０７（スイッチング素子であるトランジスタ２６０８）との抵抗比（あるいは電流比）をどれくらいにするかは、メモリセルのエンデュランス特性（書き換え特性）やリテンション特性（保持特性）に応じて設定する。なお、上では、信号ＳＡＥＮＬと信号ＳＡＥＮＲを通常の読み出し時に共にＨｉｇｈにし、書き込みベリファイ時に、一方をＬｏｗのままにしたが、逆に、信号ＳＡＥＮＬと信号ＳＡＥＮＲを通常の読み出し時に共にＬｏｗにしておき、書き込みベリファイ時に、他方をＨｉｇｈにしても構わない。

上述のいずれの実施形態でも明らかなように、本発明の方式は、ベリファイ用のメモリセルが、通常の読み出しを行うペアのメモリセルであるため、一定の基準値や、特定のベリファイ用メモリセルを多数のメモリセルのベリファイ動作に共用する場合に比べ、エンデュランスやリテンションに対するマージンを大きくすることができる。

図２０は、本発明の電子機器の一実施形態であるデジタルカメラ３００を示すブロック図である。

このデジタルカメラ３００は、本発明の半導体記憶装置からなる不揮発性メモリ３０８および不揮発性メモリ３１９を備えている。このデジタルカメラ３００では、上記不揮発性メモリ３０８は、撮影画像の記憶に用いられている一方、不揮発性メモリ３１９は、液晶パネル３２２のばらつき補正値の記憶に用いられている。

このデジタルカメラ３００は、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。尚、図２０において、３１７は、光学系駆動部を示している。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３２１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。

上記デジタルカメラ３００の不揮発性メモリ３０８、３１９は、長期の保存に亘るデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ３０８、３１９は、左右２方向の電流値を比較する形式であるから、データ０とデータ１のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、正確にメモリセルの情報を読み出すことができる。したがって、上記不揮発性メモリ３０８、３１９を備えるデジタルカメラ３００は、コストダウン、小型化及び高信頼性を達成することができる。

尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラ３００に搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。

本発明の第１実施形態の半導体記憶装置を示す図である。 第１実施形態でメモリセルとして使用されているサイドウォールメモリを示す模式図である。 第１実施形態で使用されている電圧センスアンプの回路構成の一部を示す図である。 第１実施形態で使用されている電圧センスアンプが有する第１パルス発生回路の一例を示す図である。 第１実施形態で使用されている電圧センスアンプが有する第２パルス発生回路の一例を示す図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明の第２実施形態の半導体記憶装置を示す図である。 第２実施形態で使用されている電圧センスアンプが有する第１パルス発生回路の一例を示す図である。 本発明の第３実施形態の半導体記憶装置を示す図である。 第３実施形態で使用されている電流センスアンプを示す回路図である。 本発明の第４実施形態の半導体記憶装置に用いる電流センスアンプを示す回路図である。 本発明の第５実施形態の半導体記憶装置に用いる電流センスアンプを示す回路図である。 本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。

符号の説明

１００ メモリセルアレイ
１０１ ビット線充放電回路
１０２ ＣＵＴ信号発生回路
１０３ 第１パルス発生回路
１０４ 第２パルス発生回路
１０５ 第１マルチプレクサ
１０６ 第２マルチプレクサ
１０７ 電圧センスアンプ
１０８ ビット線選択回路
１０９,２５００,２６００ 電流センスアンプ
１１０ パルス信号発生部
１１１ パルス幅制御回路
１１２ 第１パルス発生回路
１１３ 第２パルス発生回路
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３１９ 不揮発性メモリ
３２０ Ａ／Ｄコンバータ
３２１ 液晶ドライバ
３２２ 液晶パネル
５００,６００,９００ インバータ列
２０００ サイドウォールメモリ
２００１ 基板
２００２ ゲート絶縁膜
２００３ 第１シリコン窒化膜
２００４ 第２シリコン窒化膜
２００５ ワード線
２００６,２００７ シリコン酸化膜
２００９,２０１０ 拡散層
２０１１ 第１ビット線
２０１２ 第２ビット線
２０１３ 第２拡散層

Claims (10)

1. 第１入力端子および第２入力端子を有する電圧センスアンプと、
   情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
   情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
   上記第１メモリセルの上記第１入出力端子に接続された第１ビット線と、
   上記第２メモリセルの上記第２入出力端子に接続された第２ビット線と、
   上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ビット線と、
   上記第１ビット線、上記第２ビット線および上記第３ビット線に対して充電または放電を行うビット線充放電回路と、
   上記第１ビット線に接続された第１端子と、上記電圧センスアンプの上記第１入力端子に接続された第２端子と、制御端子とを有し、上記電圧センスアンプの上記第１入力端子と、上記第１ビット線とを接離する第１スイッチング素子と、
   上記第２ビット線に接続された第１端子と、上記電圧センスアンプの上記第２入力端子に接続された第２端子と、制御端子とを有し、上記電圧センスアンプの上記第２入力端子と、上記第２ビット線とを接離する第２スイッチング素子と、
   上記第１スイッチング素子の制御端子に接続された第１出力端子と、上記第２スイッチング素子の制御端子に接続された第２出力端子とを有し、上記第１スイッチング素子の制御端子と、上記第２スイッチング素子の制御端子とにパルス信号を出力するパルス信号発生部と
   を備え、
   上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶することを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記第１メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   上記パルス信号発生部は、
   第１のパルス幅を有するパルス信号を出力する第１パルス発生回路と、
   上記第１のパルス幅と異なる第２のパルス幅を有するパルス信号を出力する第２パルス発生回路と、
   上記第１パルス発生回路からの信号が入力される第１入力端子と、上記第２パルス発生回路からの信号が入力される第２入力端子と、制御信号入力端子とを有する第１マルチプレクサと、
   上記第１パルス発生回路からの信号が入力される第１入力端子と、上記第２パルス発生回路からの信号が入力される第２入力端子と、制御信号入力端子とを有する第２マルチプレクサと、
   上記第１マルチプレクサの上記制御信号入力端子に接続された第１出力端子と、上記第２マルチプレクサの上記制御信号入力端子に接続された第２出力端子とを有し、上記第１マルチプレクサが出力する信号を、上記第１パルス発生回路からの信号にするか、または、上記第２パルス発生回路からの信号にするかを制御すると共に、上記第２マルチプレクサが出力する信号を、上記第１パルス発生回路からの信号にするか、または、上記第２パルス発生回路からの信号にするかを制御するパルス幅制御回路と
   を備えることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記パルス信号発生部は
   第１パルス信号と、上記第１パルス信号とパルス幅が異なる第２パルス信号とを出力可能な第１パルス発生回路と、
   上記第１パルス発生回路と同一である第２パルス発生回路と、
   上記第１パルス発生回路が出力する信号を、上記第１パルス信号にするか、または、上記第２パルス信号にするかを制御すると共に、上記第２パルス発生回路が出力する信号を、上記第１パルス信号にするか、または、上記第２パルス信号にするかを制御するパルス幅制御回路と
   を備えることを特徴とする半導体記憶装置。
5. 情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
   情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
   上記第１メモリセルの上記第１入出力端子に接続された第１ビット線と、
   上記第２メモリセルの上記第２入出力端子に接続された第２ビット線と、
   上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ビット線と、
   上記第１ビット線、上記第２ビット線および上記第３ビット線に対して充電または放電を行うビット線充放電回路と、
   上記第１ビット線が接続される第１入力端子と、上記第２ビット線が接続される第２入力端子と、第１出力端子と、第２出力端子とを有するビット線選択回路と、
   上記ビット線選択回路の上記第１出力端子に接続された第１入力端子と、上記ビット線選択回路の上記第２出力端子に接続された第２入力端子とを有する電流センスアンプと
   を備え、
   上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶し、
   上記電流センスアンプは、上記第１メモリセルと上記第２メモリセルとに間違った情報が書き込まれるのを防止する誤情報書込防止部を有していることを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   上記第１メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなることを特徴とする半導体記憶装置。
7. 請求項５に記載の半導体記憶装置において、
   上記誤情報書込防止部は、上記電流センスアンプの上記第１入力端子にバイアス電流を印加すると共に、上記電流センスアンプの上記第２入力端子にバイアス電流を印加するバイアス電流印加部であることを特徴とする半導体記憶装置。
8. 請求項５に記載の半導体記憶装置において、
   上記誤情報書込防止部は、上記電流センスアンプが有する複数の電流経路のうちの一部の電流経路を遮断する電流経路遮断部であることを特徴とする半導体記憶装置。
9. 請求項２または６に記載の半導体記憶装置において、
   上記第１メモリセルおよび上記第２メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。
10. 請求項１乃至９のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。

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