JPH0877787A

JPH0877787A - 半導体装置

Info

Publication number: JPH0877787A
Application number: JP14880295A
Authority: JP
Inventors: Hiroshige Hirano; 博茂平野; Toshiyuki Honda; 利行本多
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-06-28
Filing date: 1995-06-15
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】不揮発性メモリセルの低電圧領域における誤
読出し等を防止し、ベリファイ動作における読み出しマ
ージンを確保する。【構成】電圧検知信号ＶＤＴ０は、電源電圧ＶＤＤが
設定値４Ｖを越えると第１電圧検知信号“Ｈ”となり、
電源電圧ＶＤＤが設定値４Ｖ以下のときには第２電圧検
知信号“Ｌ”となる。センスアンプ内で、電圧検知信号
ＶＤＴ０が“Ｈ”になると、トランジスタＱｐ１１がオ
ンとなり、トランジスタＱｎ４の駆動力が増大し、出力
信号ＯＵＴの電圧の変化幅が大きくなって、センスレベ
ル電流が増大する。電源電圧に応じたセンスレベル電流
やデータ線電圧の切り換えによって、低電圧下における
データの誤読出し等を防止することができる。ベリファ
イ動作においても、通常読み出しの際とはセンスレベル
電流あるいはデータ線電圧を切り換えることにより、十
分なマージンを持った判定を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリセルと
その周辺回路とを備えた半導体装置に係り、特にフラッ
シュＥＥＰＲＯＭに関するものである。

【０００２】

【従来の技術】近年、低電圧動作の電気的書き込み可能
な不揮発性メモリの需要が高まっている。この低電圧動
作の不揮発性メモリにおいて技術的に重要なものとして
センスアンプがある。ここでは、従来のセンスアンプ回
路について説明する。

【０００３】まず、図４０のセンスアンプ回路図につい
て説明する。このセンスアンプ回路は、制御信号ＳＡＥ
及びデータ線信号ＤＬを２つの入力端子から受けて、出
力端子から出力信号ＯＵＴを出力するものである。

【０００４】センスアンプ回路内において、否定回路Ｉ
ＮＶ１は、入力端子から制御信号ＳＡＥを入力し、これ
を反転した信号Ｎ１を出力するものである。符号Ｑｐ１
及びＱｎ１は、否定回路ＩＮＶ１の出力信号Ｎ１を反転
するためのＣＭＯＳインバータを構成するＰチャネル型
ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジス
タを示す。各トランジスタＱｐ１，Ｑｎ１のゲートには
否定回路ＩＮＶ１の出力信号Ｎ１が印加される。また、
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースは電源
電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ１のソースは接地に接続されてい
る。そして、各トランジスタＱｐ１，Ｑｎ１のドレイン
は共通の信号線に接続され、信号Ｎ１の反転信号Ｎ２が
この共通の信号線を介して出力される。

【０００５】符号Ｑｐ２，Ｑｐ３はそれぞれ否定回路Ｉ
ＮＶ１の出力信号Ｎ１をゲートに受けるＰチャネル型Ｏ
Ｓトランジスタを示し、符号Ｑｎ２，Ｑｎ３はＣＭＯＳ
インバータの出力信号Ｎ２をゲートに受けるＮチャネル
型ＭＯＳトランジスタを示す。Ｐチャネル型ＭＯＳトラ
ンジスタＱｐ２，Ｑｐ３のソースはそれぞれ電源電圧Ｖ
ＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳト
ランジスタＱｎ２のソースはそれぞれデータ線（信号線
Ｌ１）に接続されている。また、各トランジスタＱｐ
２，Ｑｎ２のドレインが互いに接続され、各トランジス
タＱｐ３，Ｑｎ３のドレインが互いに接続されている。
そして、各トランジスタＱｐ３，Ｑｎ３のドレインに接
続される信号線を介して信号Ｎ３が出力される。

【０００６】符号Ｑｐ４は接地電位ＶＳＳをゲートに受
けるＰチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ
４は信号Ｎ３をゲートに受けるＮチャネル型ＭＯＳトラ
ンジスタを示し、符号Ｑｎ５は制御信号ＳＡＥをゲート
に受けるＮチャネル型ＭＯＳトランジスタを示す。トラ
ンジスタＱｐ４のソースは電源電位ＶＤＤの供給端子に
接続され、ドレインはトランジスタＱｎ４のドレインに
接続されている。トランジスタＱｎ４のソースはトラン
ジスタＱｎ５のドレインに接続され、トランジスタＱｎ
５のソースは接地に接続されている。この３つのトラン
ジスタＱｐ４，Ｑｎ４，Ｑｎ５により出力部が構成さ
れ、各トランジスタＱｐ４，Ｑｎ４のドレインに共通に
接続される信号線を介して、センスアンプ回路の出力信
号ＯＵＴが出力される。

【０００７】また、トランジスタＱｎ４のゲートと接地
との間には、トランジスタＱｎ４のゲートから接地側に
電荷を逃すためのＮチャネル型ＭＯＳトランジスタＱｎ
６が介設されている。また、トランジスタＱｎ２のゲー
トと接地との間にはＮチャネル型ＭＯＳトランジスタＱ
ｎ８が介設されており、このトランジスタＱｎ８のゲー
トはデータ線（信号線Ｌ１）に接続されている。さら
に、信号線Ｌ１と接地との間にＮチャネル型ＭＯＳトラ
ンジスタＱｎ７が介設されていて、このトランジスタＱ
ｎ７のゲートには否定回路ＩＮＶ１の出力信号Ｎ１が入
力されている。

【０００８】以上の構成により、このセンスアンプ回路
は、下記の動作を行う。

【０００９】制御信号ＳＡＥが“Ｈ”で、かつデータ線
（信号線Ｌ１）から接地に電流が流れない場合、下記の
ように作動する。否定回路ＩＮＶ１の出力信号Ｎ１が
“Ｌ”になるので、ＣＭＯＳインバータのトランジスタ
Ｑｐ１がオフにトランジスタＱｎ１がオンになって、Ｃ
ＭＯＳインバータからの出力信号Ｎ２の電位レベルは高
くなる。そのため、次段の各トランジスタＱｐ２，Ｑｐ
３，Ｑｎ２，Ｑｎ３はいずれもオンになるが、データ線
信号ＤＬの電位レベルが高くなるので、トランジスタＱ
ｎ８がオンし始め、それに伴い、信号Ｎ２の電位レベル
が低下してトランジスタＱｎ２，Ｑｎ３がオフし始め
る。その結果、出力信号Ｎ３が高い電位レベルとなる
と、トランジスタＱｎ４のゲート電位が高くなって、ト
ランジスタＱｎ４が作動することで、出力信号ＯＵＴは
“Ｌ”となる。

【００１０】また、制御信号ＳＡＥが“Ｈ”で、かつデ
ータ線から接地に電流が流れる場合、下記のように作動
する。上述の場合と同様に、ＣＭＯＳインバータからの
出力信号Ｎ２の電位レベルは高くなるので、次段の各ト
ランジスタＱｐ２，Ｑｐ３，Ｑｎ２，ＱＮ３がいずれも
オンになる。しかし、データ線（信号線Ｌ１）に接続さ
れたメモリセルがオン状態であるため、データ線信号Ｄ
Ｌの電位が低くなり、トランジスタＱｎ８がオフ状態に
維持される。したがって、信号Ｎ２の電位レベルは高
く、信号Ｎ３の電位レベルが低くなり、トランジスタＱ
ｎ４がオフとなることで、出力信号ＯＵＴは“Ｈ”とな
る。

【００１１】一方、制御信号ＳＡＥが“Ｌ”の場合、各
トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３がいずれ
もオフとなり、トランジスタＱｎ５もオフとなる。した
がって、出力部からの出力信号ＯＵＴは常に“Ｈ”とな
る。このとき、トランジスタＱｎ６，Ｑｎ７はいずれも
オンとなるので、トランジスタＱｎ４，Ｑｎ８のゲート
から電荷が接地側に逃され、トランジスタＱｎ４，Ｑｎ
８のゲート電位は低電位に保持される。

【００１２】なお、高速動作を実現するため、信号Ｎ３
の容量が小さくなるようにトランジスタＱｐ３，Ｑｎ３
のサイズを小さくしている。また、トランジスタＱｐ
３，Ｑｎ３の前段側にトランジスタＱｐ２，Ｑｎ２が設
けられていることで、データ線側に電荷が迅速に供給さ
れ、トランジスタＱｎ８の作動を相俟って、回路動作を
高速化するようにしている。

【００１３】図４１は、上記センスアンプ回路における
電源電圧ＶＤＤとセンスレベル電流の関係を示す特性図
である。ここで、センスレベル電流とは、センスアンプ
回路の出力信号ＯＵＴの論理電圧が遷移するときつまり
トランジスタＱｎ４がオン・オフ切換わるときにデータ
線に流れる電流のことである。上述のように、データ線
にあるレベル以上の電流が流れるとき出力信号ＯＵＴの
論理電圧が“Ｈ”となり、データ線にあるレベル以上の
電流が流れないとき出力信号ＯＵＴの論理電圧が“Ｌ”
となる。言い換えると、センスレベル電流以上のメモリ
セルオン電流があるメモリセルが低しきい値状態のメモ
リセルであり、センスレベル電流以上のメモリセルオン
電流が流れないメモリセルが高しきい値状態のメモリセ
ルである。ここで、図４１の曲線ＶＳＡＬＣ１に示すよ
うに、上記従来のセンスアンプ回路では、センスレベル
電流は電源電圧ＶＤＤが高くなるにつれて増大し、しか
も電源電圧ＶＤＤが増大するとセンスレベル電流の増大
率が高くなるという特性がある。

【００１４】また、図４２は電源電圧とデータ線電圧と
の関係を示す特性図である。図４２の特性線ＶＤＬＣ１
に示すように、データ線電圧は電源電圧ＶＤＤが高くな
るにつれて高くなるという特性がある。

【００１５】さらに、図４３は、電源電圧ＶＤＤとセン
スレベル電流及びメモリセル電流との関係を示す特性図
である。曲線ＳＡＬＣ４はセンスレベル電流の変化特性
を示し、曲線ＭＣＯＮ０はメモリセルオン電流の変化特
性を示す。メモリセルオン電流とは、不揮発性メモリセ
ルを構成するＦＥＴにおいてフローティングゲートに負
の電荷が蓄積されていないとき（消去状態）のソース・
ドレイン間に流れる電流の電源電圧に対する特性であ
る。同図に示すように、センスレベル電流の特性曲線Ｓ
ＡＬＥＶ０は上記図４１に示す特性曲線と同様に下に凸
の形状である。一方、メモリセル電流は基本的にＭＩＳ
ＦＥＴのソース・ドレイン間電流の特性と同じ特性を有
するので、メモリセル電流の特性曲線ＭＣＯＮ０は、電
源電圧の増大につれて増大するものの次第に飽和状態に
近付くつまり上に凸であるという特性がある。

【００１６】なお、メモリセルオン電流に対し、メモリ
セルオフ電流（又はメモリセルオフリーク電流）があ
る。ここでいうメモリセルオフ電流とは、本来メモリセ
ルに電流が流れるべきでないときに流れる電流のことで
ある。これには、下記２つの場合がある。１つは、不揮
発性メモリセルを構成するＦＥＴにおいて負の電荷が蓄
積されているとき（書き込み状態）、言い換えるとメモ
リセルトランジスタのしきい値が高く設定されていると
きに、メモリセルのコントロールゲートを選択状態にす
ると、負の電荷の蓄積が不十分でしきい値が十分高くな
いために電流が流れる場合である。もう一つは、当該メ
モリセルのコントロールゲートを非選択状態にしている
のに、メモリセルトランジスタがデプレッション型にな
っているために電流が流れる場合である。

【００１７】そして、センスアンプ内では、各部のトラ
ンジスタのしきい値の調整によって、上記センスレベル
電流がメモリセルオン電流とメモリセルオフ電流との中
間になるように設定されている。

【００１８】また、フラッシュメモリでは、フローティ
ングゲートに電荷を注入し（書き込み）あるいは引き抜
いて（消去）メモリセルトランジスタのしきい値をある
範囲に設定することで、データを記憶している。例え
ば、１つのメモリセルで２種類のデータを記憶できるよ
うにする場合には、“Ｈ”と“Ｌ”の２種類のしきい値
を設定すれば済むし、１つのメモリセルで３種類のデー
タを記憶できるようにする場合には、“Ｈ”と“Ｌ”だ
けでなくその中間状態のしきい値に設定することにな
る。その際、しきい値の設定が適正に行われているか否
かを確認する動作が必要であり、これをベリファイ動作
という。このベリファイ動作は、下記の手順で行われ
る。

【００１９】書き込み状態にあるつまりしきい値を高く
設定したメモリセルのベリファイ動作では、メモリセル
のワード線を選択状態にして、メモリセルに電流が流れ
るか否かを、上述のセンスレベル電流によって判定す
る。センスレベル電流が流れず、センスアンプ回路の出
力信号ＯＵＴが“Ｌ”になると、メモリセルが正常に高
しきい値状態であることが確認される。

【００２０】消去状態にあるつまりしきい値を低く設定
したメモリセルのベリファイ動作では、まず、メモリセ
ルのワード線を選択状態にして、メモリセルに電流が流
れることをセンスレベル電流によって判定する。センス
レベル電流が流れ、センスアンプ回路の出力信号ＯＵＴ
が“Ｈ”になると、メモリセルが低しきい値状態である
ことが確認される。ただし、消去状態にあるメモリセル
のベリファイ動作では、さらに、メモリセルを非選択状
態にしたときにセンスレベル電流が流れないことを確認
する必要がある。上述のように、メモリセルがデプレッ
ション型になっていると、非選択状態であるにも拘らず
オフリーク電流が流れることがある。ところが、１つの
データ線には、複数のメモリセルが接続されているの
で、書き込み状態にあるメモリセルのベリファイ時に、
他の消去状態でかつ非選択状態のメモリセルにオフリー
ク電流が流れると、信頼性の高いベリファイができない
からである。

【００２１】

【発明が解決しようとする課題】ところで、上記従来の
センスアンプ回路を有する半導体装置では以下のような
問題があった。

【００２２】第１に、センスレベル電流は電源電圧ＶＤ
Ｄが高くなるにつれて増大ししかも増大率が高くなると
いう特性を有するが、逆に電源電圧ＶＤＤが低くなると
センスレベル電流が非常に少なくなることになる。一
方、上述のように、例えばメモリセルトランジスタのし
きい値電圧を変えることによりデータを記憶するフラッ
シュＥＥＰＲＯＭなどでは、メモリセルトランジスタの
しきい値電圧を高くして電流が流れないように設定した
場合にも、僅かな電流が流れることがある。そのため、
上述のように低電圧領域でセンスレベル電流が少なくな
ると、メモリセルのデータを読み出す際に、しきい値が
低く設定されたメモリセルトランジスタに流れる電流と
しきい値が高く設定されたメモリセルのリーク電流との
差の見分けがつきにくくなり、センスアンプがメモリセ
ルのデータの記憶状態について判定を誤る虞れがある。
また、電源電圧ＶＤＤが低くなるとメモリセルオン電流
が少なくなるので、これによっても、上述と同様に判定
を誤る虞れがある。さらに、センスアンプが判定するの
に時間がかかるという問題もある。

【００２３】第２に、データ線電圧は電源電圧が高くな
るにつれて増大する。一方、例えばメモリセルトランジ
スタのしきい値電圧を変えることによりデータを記憶す
るフラッシュＥＥＰＲＯＭなどでは、しきい値電圧を低
くしてメモリセルトランジスタのゲートに電圧が印加さ
れたときに電流が流れるように設定している。その場
合、データ線の電圧が高いことでメモリセルトランジス
タのしきい値電圧が高くなることがある。そのため、メ
モリセルトランジスタのゲートに電圧が印加されたとき
に流れる電流が減少し、上記第１の場合と同様に、セン
スアンプが判定を誤る虞れがある。

【００２４】第３に、ある電源電圧値に対してセンスレ
ベル電流値は一義的に決まるために、ベリファイ動作に
おいてオン状態におけるメモリセル電流がセンスレベル
電流値より大きいかを判定する場合にマージンを含めて
判定することができない。このため、たとえばメモリセ
ルトランジスタのしきい値電圧を変えることによりデー
タを記憶するフラッシュＥＥＰＲＯＭなどでは、しきい
値電圧を低くして電流が流れるように設定した場合です
ら、オン状態におけるメモリセル電流が十分マージンが
あるかどうかわからない。また、フラッシュＥＥＰＲＯ
Ｍでは、メモリセルトランジスタのしきい値を何回も変
化させると、初期に比べてオン状態におけるメモリセル
電流が減少して不良となるという問題がある。

【００２５】第４に、ある電源電圧値に対してセンスレ
ベル電流値は一義的に決まるために、ベリファイ動作に
おいて、オフ状態におけるメモリセル電流がセンスレベ
ル電流値より小さいかを判定する場合に、判定にマージ
ンを含めて判定することができない。このため、たとえ
ばメモリセルトランジスタのしきい値電圧を変えること
によりデータを記憶するフラッシュＥＥＰＲＯＭなどで
は、メモリセルトランジスタのゲートを接地電圧にし
て、オフした場合に僅かにオフ電流（リーク電流）が流
れることがある。このオフ電流は高温になると増加し、
従来のセンスアンプでは判定を誤り不良となるという問
題がある。

【００２６】本発明は斯かる点に鑑みてなされたもので
あり、下記の目的を有する。

【００２７】第１の目的は、電源電圧が低い領域におい
ても高いセンスレベル電流を実現し得るセンスアンプを
搭載した半導体装置の提供を図ることにある。

【００２８】第２の目的は、電源電圧が高い領域におい
ても適度なデータ線電圧を実現し得る半導体装置の提供
を図ることにある。

【００２９】第３の目的は、上記第２の目的を達成する
ための構成を利用して、低電圧領域における各部のトラ
ンジスタの動作の高速化及び安定化と高電圧領域におけ
るメモリセルの劣化の防止とを実現し得る半導体装置の
提供を図ることにある。

【００３０】第４の目的は、メモリセルのベリファイ動
作時に十分大きいマージンを持った厳しいベリファイ検
査を実現し得る半導体装置の提供を図ることにある。

【００３１】第５の目的は、上記第４の目的を達成する
ための構成を利用して、迅速に多値データを判定し得る
半導体装置の提供を図ることにある。

【００３２】

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１〜５に記載される手段を講じてい
る。

【００３３】具体的に請求項１が講じた手段は、半導体
装置に、メモリセルと、上記メモリセルに接続されるデ
ータ線と、電源電圧を供給する電圧供給手段と、上記電
圧供給手段に接続され、少なくとも１つの設定値により
区画される少なくとも２つの電源電圧領域を検知して各
電源電圧領域に対応した複数の電圧検知信号を出力する
電源電圧検知手段と、上記メモリセルのデータを読み出
す指令を与える第１の制御信号を入力する制御信号入力
手段と、上記制御信号入力手段，上記電圧供給手段及び
上記データ線に接続され、上記第１の制御信号を受けた
ときに上記電圧供給手段から上記データ線に流れる電流
を上記電源電圧に応じたセンスレベルで検知するととも
に、上記センスレベル電流の電源電圧に対する依存特性
として互いに異なる複数の依存特性を有する電流検知手
段と、上記電源電圧検知手段及び上記電流検知手段に接
続され、上記電流検知手段におけるセンスレベル電流の
電源電圧に対する依存特性を、上記電源電圧検知手段の
電圧検知信号の種類に応じて上記複数の依存特性のうち
互いに相異なるいずれか２つの依存特性に切り換える依
存特性切換手段とを設ける構成としたものである。

【００３４】請求項２が講じた手段は、請求項１におい
て、上記電流検知手段を、上記電源電圧検知手段から低
い電源電圧領域に対する電圧検知信号を受けたときに
は、高い電源電圧領域に対する電圧検知信号を受けたと
きよりもセンスレベル電流が高い側の依存特性に切り換
えるように構成したものである。

【００３５】請求項３が講じた手段は、請求項１におい
て、上記電流検知手段を、センスレベル電流が互いに異
なる第１依存特性と第２依存特性とを有するものとし、
上記電源電圧検知手段を、電源電圧領域を第１設定値及
び該第１設定値よりも低い第２設定値により３つの電源
電圧領域に区画し、第１設定値を越える電源電圧領域で
は第１電圧検知信号を、第２設定値以下の領域では第２
電圧検知信号を出力する一方、第１設定値以下で第２設
定値を越える電源電圧領域では当該電源電圧領域に入る
前の電圧検知信号を継続して出力するように構成し、上
記依存特性切換手段を、上記第１電圧検知信号を受けた
ときには上記第１依存特性に、上記第２電圧検知信号を
受けたときには上記第２依存特性に切り換えるように構
成したものである。

【００３６】請求項４が講じた手段は、請求項３におい
て、上記電流検知手段を、上記第１依存特性よりも上記
第２依存特性の方がセンスレベル電流が高いように構成
したものである。

【００３７】請求項５が講じた手段は、請求項１におい
て、上記電源電圧検知手段を、上記第１の制御信号を受
け、上記電流検知手段が作動状態でないときに、電圧検
知信号の変更を行うように構成したものである。

【００３８】上記第２の目的を達成するために、請求項
６〜１３に記載される手段を講じている。

【００３９】請求項６が講じた手段は、半導体装置に、
メモリセルと、上記メモリセルに接続されるデータ線
と、電源電圧を供給する電圧供給手段と、上記電圧供給
手段に接続され、上記電源電圧が設定値を越えるときに
は第１電圧検知信号を出力する一方、上記電源電圧が上
記設定値以下のときは第２電圧検知信号を出力する電源
電圧検知手段と、上記メモリセルのデータを読み出す指
令を与える第１の制御信号を入力する制御信号入力手段
と、上記制御信号入力手段，上記電圧供給手段及び上記
データ線に接続され、上記制御信号を受けたときに上記
電圧供給手段から上記データ線に流れる電流を検知する
電流検知手段と、上記電源電圧検知手段及び上記電流検
知手段に接続され、上記電流が流れるときのデータ線電
位の電源電圧に対する依存特性を互いに異なる第１依存
特性と第２依存特性とに切り換える依存特性切換手段と
を設ける構成としたものである。

【００４０】請求項７が講じた手段は、請求項６におい
て、上記電流検知手段を、上記第１依存特性よりも上記
第２依存特性の方がデータ線電位が高いように構成した
ものである。

【００４１】請求項８が講じた手段は、請求項６におい
て、第１電圧を供給する第１電圧供給手段と、第２電圧
を供給する第２電圧供給手段とをさらに設け、上記電流
検知手段を、制御信号線と、ゲートが上記制御信号線に
接続され、ソースが上記データ線に接続される第１のＮ
チャネル型ＭＯＳトランジスタと、ソースが上記第１電
圧供給手段に接続され、ドレインが上記第１のＮチャネ
ル型ＭＯＳトランジスタに接続される第１のＰチャネル
型ＭＯＳトランジスタと、ゲートが上記制御信号入力手
段に接続され、ソースが上記第２電圧供給手段に接続さ
れ、ドレインが上記制御信号線に接続されて、上記制御
信号を受けたとき上記制御信号線に第２の制御信号を出
力する第２のＰチャネル型ＭＯＳトランジスタと、ゲー
トが上記データ線に接続され、ドレインが上記制御信号
線に接続され、ソースが接地に接続される第２のＮチャ
ネル型ＭＯＳトランジスタとを有するものとし、上記依
存特性切換手段を、上記第１電圧供給手段の電圧を高低
切り換えるように構成したものである。

【００４２】請求項９が講じた手段は、請求項６におい
て、第１電圧を供給する第１電圧供給手段と、第２電圧
を供給する第２電圧供給手段とをさらに設け、上記電流
検知手段を、制御信号線と、ゲートが上記制御信号線に
接続され、ソースが上記データ線に接続される第１のＮ
チャネル型ＭＯＳトランジスタと、ソースが上記第１電
圧供給手段に接続され、ドレインが上記第１のＮチャネ
ル型ＭＯＳトランジスタに接続される第１のＰチャネル
型ＭＯＳトランジスタと、ゲートが上記制御信号入力手
段に接続され、ソースが上記第２電圧供給手段に接続さ
れ、ドレインが上記制御信号線に接続されて、上記制御
信号を受けたとき上記制御信号線に第２の制御信号を出
力する第２のＰチャネル型ＭＯＳトランジスタと、ゲー
トが上記データ線に接続され、ドレインが上記制御信号
線に接続され、ソースが接地に接続される第２のＮチャ
ネル型ＭＯＳトランジスタとを有するものとし、上記依
存特性切換手段を、上記第２電圧供給手段の電圧を高低
切り換えるように構成したものである。

【００４３】請求項１０が講じた手段は、請求項６にお
いて、第１電圧を供給する第１電圧供給手段と、第２電
圧を供給する第２電圧供給手段とをさらに設け、上記電
流検知手段を、制御信号線と、ゲートが上記制御信号線
に接続され、ソースが上記データ線に接続される第１の
Ｎチャネル型ＭＯＳトランジスタと、ソースが上記第１
電圧供給手段に接続され、ドレインが上記第１のＮチャ
ネル型ＭＯＳトランジスタに接続される第１のＰチャネ
ル型ＭＯＳトランジスタと、ゲートが上記制御信号入力
手段に接続され、ソースが上記第２電圧供給手段に接続
され、ドレインが上記制御信号線に接続されて、上記制
御信号を受けたとき上記制御信号線に第２の制御信号を
出力する第２のＰチャネル型ＭＯＳトランジスタと、ゲ
ートが上記データ線に接続され、ドレインが上記制御信
号線に接続され、ソースが接地に接続される第２のＮチ
ャネル型ＭＯＳトランジスタとを有するものとし、上記
依存特性切換手段を、上記制御信号線の電位を高低切り
換えるように構成したものである。

【００４４】請求項１１が講じた手段は、請求項１０に
おいて、上記依存特性切換手段を、上記第２のＮチャネ
ル型ＭＯＳトランジスタのトランジスタサイズを切り換
えるように構成したものである。

【００４５】請求項１２が講じた手段は、請求項１０に
おいて、上記依存特性切換手段を、上記第２のＰチャネ
ル型ＭＯＳトランジスタのトランジスタサイズを切り換
えるように構成したものである。

【００４６】請求項１３が講じた手段は、請求項６にお
いて、上記電源電圧検知手段を、上記第１の制御信号を
受け、上記電流検知手段が作動状態でないときに、電圧
検知信号の変更を行うように構成したものである。

【００４７】上記第３の目的を達成するために、請求項
１４〜１７に記載される手段を講じている。

【００４８】請求項１４が講じた手段は、半導体装置
に、メモリセルと、上記メモリセルに接続される信号線
と、上記信号線に電源電圧を供給する電圧供給手段と、
上記電圧供給手段に接続され、上記電源電圧が設定値を
越えるときには第１電圧検知信号を出力する一方、、電
源電圧が設定値以下のときには第２電圧検知信号を出力
する電源電圧検知手段と、上記電源電圧検知手段及び信
号線に接続され、上記第２の電圧検知信号を受けたとき
には上記信号線の電位を上記電源電圧よりも高くするよ
う昇圧する昇圧手段とを設ける構成としたものである。

【００４９】請求項１５が講じた手段は、請求項１４に
おいて、上記信号線を上記メモリセルのワード線とした
ものである。

【００５０】請求項１６が講じた手段は、請求項１４に
おいて、上記信号線を上記メモリセルのデータ線とした
ものである。

【００５１】請求項１７が講じた手段は、請求項２にお
いて、上記メモリセルに接続されるワード線と、上記ワ
ード線に電源電圧を供給する電圧供給手段と、上記電源
電圧検知手段及び信号線に接続され、上記第２の電圧検
知信号を受けたときには上記信号線の電位を上記電源電
圧よりも高くするよう昇圧する昇圧手段とをさらに設け
たものである。

【００５２】上記第４の目的を達成するために、請求項
１８〜３２に記載される手段を講じている。

【００５３】請求項１８が講じた手段は、半導体装置
に、メモリセルと、上記メモリセルに接続されるデータ
線と、電源電圧を供給する電圧供給手段と、上記メモリ
セルのデータの通常読み出しを指令する第１の制御信号
を入力する第１の制御信号入力手段と、上記メモリセル
に流れる電流値の判定を指令する第２の制御信号を入力
する第２の制御信号入力手段と、上記第１及び第２の制
御信号入力手段，上記電圧供給手段及び上記データ線に
接続され、上記第１及び第２の制御信号を受けたときに
上記電圧供給手段から上記データ線に流れる電流を上記
電源電圧に応じたセンスレベルで検知する電流検知手段
と、上記第２の制御信号入力手段に接続され、上記判定
時に上記メモリセルに流れる電流と上記電流検知手段で
検知される電流値との差が通常読み出し状態における両
者の差よりも縮小されるよう切り換えるレベル切換手段
とを設ける構成としたものである。

【００５４】請求項１９が講じた手段は、請求項１８に
おいて、上記電流検知手段を、上記センスレベル電流の
電源電圧に対する依存特性として互いに異なる複数の依
存特性を有するものとし、上記レベル切換手段により、
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記第１制御信号を受けたときと
上記第２制御信号を受けたときとで上記複数の依存特性
のうち互いに異なる依存特性に切り換えるように構成し
たものである。

【００５５】請求項２０が講じた手段は、請求項１９に
おいて、上記第２制御信号を、オン状態にあるメモリセ
ルの電流値の判定を指令するものとし、上記レベル切換
手段により、上記電流検知手段におけるセンスレベル電
流の電源電圧に対する依存特性を、上記第２制御信号を
受けたときには上記第１制御信号を受けたときよりもセ
ンスレベル電流が高い側の依存特性に切り換えるように
構成したものである。

【００５６】請求項２１が講じた手段は、請求項２０に
おいて、上記第２制御信号を、オン状態にあるメモリセ
ルの初期の電流の判定を指令するものとし、上記レベル
切換手段により、上記第２制御信号の指令による上記電
流検知手段におけるセンスレベル電流の電源電圧に対す
る依存特性を、上記複数の依存特性のうち最もセンスレ
ベル電流の高い依存特性にするように構成したものであ
る。

【００５７】請求項２２が講じた手段は、請求項２０に
おいて、上記第２制御信号を、オン状態にあるメモリセ
ルの電流値の判定を複数回に亘って指令するものとし、
上記レベル切換手段により、上記第２制御信号の指令に
よる上記電流検知手段におけるセンスレベル電流の電源
電圧に対する依存特性を、上記第２制御信号の複数回の
指令のうち後の指令になるほど順次センスレベル電流の
高い依存特性に変化させていくように構成したものであ
る。

【００５８】請求項２３が講じた手段は、請求項１８に
おいて、上記第２制御信号を、オン状態にあるメモリセ
ルの電流値の判定を指令するものとし、上記レベル切換
手段により、上記第２制御信号を受けたときには上記第
１制御信号を受けたときよりも上記メモリセルに流れる
電流を少なくするよう制御するように構成したものであ
る。

【００５９】請求項２４が講じた手段は、請求項２３に
おいて、上記メモリセルに接続されるワード線と、上記
ワード線に電圧を供給するとともに、その電圧を複数の
電圧値に切り換え可能に構成されたワード線電圧供給手
段とをさらに設け、上記レベル切換手段により、上記第
２制御信号を受けたときには上記第１制御信号を受けた
ときよりも上記ワード線の電位を低くするように構成し
たものである。

【００６０】請求項２５が講じた手段は、請求項２３に
おいて、上記第２制御信号によるオン状態にあるメモリ
セルの電流値の判定を、高温で行われるものとし、上記
レベル切換手段により、上記ワード線電圧供給手段の電
圧値を、上記第２制御信号を受けたときには上記第１制
御信号を受けたときよりも高くするように切り換えるよ
うに構成したものである。

【００６１】請求項２６が講じた手段は、請求項１９に
おいて、上記第２制御信号を、オフ状態にあるメモリセ
ルの電流値の判定を指令するものとし、上記レベル切換
手段により、上記電流検知手段におけるセンスレベル電
流の電源電圧に対する依存特性を、上記第２制御信号を
受けたときには上記第１制御信号を受けたときよりもセ
ンスレベル電流が低い側の依存特性に切り換えるように
構成したものである。

【００６２】請求項２７が講じた手段は、請求項１８に
おいて、上記第２制御信号を、オフ状態にあるメモリセ
ルの電流値の判定を指令するものとし、上記レベル切換
手段により、上記第２制御信号を受けたときには上記第
１制御信号を受けたときよりも上記メモリセルに流れる
電流を高くするように構成したものである。

【００６３】請求項２８が講じた手段は、請求項２７に
おいて、上記データ線に電圧を供給するデータ線電圧供
給手段をさらに設け、上記レベル切換手段により、上記
データ線電圧供給手段により供給されるデータ線電圧
を、上記第２制御信号を受けたときには上記第１制御信
号を受けたときよりも上記データ線の電圧を高くするよ
う上記データ線電圧供給手段を制御するように構成した
ものである。

【００６４】請求項２９が講じた手段は、請求項２３に
おいて、上記メモリセルに接続されるワード線と、上記
ワード線に電圧を供給するとともに、その電圧を複数の
電圧値に切り換え可能に構成されたワード線電圧供給手
段とをさらに設け、上記レベル切換手段により、上記第
１制御信号を受けたときには上記第１制御信号を受けた
ときよりも上記ワード線の電位を低くするように構成し
たものである。

【００６５】請求項３０が講じた手段は、請求項２３に
おいて、上記メモリセルに接続されるワード線と、上記
ワード線に電圧を供給するとともに、その電圧を複数の
電圧値に切り換え可能に構成されたワード線電圧供給手
段とをさらに設け、上記メモリセルのしきい値が可変に
構成し、上記第２制御信号によるオフ状態にあるメモリ
セルの電流値の判定を、上記メモリセルの過消去を行っ
た後のしきい値を高くするためリバース動作を指令する
ものとし、上記レベル切換手段により、上記第２制御信
号を受けたときには上記データ線に上記メモリセルのソ
ースよりも高い電圧を印加し、上記ワード線に上記デー
タ線に印加される電圧と上記メモリセルのソースに印加
される電圧との間の電圧を印加するよう制御するように
構成したものである。

【００６６】請求項３１が講じた手段は、請求項２７に
おいて、上記メモリセルに接続されるワード線と、上記
ワード線に電圧を供給するとともに、その電圧を複数の
電圧値に切り換え可能に構成されたワード線電圧供給手
段とをさらに設け、上記第２制御信号によるオン状態に
あるメモリセルの電流値の判定を、高温で行われるもの
とし、上記レベル切換手段により、上記ワード線電圧供
給手段の電圧値を、上記第２制御信号を受けたときには
上記第１制御信号を受けたときよりも高くするように切
り換えるように構成したものである。

【００６７】上記第５の目的を達成するために、請求項
３２〜３５に記載される手段を講じている。

【００６８】請求項３２が講じた手段は、請求項２０に
おいて、上記第２制御信号により、オン状態のメモリセ
ルに対する電流値の判定を、上記メモリセルに流れる電
流値と上記センスレベル電流との電流差がある電流値以
下の電源電圧領域のうち少なくとも２つ以上の電源電圧
でメモリセルに流れる電流値を判定することにより行う
よう指令するように構成したものである。

【００６９】請求項３３が講じた手段は、請求項１９に
おいて、上記第２制御信号を、複数データの読み出し判
定を指令するものとし、上記レベル切換手段により、上
記第２制御信号を受けたとき上記電流検知手段の有する
複数個のセンスレベル電流を順次変更して用いるよう指
令して、上記メモリセルに流れる電流値を判定すること
によって、１つのメモリセルに流れる電流値で複数のデ
ータ値を判定することが可能に構成したものである。

【００７０】請求項３４が講じた手段は、請求項３３に
おいて、上記電流検知手段を、センスレベル電流の低い
方から順に第１，第２及び第３のセンスレベル電流を有
するものとし、上記レベル切換手段により、上記第２の
センスレベル電流でメモリセルに流れる電流値を判定し
た後に、上記第１又は第３のセンスレベル電流でメモリ
セルに流れる電流値を判定することによって、１つのメ
モリセルに流れる電流値で複数のデータ値を判定するよ
うに構成したものである。

【００７１】請求項３５が講じた手段は、半導体装置
に、メモリセルと、上記メモリセルに接続されるデータ
線と、上記データ線にソースが接続される少なくとも第
１，第２トランジスタを含む複数のトランジスタと、上
記第１，第２を含む複数のトランジスタのドレインと電
源との間にそれぞれ介設され、かつ各々のゲートに共通
の第１の信号が印加される少なくとも第３，第４のトラ
ンジスタを含む複数のトランジスタとを設け、上記第１
のトランジスタと第２のトランジスタとの電流能力ある
いはしきい値を異ならせて、上記第１のトランジスタの
ドレインの信号および上記第２のトランジスタのドレイ
ンの信号により、１つのメモリセルに流れる電流値で複
数のデータ値を判定することが可能に構成したものであ
る。

【００７２】

【作用】請求項１の構成により、各電源電圧領域におけ
る電圧検知信号に応じて電流検知手段のセンスレベル電
流の電源電圧に対する依存特性が切り換えられるので、
半導体装置内のメモリセルの記憶データの読み出し等に
おいて、電源電圧の高低に起因する誤判定が防止され
る。

【００７３】請求項２の構成により、電源電圧が低い領
域で電流検知手段のセンスレベル電流が高くなるように
変更されるので、メモリセルのリーク電流が多い場合に
も安定して動作し、誤判定が有効に防止されることにな
る。

【００７４】請求項３又は４の構成により、電源電圧と
して設定値付近の電圧値を有するものを使用する場合に
も、半導体装置が安定して作動することになる。

【００７５】請求項５の構成により、電流検知手段が作
動状態のときにセンスレベル電流の電源電圧に対する依
存特性が切り換えられることで生じ得る誤判定が回避さ
れる。

【００７６】請求項６の構成により、メモリセルにつな
がるデータ線電位の電源電圧に対する依存特性が２通り
に切り換えられるので、使用状態等に応じてトランジス
タのしきい値の変化を防止することが可能となる。

【００７７】請求項７，８，９，１０，１１又は１２の
構成により、高電圧時にデータ線の電圧が高くなり過ぎ
ることがないので、メモリセルトランジスタのしきい値
電圧の変化が生じず、信頼性が確保される。

【００７８】請求項１３の構成により、電流検知手段が
作動状態のときにデータ線電位の電源電圧に対する依存
特性が切り換えられることで生じ得る誤判定が回避され
る。

【００７９】請求項１４，１５，１６又は１７の構成に
より、低電源電圧領域ではメモリセルにつながるワード
線やデータ線の電位が電源電圧よりも高く昇圧されるの
で、低電源電圧領域では、半導体装置の各部のトランジ
スタの動作が高速になり、かつ安定化する。一方、高電
源電圧領域ではメモリセルトランジスタへの過大な電圧
の印加による劣化が防止される。

【００８０】請求項１８，１９，２３又は２７の構成に
より、メモリセルのオン状態やオフ状態が適正に設定さ
れているか否かを判定する際に、十分なマージンを持っ
た厳しい判定が行われるので、半導体装置の信頼性がよ
り確実に保証されることになる。

【００８１】請求項２０の構成により、オン状態にある
メモリセルの電流値の判定時にはレベル切換手段によっ
て電流検知手段の電源電圧に対する依存特性が通常読み
出し時における依存特性よりも高いセンスレベルを有す
る依存特性に切り換えられるので、オン状態にあるメモ
リセルの電流値の判定におけるメモリセル電流と電流検
知手段で検知される電流との差が通常読み出し時におけ
る両者の差よりも小さくなる。したがって、メモリセル
の判定における十分なマージンが確保されることにな
る。

【００８２】請求項２１の構成により、初期に厳しい条
件でメモリセルの電流値を判定しておくことで、その後
の経時変化によりメモリセルの特性が劣化しても、劣化
に対するマージンが確保されることになる。

【００８３】請求項２２の構成により、順次厳しい条件
でメモリセルの電流値の判定が行われるので、冗長メモ
リセルの容量に応じて救済すべきメモリセルを決定し、
メモリセル内におけるマージンの最小値をできるだけ大
きく確保することができる。

【００８４】請求項２４の構成により、オン状態にある
メモリセルの電流値の判定時にワード線電位が通常読み
出し時よりも低く設定されるので、オン状態にあるメモ
リセルの電流値の判定におけるメモリセル電流と電流検
知手段で検知される電流との差が通常読み出し時におけ
る両者の差よりも小さくなる。したがって、メモリセル
の判定における十分なマージンが確保されることにな
る。

【００８５】請求項２５又は３１の構成により、誤判定
を生じやすい高温条件で予めメモリセルの電流値の判定
が行われるので、より厳しい判定が行われる。その際、
レベル切換手段によって、さらに厳しい条件が付加され
るので、半導体装置が高温状態で使用されても、十分高
い信頼性が確保される。

【００８６】請求項２６の構成により、オフ状態にある
メモリセルの電流値の判定時にはレベル切換手段によっ
て電流検知手段の電源電圧に対する依存特性が通常読み
出し時における依存特性よりも低いセンスレベルを有す
る依存特性に切り換えられるので、オフ状態にあるメモ
リセルの電流値の判定におけるメモリセル電流と検知手
段で検知される電流との差が通常読み出し時における両
者の差よりも小さくなる。したがって、メモリセルの判
定における十分なマージンが確保されることになる。

【００８７】請求項２８の構成により、オフ状態にある
メモリセルの電流値の判定時にはレベル切換手段によっ
てデータ線電圧が通常読み出し時における電圧値よりも
高くなるよう切り換えられるので、オフ状態にあるメモ
リセルの電流値の判定におけるメモリセル電流と検知手
段で検知される電流との差が通常読み出し時における両
者の差よりも小さくなる。したがって、メモリセルの判
定における十分なマージンが確保されることになる。

【００８８】請求項２９の構成により、オフ状態にある
メモリセルの電流値の判定時にはレベル切換手段によっ
てワード線電圧が通常読み出し時における電圧値よりも
高くなるよう切り換えられるので、オフ状態にあるメモ
リセルの電流値の判定におけるメモリセル電流と検知手
段で検知される電流との差が通常読み出し時における両
者の差よりも小さくなる。したがって、メモリセルの判
定における十分なマージンが確保されることになる。

【００８９】請求項３０の構成により、過消去によりし
きい値が負の側になったメモリセルのしきい値がリバー
スによって正常な状態に回復したか否かの正確な判定が
可能となる。

【００９０】請求項３２の構成により、動作マージンを
考慮したメモリセルの電流値の判定が可能となり、信頼
性が向上する。

【００９１】請求項３３又は３４の構成により、専用の
リファレンスセルを設けなくても電流検知手段のセンス
レベル電流の切り換えによって多値データを読み出すこ
とが可能となる。

【００９２】請求項３５により、専用のリファレンスセ
ルを設けなくても電流検知手段のセンスレベル電流の切
り換えによって多値データを読み出すことが可能となる
とともに、１段階で２つのデータが確定されるので、極
めて高速なデータの読み出しが可能となる。

【００９３】

【実施例】以下、本発明の各実施例について説明する。

【００９４】（第１実施例）まず、第１実施例に係る半
導体装置の構成について、図１及び図２を参照しながら
説明する。図１は本実施例に係るセンスアンプ回路の構
成を示す電気回路図、図２は電圧検知回路の構成を示す
電気回路図である。

【００９５】図１に示すセンスアンプ回路の基本部分の
構成は、上記図４０に示す従来のセンスアンプ回路の構
成と同じである。このセンスアンプ回路は、制御信号Ｓ
ＡＥ及びデータ線信号ＤＬを２つの入力端子から受け
て、出力端子から出力信号ＯＵＴを出力するものであ
る。上述のように、センスアンプ回路は、否定回路ＩＮ
Ｖ１と、ＣＭＯＳインバータとして機能する２つのトラ
ンジスタＱｐ１，Ｑｎ１と、回路動作に高速性をもたせ
るための２つのトランジスタＱｐ２，Ｑｎ２と、出力部
への負荷の一部を負担するための２つのトランジスタＱ
ｐ３，Ｑｎ３と、出力部として機能する３つのトランジ
スタＱｐ４，Ｑｎ４，Ｑｎ５と、各信号線の電荷を接地
側に逃す際に作動するトランジスタＱｎ６，Ｑｎ７，Ｑ
ｎ８とを備えている。これらの各要素の接続関係及び動
作は、上記図４０に示す回路について説明したとおりで
あるので、説明を省略する。

【００９６】ここで、本実施例の特徴として、センスア
ンプ回路の基本的な部分に加えて、電圧検知信号により
センスレベル電流の特性を変更するための要素を備えて
いる。すなわち、電圧検知信号ＶＤＴ０を入力しこれを
反転した信号Ｎ７を出力する否定回路ＩＮＶ２と、該否
定回路ＩＮＶ２の出力信号Ｎ７と制御信号ＳＡＥとを入
力とし、両信号のＮＡＮＤ演算結果である信号Ｎ６を出
力する論理積の否定回路ＮＡＮＤ１と、ゲートに論理積
の否定回路ＮＡＮＤ１の出力信号Ｎ６を受けるＰチャネ
ル型ＭＯＳトランジスタＱｐ１１とを備えている。Ｐチ
ャネル型ＭＯＳトランジスタＱｎ１１のドレインは電源
電圧ＶＤＤの供給端子に接続され、ソースは出力部のト
ランジスタＱｎ４のゲートにつながる信号線に接続され
ている。すなわち、電圧検知信号ＶＤＴ０に応じて、ト
ランジスタＱｐ１１を作動させることにより、信号Ｎ３
の電位レベルを上昇させるようにしている。また、図
２は、上記センスアンプ回路に入力する電圧検知信号Ｖ
ＤＴ０を生成するための電圧検知回路の回路図である。
図２に示すように、電源電圧ＶＤＤを供給する端子と接
地との間には、３段のＰチャネル型ＭＯＳトランジスタ
Ｑｐ２１〜Ｑｐ２３と１つのＮチャネル型ＭＯＳトラン
ジスタＱｎ２１とが直列に配設されている。各トランジ
スタＱｐ２１〜Ｑｐ２３のゲートは自己のドレインにそ
れぞれ接続され、トランジスタＱｎ２１のゲートは電源
電圧ＶＤＤに接続されている。そして、トランジスタＱ
ｐ２３のドレインとトランジスタＱｎ２１のドレインと
は共通の信号線に接続され、この信号線を介して信号Ｎ
２３が出力される。また、上記信号Ｎ２３をゲートに受
けるＰチャネル型ＭＯＳトランジスタＱｐ２４とＮチャ
ネル型ＭＯＳトランジスタＱｎ２４とからなるＣＭＯＳ
インバータが設けられている。ＣＭＯＳインバータのト
ランジスタＱｐ２４のソースは電源電圧ＶＤＤを供給す
る端子に接続され、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ２４のソースは接地に接続されている。そして、この
ＣＭＯＳインバータから、各トランジスタＱｐ２４，Ｑ
ｎ２４のゲートに入力された信号Ｎ２３を反転した信号
Ｎ２４が出力される。さらに、ＣＭＯＳインバータの後
段側に設けられた否定回路ＩＮＶ２１により、この信号
Ｎ２４を反転した電圧検知信号ＶＤＴ０が出力される。
この電圧検知回路では、各トランジスタのしきい値の調
整により、電源電圧ＶＤＤが設定値４Ｖ以下のときと４
Ｖを越えるときとで電圧検知信号ＶＤＴ０のレベルを高
低切り換えるようにしている。

【００９７】次に、本実施例におけるセンスアンプ回路
の動作について、図３及び図４を参照しながら説明す
る。図３は、センスアンプ回路のセンスレベル電流と電
源電圧ＶＤＤとの関係を示す特性図である。図４は、電
圧検知回路の出力信号ＶＤＴ０と電源電圧ＶＤＤとの関
係を示す特性図である。図４に示すように、電源電圧Ｖ
ＤＤが４Ｖ以下のときには電圧検知回路の出力信号ＶＤ
Ｔ０の論理値は“Ｌ”であるが、電源電圧ＶＤＤが４Ｖ
を越えると出力信号ＶＤＴ０の論理値は“Ｈ”に切換わ
る。

【００９８】そして、この電圧検知信号ＶＤＴ０の論理
値が“Ｈ”であるか“Ｌ”であるかに応じてセンスレベ
ル電流が非連続的に変わる。すなわち、センスアンプ回
路において、電圧検知信号ＶＤＴ０が論理値“Ｈ”のと
きには、信号Ｎ６の論理値が“Ｈ”となりトランジスタ
Ｑｐ１１は作動しない。したがって、センスアンプ回路
は、図４０に示す従来のセンスアンプ回路と同様の出力
特性を示し、図３の曲線ＶＳＡＬＣ１に沿った特性とな
る。

【００９９】一方、制御信号ＳＡＥが“Ｈ”で電圧検知
信号ＶＤＴ０の論理値が“Ｌ”になると、センスアンプ
回路において、信号Ｎ６の論理値が“Ｌ”となり、トラ
ンジスタＱｐ１１が作動し、信号Ｎ３の電位レベルが上
昇する。この作用により、センスレベル電流は、図３に
示す曲線ＶＳＡＬＣ１を上方に移動した曲線ＶＳＡＬＣ
２に沿った特性に切換わる。すなわち、電源電圧ＶＤＤ
が４Ｖ以下の低電圧の場合には、センスレベル電流が曲
線ＶＳＡＬＣ２に沿った特性を示し、電源電圧ＶＤＤが
４Ｖを越える高電圧の場合にセンスレベル電流が曲線Ｖ
ＳＡＬＣ１に沿った特性を示す。

【０１００】したがって、本実施例では、電源電圧が低
電圧の場合にも、従来のようにセンスレベル電流が十分
大きくなるので、メモリセルトランジスタに微少のリー
ク電流が存在する場合にもデータの誤判定を有効に防止
することができる。

【０１０１】（第２実施例）次に、第２実施例につい
て、図５〜図７を参照しながら説明する。

【０１０２】本実施例では、センスアンプ回路の構成は
上記第１実施例における構成（図１参照）と同様である
が、電圧検知回路の構成が上記第１実施例における構成
（図２参照）とは異なる。

【０１０３】図５は、本実施例に係る半導体装置の電圧
検知回路の構成を示す回路図である。３つのＰチャネル
型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２３と、Ｎチャネ
ル型ＭＯＳトランジスタＱｎ２１と、Ｐチャネル型ＭＯ
ＳトランジスタＱｐ２４及びＮチャネル型ＭＯＳトラン
ジスタＱｎ２４からなるＣＭＯＳインバータと、否定回
路２１とを備えている点は、上記第１実施例における電
圧検知回路の構成（図２参照）と同じである。本実施例
では、それに加え、トランジスタＱｐ２２のドレインと
トランジスタＱｐ２３のソースとに共通に接続される信
号線が設けられ、この信号線を流れる信号Ｎ２２を各々
のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ
２５とＮチャネル型ＭＯＳトランジスタＱｎ２５とから
なるＣＭＯＳインバータが設けられている。さらに、該
ＣＭＯＳインバータの出力信号Ｎ２５を受けてこれを反
転した信号ＶＤＴ２を出力する否定回路ＩＮＶ２２が設
けられている。また、各否定回路ＩＮＶ２１，ＩＮＶ２
２の出力信号ＶＤＴ１，ＶＤＴ２を各々のゲートに受け
るＮチャネル型ＭＯＳトランジスタＱｎ２６と、Ｐチャ
ネル型ＭＯＳトランジスタＱｐ２６とが設けられてい
る。トランジスタＱｐ２６のソースは電源電圧ＶＤＤに
接続され、トランジスタＱｎ２６のソースは接地に接続
されており、両トランジスタＱｐ２６，Ｑｎ２６のドレ
インに共通に接続される信号線を介して信号Ｎ２６が出
力される。また、信号Ｎ２６を受けてこれを反転した出
力信号ＶＤＴ０を出力する否定回路ＩＮＶ２３と、この
否定回路ＩＮＶ２３の出力信号ＶＤＴ０を再び反転して
否定回路ＩＮＶ２３の入力側に戻す否定回路ＩＮＶ２４
とが設けられている。ここで、後に説明する図７に示す
ように、否定回路ＩＮＶ２１の出力信号ＶＤＴ１は、各
トランジスタのしきい値の調整によって、電源電圧ＶＤ
Ｄが３．５以下で“Ｌ”となり電源電圧ＶＤＤが３．５
Ｖを越えると“Ｈ”となるように構成されている。ま
た、否定回路ＩＮＶ２２の出力信号ＶＤＴ２は、各トラ
ンジスタのしきい値の調整によって、電源電圧ＶＤＤが
４．５以下で“Ｌ”となり電源電圧ＶＤＤが４．５Ｖを
越えると“Ｈ”となるように構成されている。

【０１０４】この電圧検知回路の機能上の特徴は、２つ
の電圧検知信号ＶＤＴ１、ＶＤＴ２により電源電圧のヒ
ステリシス特性をもった電圧検知信号ＶＤＴ０を出力す
ることにある。図６は、図５に示される電圧検知回路か
ら出力される電圧検知信号ＶＤＴ０を図１に示すセンス
アンプ回路に入力した場合の電源電圧とセンスレベル電
流の関係を示す特性図、図７は電圧検知回路の電源電圧
と電圧検知信号との関係を示す特性図である。

【０１０５】図７に示すように、電圧検知回路から最終
的に出力される電圧検知信号ＶＤＴ０は、下記の論理電
圧となる。

【０１０６】（１）ＶＤＤ≦３．５（Ｖ）のとき “Ｌ” （２）ＶＤＤ＞４．５（Ｖ）のとき “Ｈ” （３）３．５＜ＶＤＤ≦４．５のとき電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合 “Ｌ” 電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合 “Ｈ” このような電圧検知信号ＶＤＴ０の動作に従って、セン
スレベル電流の特性は、図６に示されるように非連続的
に変わる。具体的には、電源電圧の変化に従い、下記の
ように、センスレベル電流曲線がＶＳＡＬＣ１とＶＳＡ
ＬＣ２とに切換わる。

【０１０７】（１）ＶＤＤ≦３．５（Ｖ）のときＶSALC２（２）ＶＤＤ＞４．５（Ｖ）のときＶSALC１（３）３．５＜ＶＤＤ≦４．５のとき電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合ＶSALC２電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合ＶSALC１従って、第２実施例では、第１実施例と同様に低電圧で
もセンスレベル電流が従来のものほど低くならないため
メモリセルトランジスタに微少のリーク電流が存在する
場合にもこの電圧検知回路を備えたセンスアンプの回路
ではデータを誤りなく判定することができる。加えて、
２つのセンスレベル電流曲線が変わる電圧を電源電圧Ｖ
ＤＤに対してヒステリシス特性を持たせているため、例
えば、この半導体装置で電源電圧３Ｖ版と５Ｖ版の２種
類の製品を供給する場合、３Ｖ版に対しては電源電圧
４．５Ｖ以下でセンスレベル電流曲線ＶＳＡＬＣ２で固
定され、５Ｖ版に対しては電源電圧３．５Ｖ以下でセン
スレベル電流曲線ＶＳＡＬＣ１で固定されるため、それ
ぞれの種類の製品で電源電圧の多少の変動が生じても安
定して動作する。

【０１０８】（第３実施例）次に、第３実施例につい
て、図８及び図９を参照しながら説明する。

【０１０９】図８は、本実施例に係る半導体装置のセン
スアンプ回路の構成を示す電気回路図である。本実施例
においても、回路の基本的な部分の構成及び動作は、上
記図４０に示す従来のセンスアンプ回路の構成及び動作
と同様である。

【０１１０】ここで、本実施例では、電圧検知信号ＶＤ
Ｔ０を各々のゲートに受けるＰチャネル型ＭＯＳトラン
ジスタＱｐ１２及びＱｎ１２が配置されている。そし
て、トランジスタＱｐ１２のソースは電源電圧ＶＤＤを
供給する端子に接続され、ドレインは基本部分のトラン
ジスタＱｐ２のソースに接続されている。トランジスタ
Ｑｎ１２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、ソースは基本部分のトランジスタＱｐ３のソ
ースに接続されている。そして、トランジスタＱｐ１２
のドレインとトランジスタＱｐ２のソースとを接続する
信号線と、トランジスタＱｎ１２のソースとトランジス
タＱｐ３のソースとを接続する信号線とは、共通の信号
線Ｌ１１で接続されている。

【０１１１】ここで、例えば図２に示す電圧検知回路を
本実施例でも用いると、電圧検知信号ＶＤＴ０は、第１
実施例の図４で示されているように低電圧で“Ｌ”に、
高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が“Ｈ”
のときには、トランジスタＱｐ１２がオフしトランジス
タＱｎ１２がオンする。したがって、トランジスタＱｐ
２，Ｑｐ３のソース電位はトランジスタＱｎ１２のしき
い値分だけ低くなる。一方、電圧検知信号ＶＤＴ０が
“Ｌ”のときには、トランジスタＱｐ１２がオンしトラ
ンジスタＱｎ１２がオフする。したがって、トランジス
タＱｐ２，Ｑｐ３のソース電位は電源電圧ＶＤＤに等し
くなる。このように、各トランジスタのオン・オフ切り
換えによって各トランジスタＱｐ２，Ｑｐ３のソース電
位が変化することを利用して、データ線（信号線Ｌ１）
の電圧特性を変化させるようにしている。従って、セン
スアンプ回路は、従来と同様にデータ線（信号線Ｌ１）
に電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線
（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは
“Ｌ”であるが、電圧検知信号ＶＤＴ０の値如何により
データ線電圧が非連続的に変わることになる。

【０１１２】図９は、図２に示す電圧検知回路から出力
される電圧検知信号ＶＤＴ０をセンスアンプ回路の入力
信号として用いた場合のデータ線電圧と電源電圧ＶＤＤ
との関係を示す特性図である。同図に示すように、電源
電圧ＶＤＤが４Ｖ以下の低電圧のときにはデータ線電圧
は特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが
４Ｖを越える高電圧のときには、データ線電圧は特性線
ＶＤＬＣ２を下方に移動した特性線ＶＤＬＣ２に沿って
変化する。

【０１１３】従って、第３実施例では、電源電圧ＶＤＤ
が高電圧の場合にも、データ線電圧が高くなりすぎない
ためメモリセルトランジスタのしきい値電圧が高くなる
ことがない。よって、メモリセルトランジスタのゲート
に電圧印加されたときに流れる電流が減少することがな
く、センスアンプの誤判定を有効に防止することができ
る。

【０１１４】（第４実施例）次に、第４実施例につい
て、図１０及び図１１を参照しながら説明する。

【０１１５】図１０は、第４実施例に係る半導体装置の
センスアンプ回路の構成を示す電気回路図である。本実
施例においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。

【０１１６】ここで、本実施例では、電圧検知信号ＶＤ
Ｔ０を各々のゲートに受けるＰチャネル型ＭＯＳトラン
ジスタＱｐ３１及びＮチャネル型ＭＯＳトランジスタＱ
ｎ３１が配置されている。そして、トランジスタＱｐ３
１のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは基本部分のトランジスタＱｐ１のソース
に接続されている。トランジスタＱｎ３１のドレインは
電源電圧ＶＤＤを供給する端子に接続され、ソースはト
ランジスタＱｐ３１のドレインと共にトランジスタＱｐ
１のソースに接続されている。

【０１１７】そして、例えば図２に示す電圧検知回路を
本実施例でも用いると、電圧検知信号ＶＤＴ０は、第１
実施例の図４で示されているように低電圧で“Ｌ”に、
高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が“Ｈ”
のときには、トランジスタＱｐ３１がオフしトランジス
タＱｎ３１がオンする一方、電圧検知信号ＶＤＴ０が
“Ｌ”のときには、トランジスタＱｐ３１がオンしトラ
ンジスタＱｎ３１がオフする。この各トランジスタのオ
ン・オフ切り換えによってトランジスタＱｐ１のソース
電位が変化することを利用して、データ線（信号線Ｌ
１）の電圧特性を変化させるようにしている。

【０１１８】本実施例でも、センスアンプの回路動作
は、第３実施例とほぼ同様の動作を示す。図１１は、本
実施例におけるデータ線電位と電源電圧ＶＤＤとの関係
を示す特性図である。同図に示すように、電源電圧が４
Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤＬＣ
１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電
圧の場合にデータ線電圧は特性線ＶＤＬＣ１を下方に移
動した特性線ＶＤＬＣ２に沿って変化する。従って、本
実施例においても、上記第３実施例と同様の効果を発揮
することができる。

【０１１９】（第５実施例）次に、第５実施例について
図１２及び図１３を参照しながら説明する。

【０１２０】図１２は、第５実施例に係る半導体装置の
センスアンプ回路の構成を示す電気回路図である。本実
施例においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。

【０１２１】ここで、本実施例では、電圧検知信号ＶＤ
Ｔ０を受けてこれを反転した信号Ｎ４１を出力する否定
回路ＩＮＶ４１と、上記信号Ｎ４１及び制御信号ＳＡＥ
を受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ
４２を出力する論理積の否定回路ＮＡＮＤ４１と、上記
信号Ｎ４２をゲートに受けるＰチャネル型ＭＯＳトラン
ジスタＱｐ４１とが設けられている。トランジスタＱｐ
４１のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは各トランジスタＱｐ１，Ｑｎ１からなる
ＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に接
続されている。

【０１２２】そして、例えば図２に示す電圧検知回路を
本実施例でも用いると、電圧検知信号ＶＤＴ０は、第１
実施例の図４で示されているように低電圧で“Ｌ”に、
高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ４１がオンし、それ以外のときにはトラ
ンジスタＱｐ４１がオフする。このトランジスタＱｐ４
１のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。

【０１２３】本実施例でも、センスアンプの回路動作
は、第３実施例とほぼ同様の動作を示す。図１１は、本
実施例におけるデータ線電位と電源電圧ＶＤＤとの関係
を示す特性図である。同図に示すように、電源電圧が４
Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤＬＣ
１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電
圧の場合には、データ線電圧は特性線ＶＤＬＣ１を下方
に移動した特性線ＶＤＬＣ２に沿って変化する。従っ
て、本実施例においても、上記第３実施例と同様の効果
を発揮することができ、Ｐチャネル型ＭＯＳトランジス
タＱｐ４１のトランジスタサイズを変えることによりデ
ータ線電圧を任意に変えることができる。

【０１２４】（第６実施例）次に、第６実施例について
図１４を参照しながら説明する。

【０１２５】図１２は、第６実施例に係る半導体装置の
センスアンプ回路の構成を示す電気回路図である。本実
施例においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。

【０１２６】ここで、本実施例では、電圧検知信号ＶＤ
Ｔ０を受けてこれを反転した信号Ｎ１７を出力する否定
回路ＩＮＶ１１と、上記信号Ｎ１７及び制御信号ＳＡＥ
を受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ
１６を出力する論理積の否定回路ＮＡＮＤ１１と、上記
信号Ｎ１６をゲートに受けるＰチャネル型ＭＯＳトラン
ジスタＱｐ１３及びＮチャネル型ＭＯＳトランジスタＱ
ｎ１４と、トランジスタＱｐ１３とトランジスタＱｎ１
４との間に介設されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ１３とが設けられている。トランジスタＱｐ１３の
ソースは電源電圧ＶＤＤを供給する端子に接続され、ド
レインは各トランジスタＱｐ１，Ｑｎ１からなるＣＭＯ
Ｓインバータの出力信号Ｎ２が流れる信号線に接続され
ている。トランジスタＱｎ１４のソースは接地に接続さ
れ、ドレインはトランジスタＱｎ１３のソースに接続さ
れている。トランジスタＱｎ１３のドレインはトランジ
スタＱｐ１３のドレインと共に各トランジスタＱｐ１，
Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２が流
れる信号線に接続され、ゲートは基本部分のトランジス
タＱｎ８のゲートに接続されている。

【０１２７】そして、例えば図２に示す電圧検知回路を
本実施例でも用いると、電圧検知信号ＶＤＴ０は、第１
実施例の図４で示されているように低電圧で“Ｌ”に、
高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが
“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、ト
ランジスタＱｐ１３がオンし、トランジスタＱｎ１４が
オフする。それ以外のときにはトランジスタＱｐ１３が
オフし、トランジスタＱｎ１４がオンする。一方、トラ
ンジスタＱｎ１３はトランジスタＱｎ８と同様の動作を
行う。この各トランジスタＱｐ１３，Ｑｎ１３，Ｑｎ１
４のオン・オフ切り換えによって信号Ｎ２の電位が変化
することを利用して、データ線（信号線Ｌ１）の電圧特
性を変化させるようにしている。

【０１２８】センスアンプの回路動作は、第５実施例と
同様で電圧検知信号ＶＤＴ０によりデータ線電圧は図１
３のようになる。低電圧ではデータ線電圧が特性線ＶＤ
ＬＣ１に沿った特性を示し、高電圧ではデータ線電圧が
特性線ＶＤＬＣ２に沿った特性を示す。

【０１２９】本実施例でも、センスアンプの回路動作
は、第３実施例とほぼ同様の動作を示す。図１１は、本
実施例におけるデータ線電位と電源電圧ＶＤＤとの関係
を示す特性図である。同図に示すように、電源電圧が４
Ｖ以下の低電圧の場合にデータ線電圧が曲線ＶＤＬＣ１
に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電圧
の場合にデータ線電圧は曲線ＶＤＬＣ２に沿って変化す
る。従って、本実施例においても、上記第３実施例と同
様の効果を発揮することができるが、特に、Ｐチャネル
型ＭＯＳトランジスタＱｐ１３，Ｑｎ１４のトランジス
タサイズを変えることによりデータ線電圧を任意に変え
ることができるという利点がある。

【０１３０】（第７実施例）次に、第７実施例につい
て、図１５を参照しながら説明する。本実施例では、電
圧検知回路の構成について述べる。センスアンプ回路と
しては、上記各実施例の構成を採用することができる。

【０１３１】図１５は、本実施例に係る半導体装置の電
圧検知回路の構成を示す電気回路図である。同図に示す
ように、本実施例の電圧検知回路の基本的な部分は上記
第１実施例における電圧検知回路の構成（図２参照）と
同じである。すなわち、トランジスタＱｐ２１〜２３，
Ｑｎ２１と、トランジスタＱｐ２４，Ｑｎ２４からなる
ＣＭＯＳインバータと、否定回路ＩＮＶ２１とを備えて
いる。

【０１３２】本実施例では、上記各要素に加え、制御信
号ＸＣＥを受けてこれを反転した信号Ｎ５１を出力する
否定回路ＩＮＶ５１と、信号Ｎ５１をゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ５１と、制御信号Ｘ
ＣＥをゲートに受けるＮチャネル型ＭＯＳトランジスタ
Ｑｎ５１と、否定回路ＩＮＶ２１の出力信号ＶＤＴ０を
反転した信号を出力して否定回路ＩＮＶ２１に入力させ
る否定回路ＩＮＶ５２とが設けられている。上記トラン
ジスタＱｐ５１のソースは電源電圧ＶＤＤを供給する端
子に接続され、ドレインはトランジスタＱｐ２４のソー
スに接続されている。トランジスタＱｎ５１のソースは
接地に接続され、ドレインはトランジスタＱ２４のソー
スに接続されている。この構成により、制御信号ＸＣＥ
が“Ｈ”のときには、トランジスタＱｐ５１及びトラン
ジスタＱｎ５１がいずれもオンになりＣＭＯＳインバー
タから信号Ｎ２４が出力されるが、制御信号ＸＣＥが
“Ｌ”のときには、トランジスタＱｐ５１及びトランジ
スタＱｎ５１がいずれもオフになりＣＯＭＳインバータ
から信号Ｎ２４が出力されない。一方、信号Ｎ２４が出
力されないときには否定回路ＩＮＶ５２のフィードバッ
ク作用によって出力信号ＶＤＴ０は現在の論理値に維持
される。このようなトランジスタＱｐ５１，Ｑｎ５１の
オン・オフの切り換えによって、制御信号ＸＣＥが
“Ｈ”のときのみ電圧検知信号ＶＤＴ０の“Ｈ”−
“Ｌ”間の遷移を許容するようにしている。

【０１３３】本実施例の電圧検知回路は、制御信号ＸＣ
Ｅの論理電圧が“Ｈ”のときにしか電圧検知信号ＶＤＴ
０の論理電圧は遷移しないため、例えば制御信号ＸＣＥ
の論理電圧が“Ｌ”で半導体装置が動作状態にあるとき
には電圧検知信号ＶＤＴ０の論理電圧は遷移することは
なく、動作時に電圧検知信号ＶＤＴ０の信号を使用する
回路の誤動作はなくなる。

【０１３４】なお、上記各実施例において説明したセン
スアンプ回路と電圧検知回路との各種の構成を自由に組
み合わせることが可能であり、上記各実施例で説明した
組み合わせに限定されるものではない。

【０１３５】（第８実施例）次に、第８実施例について
図１６〜図１８を参照しながら説明する。

【０１３６】図１６は、本実施例に係る半導体装置の昇
圧回路の構成を示す電気回路図である。この回路は、上
記各実施例における電圧検知回路から出力される電源電
圧検知信号ＶＤＴ０に応じて、昇圧回路の動作の有無を
選択する回路の構成を示す図である。本実施例において
も、第１実施例と同様に電圧検知信号ＶＤＴ０によりセ
ンスアンプ回路のセンスレベル電流の電圧依存特性を変
更するものを前提としている。

【０１３７】図１６に示す昇圧回路では、電圧検知信号
ＶＤＴ０と制御信号Ｃ１とにより出力信号（昇圧ノー
ド）ＢＯＯＳＴ１を昇圧するようにしており、電圧検知
回路は例えば図２で示したものを用いる。図１６に示す
ように、昇圧回路には、電圧検知信号ＶＤＴ０を受けて
これを反転した信号を出力する否定回路と、電圧検知信
号ＶＤＴ０の反転信号と制御信号Ｃ１とのＮＡＮＤ演算
を行った結果の信号Ｎ６１を出力する論理積の否定回路
とが前段に設けられている。そして、これらの後段側
に、信号Ｎ６１の３段否定を演算する３つの否定回路
と、一方の極が３段の否定回路の出力側に接続されるキ
ャパシタＣ６１と、信号Ｎ６１を各々のゲートに受ける
Ｎチャネル型ＭＯＳトランジスタＱｎ６２及びＰチャネ
ル型ＭＯＳトランジスタＱｐ６２と、ゲートがトランジ
スタＱｎ６２のドレイン及びＱｐ６２のソースに接続さ
れるＰチャネル型ＭＯＳトランジスタＱｐ６３とが配置
されている。トランジスタＱｎ６２のソースは接地に接
続されている。トランジスタＱｐ６３のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ６２のドレインと共にキャパシタＣ６１の他
方の極に接続されている。すなわち、キャパシタＣ６１
の一方の極には信号Ｎ６１の３段否定である信号Ｎ６３
が印加され、キャパシタＣ６１の他方の極には各トラン
ジスタＱｐ６２，Ｑｐ６３の出力信号Ｎ６４が印加され
るように構成されている。また、信号Ｎ６４が流れる信
号線と電源電圧ＶＤＤを供給する端子との間に２つのＮ
チャネル型ＭＯＳトランジスタＱｎ６３，Ｑｎ６４が直
列に配設されている。さらに、各々のゲートに信号Ｎ６
１を受けるＰチャネル型ＭＯＳトランジスタＱｐ６１
と、Ｎチャネル型ＭＯＳトランジスタＱｎ６１とが設け
られている。トランジスタＱｐ６１のドレインは上記信
号Ｎ６４が流れる信号線に接続され、ソースはトランジ
スタＱｎ６１のドレインと共通に出力信号ＢＯＯＳＴ１
を出力する端子に接続されている。トランジスタＱｎ６
１のソースは接地されている。

【０１３８】以上の構成により、信号Ｎ６１が論理電圧
“Ｈ”から“Ｌ”に遷移したときに出力信号（昇圧ノー
ド）ＢＯＯＳＴ１が接地電圧ＶＳＳの電圧レベルから電
源電圧ＶＤＤより高い電圧レベルに昇圧される。すなわ
ち、電圧検知信号ＶＤＴ０が“Ｌ”でかつ制御信号Ｃ１
が“Ｌ”から“Ｈ”に遷移したときに出力信号ＢＯＯＳ
Ｔ１は昇圧される。電圧検知信号ＶＤＴ０が論理電圧
“Ｈ”であるときは出力信号ＢＯＯＳＴ１は昇圧されな
い。

【０１３９】図１７は、電源電圧ＶＤＤと出力信号（昇
圧ノード）ＢＯＯＳＴ１との関係を示す特性図である。
電源電圧ＶＤＤが４Ｖを越える場合には、出力信号ＢＯ
ＯＳＴ１ははぼ電源電圧レベルであり昇圧されないが、
電源電圧ＶＤＤが４Ｖ以下の場合には、出力信号ＢＯＯ
ＳＴ１が電源電圧ＶＤＤよりも高くなるよう昇圧されて
いる。

【０１４０】このような電圧検知信号ＶＤＴ０によって
電源電圧ＶＤＤが低電圧のときのみ昇圧を行うという昇
圧回路を用いることで、低電圧ではメモリセルトランジ
スタのゲートやビット線の選択トランジスタを昇圧し動
作の高速化や安定化を図ることができる。一方、高電圧
では、昇圧をしないことで、必要以上に高い電圧がトラ
ンジスタにかかり劣化するのを有効に防止することがで
きる。このように、この昇圧回路は低電圧から高電圧ま
で広範囲で使用できる。

【０１４１】また、図１８は、電源電圧ＶＤＤとメモリ
セル電流との関係（破線で示す曲線ＭＣＯＮ１８）及び
電源電圧ＶＤＤとセンスレベル電流との関係（実線で示
す曲線ＳＡＬ１８）を示す特性図である。ただし、曲線
ＭＣＯＮ１８は、第１実施例の電圧検知信号ＶＤＴ０を
用いてセンスアンプ回路のセンスレベル電流を切り換え
るようにした場合のセンスレベル電流の電源電圧依存性
を示し、曲線ＳＡＬ１８は、本実施例における昇圧回路
を用いてメモリセルトランジスタのゲート電圧を切り換
えるようにしたときのメモリセル電流の電源電圧依存性
を示す。センスレベル電流（曲線ＳＡＬＣ１８参照）
は、電源電圧ＶＤＤが４Ｖ以下になると非連続的に高く
なっており、また、それぞれの電圧領域で下に凸の曲線
である。メモリセル電流（曲線ＭＣＯＮ１８参照）も電
源電圧ＶＤＤが４Ｖ以下になると非連続的に高くなって
おり、また、それぞれの電圧領域で上に凸の曲線であ
る。このように、電圧検知信号ＶＤＴ０によりセンスレ
ベル電流の電源電圧依存特性の切り換えと、セルトラン
ジスタの昇圧・非昇圧の切り換えとを同じ設定値（例え
ば４Ｖ）で連動させることにより、電源電圧ＶＤＤがど
のような値であっても、メモリセル電流とセンスレベル
電流との間の良好な関係を保持することができ、広範囲
の電源電圧で安定した動作が可能となっている。

【０１４２】（第９実施例）次に、第９実施例につい
て、図１９及び図２０を参照しながら説明する。

【０１４３】図１９は、第９実施例に係る半導体装置の
センスアンプ回路の構成を示す電気回路図である。本実
施例においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。

【０１４４】ここで、以下の各実施例では、オン状態に
あるメモリセルに流れる電流を“メモリセルオン電流”
と略記し、オフ状態にあるメモリセルに流れる電流を
“メモリセルオフ電流”と略記する。本実施例では、通
常読み出し時には“Ｌ”でメモリセルオン電流の判定時
（ＶＥＲＩＦＹ時）には“Ｈ”となる制御信号Ｓ１を入
力する端子が設けられている。そして、制御信号Ｓ１及
び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行
った結果の信号Ｎ７１を出力する論理積の否定回路ＮＡ
ＮＤ７１と、上記信号Ｎ７１をゲートに受けるＰチャネ
ル型ＭＯＳトランジスタＱｐ７１とが設けられている。
トランジスタＱｐ７１のソースは電源電圧ＶＤＤを供給
する端子に接続され、ドレインは出力部のトランジスタ
Ｑｎ４のゲートに印加される信号Ｎ３が流れる信号線に
接続されている。

【０１４５】このセンスアンプ回路は制御信号ＳＡＥの
論理電圧“Ｈ”のときに動作し、データ線（信号線Ｌ
１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、デー
タ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵ
Ｔは“Ｌ”である。この動作は、従来のセンスアンプ回
路と同様である。ここで、本実施例のセンスアンプ回路
では、通常読み出し時には、制御信号ＳＡＥが“Ｈ”と
なるが制御信号Ｓ１は“Ｌ”なので、論理積の否定回路
ＮＡＮＤ７１の出力信号はＮ７１は“Ｈ”となり、トラ
ンジスタＱｐ７１は作動せず、従来のセンスアンプ回路
と同じ作動を行う。一方、メモリセルオン電流の判定時
（ＶＥＲＩＦＹ時）には制御信号ＳＡＥ及び制御信号Ｓ
１が“Ｈ”となるので、信号Ｎ７１は“Ｌ”になり、ト
ランジスタＱｐ７１が作動する。そして、信号Ｎ３の電
位レベルが上昇することで、センスレベル電流の電源電
圧依存特性が切り換えられる。

【０１４６】図２０は、本実施例におけるセンスアンプ
回路の電源電圧ＶＤＤとメモリセル電流およびセンスレ
ベル電流の関係を示す図である。通常読み出し時には制
御信号Ｓ１が“Ｌ”なのでセンスレベル電流は曲線ＳＡ
ＬＥＶ０に沿った特性を示し、メモリセルのオン電流の
判定時（ＶＥＲＩＦＹ時）には制御信号Ｓ１は“Ｈ”な
のでセンスレベル電流は曲線ＳＡＬＥＶ０よりも上方の
曲線ＳＡＬＥＶ１に沿った特性を示す。

【０１４７】したがって、本実施例では、メモリセルオ
ン電流の判定時には通常読み出し時よりもセンスレベル
電流を大きくすることにより、メモリセルオン電流のマ
ージンを含めた判定をすることができ、信頼性の向上を
図ることができる。

【０１４８】（第１０実施例）次に、第１０実施例につ
いて、図２１及び図２２を参照しながら説明する。

【０１４９】図２１は、第１０実施例に係る半導体装置
のセンスアンプ回路の構成を示す電気回路図である。本
実施例においても、回路の基本的な部分の構成及び動作
は、上記図４０に示す従来のセンスアンプ回路の構成及
び動作と同様である。

【０１５０】ここで、本実施例では、メモリセルオン電
流の第１モードの判定時のみに“Ｈ”となる制御信号Ｓ
１と，メモリセルオン電流の第２モードの判定時のみに
“Ｈ”となる制御信号Ｓ２とを入力する２つの端子とが
設けられている。そして、制御信号Ｓ１及び制御信号Ｓ
ＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信
号Ｎ８１を出力する論理積の否定回路ＮＡＮＤ８１と、
制御信号Ｓ２及び制御信号ＳＡＥを受けて、両信号のＮ
ＡＮＤ演算を行った結果の信号Ｎ８２を出力する論理積
の否定回路ＮＡＮＤ８２と、上記信号Ｎ８１，Ｎ８２を
各々のゲートに受けるＰチャネル型ＭＯＳトランジスタ
Ｑｐ８１，Ｑｐ８２とが設けられている。各トランジス
タＱｐ８１，Ｑｐ８２のソースはいずれも電源電圧ＶＤ
Ｄを供給する端子に接続され、ドレインはいずれも出力
部のトランジスタＱｎ４のゲートに印加される信号Ｎ３
が流れる信号線に接続されている。

【０１５１】このセンスアンプの回路動作は、基本的に
上記第９実施例と同じである。すなわち、制御信号Ｓ１
が“Ｈ”のときにはトランジスタＱｐ８１がオンとな
り、制御信号Ｓ２が“Ｈ”のときにはトランジスタＱｐ
８２がオンとなる。そして、各トランジスタＱｐ８１，
Ｑｐ８２のトランジスタサイズが異なっており、メモリ
セルオン電流の判定時（ＶＥＲＩＦＹ時）にセンスレベ
ル電流の電源電圧依存特性を２通りに切り換えるように
している。

【０１５２】図２２は、本実施例におけるメモリセル電
流およびセンスレベル電流の電圧依存性を示す特性図で
ある。本実施例では、制御信号Ｓ１が“Ｌ”で制御信号
Ｓ２が“Ｌ”のときには通常のセンスレベル電流曲線Ｓ
ＡＬＥＶ０、制御信号Ｓ１が“Ｈ”で制御信号Ｓ２が
“Ｌ”のときにはメモリセルオン電流の第１モードの判
定用のセンスレベル電流曲線ＳＡＬＥＶ１、制御信号Ｓ
１が“Ｌ”で制御信号Ｓ２が“Ｈ”のときにはメモリセ
ルオン電流の第２モードの判定用のセンスレベル電流曲
線ＳＡＬＥＶ２が選択される。

【０１５３】本実施例では、メモリセルオン電流の判定
時にセンスレベル電流の電源電圧依存特性を２通りに切
り換えるようにしているので、下記のような２つのモー
ドによる判定動作が可能である。センスレベル電流曲線
ＳＡＬＥＶ２を用いた第２モードの判定動作では、半導
体装置の製造者が初期検査に使用するものでユーザーで
使用してメモリセルオン電流値が減少してきた場合にも
誤動作しないように大きなマージンをもった厳しい判定
を行う。センスレベル電流曲線ＳＡＬＥＶ１を使用した
第１モードの判定動作はユーザーが行う判定であって、
その際には通常の読み出し時のセンスレベル電流曲線Ｓ
ＡＬＥＶ０に対して少しマージンをもった判定を行う。
このように通常の読み出し時のセンスレベル電流に対し
て相異なるマージンをもったセンスレベル電流で判定す
る複数のモードを有することにより、信頼性をより向上
させることができる。

【０１５４】（第１１実施例）次に、第１１実施例につ
いて、図２３及び図２４を参照しながら説明する。

【０１５５】本実施例においても、センスアンプ回路の
構成は第１０実施例における構成（図２１参照）と同じ
であり、図２２に示すような複数のモードによるメモリ
セルオン電流の判定が可能に構成されている。

【０１５６】図２３は、本実施例に係る半導体装置の制
御信号発生回路の構成を示す電気回路図である。同図に
おいて、５１，５２は互いに直列に接続された第１，第
２分周器であり、第１分周器５１は制御信号ＳＡＥと制
御信号ＸＣＥを入力して制御信号Ｓ１と制御信号ＸＳ１
とを出力し、第２分周器５２は、制御信号Ｓ１と制御信
号ＸＳ１とを入力して制御信号Ｓ２と制御信号ＸＳ２と
を出力するように構成されている。

【０１５７】図２４は、本実施例における各信号の波形
を示す図である。制御信号ＸＣＥは半導体装置の選択信
号（チップイネーブル）信号で、“Ｌ”のとき動作状態
となる。制御信号ＳＡＥは制御信号ＸＣＥの反転信号で
ある。まず、期間Ｐ１で制御信号ＸＣＥが“Ｌ”になる
とつまり制御信号ＳＡＥが“Ｈ”になると、図２１に示
すセンスアンプ回路が動作する。このとき制御信号Ｓ
１、Ｓ２は共に“Ｌ”であるので、センスレベル電流は
曲線ＳＡＬＥＶ０に沿った特性を示す。次に、制御信号
ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制
御信号Ｓ１は“Ｈ”に、制御信号Ｓ２は“Ｌ”になる。

【０１５８】期間Ｐ２で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ１に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１は“Ｌ”に、制御信号Ｓ２は“Ｈ”になる。

【０１５９】期間Ｐ３で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った特性となる。次に、制御信号Ｘ
ＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御
信号Ｓ１、Ｓ２は共に“Ｈ”となる。

【０１６０】期間Ｐ４で、制御信号ＸＣＥが“Ｌ”とな
るとセンスアンプ回路が動作し、センスレベル電流は曲
線ＳＡＬＥＶ２に沿った電流値以上の電流値を示す。次
に、制御信号ＸＣＥを“Ｈ”にするとセンスアンプ回路
は停止し、制御信号Ｓ１、Ｓ２は共に“Ｈ”となる。

【０１６１】本実施例では、以上のような方法で、順次
メモリセルオン電流の判定のセンスレベル電流値を大き
くしていくことにより、メモリセルオン電流の判定を行
う際に徐々に厳しい判定を行なうことができる。たとえ
ば、この半導体装置が冗長救済機能を有した半導体メモ
リ装置であればメモリセルオン電流の少ない（すなわち
マージンが少ない）メモリセルから冗長メモリセルに置
き換えて行く。そして、冗長メモリセルの容量を考慮し
て救済が可能なメモリセルのスクリーニングを行うこと
により、メモリセル内におけるマージンの分布の最小値
をできるだけ大きくすることができ、信頼性の高い半導
体メモリ装置を得ることができる。

【０１６２】（第１２実施例）次に、第１２実施例につ
いて、図２５及び図２６を参照しながら説明する。

【０１６３】図２５は、本実施例に係る半導体装置のワ
ード線制御回路の構成を示す電気回路図である。同図に
示すように、非動作時には“Ｈ”“になり動作時に
“Ｌ”になる制御信号Ｃ２を入力する端子と、通常読出
し時には“Ｌ”で判定動作時に“Ｈ”になる制御信号Ｃ
１を入力する端子と、制御信号Ｃ２を各々のゲートに受
けるＰチャネル型ＭＯＳトランジスタＱｎ９１及びＮチ
ャネル型ＭＯＳトランジスタＱｎ９１からなるＣＭＯＳ
インバータと、制御信号Ｃ１を各々のゲートに受けるＰ
チャネル型ＭＯＳトランジスタＱｐ９２及びＮチャネル
型ＭＯＳトランジスタＱｎ９２とが設けられている。Ｃ
ＭＯＳインバータの出力信号線はワード線に接続されて
いる。トランジスタＱｐ９２のソース及びトランジスタ
Ｑｎ９２のドレインは電源電圧ＶＤＤを供給する端子に
接続され、トランジスタＱｐ９２のドレイン及びトラン
ジスタＱｎ９２のソースは共通の信号線を介してトラン
ジスタＱｐ９１のソースに接続されている。

【０１６４】そして、ワード線はメモリセルトランジス
タＱｍ９１のゲートに接続されている。メモリセルトラ
ンジスタＱｍ９１のドレインはデータ線に接続され、ソ
ースは接地されている。すなわち、ワード線制御回路の
出力部として機能するトランジスタＱｐ９１，Ｑｎ９１
からなるＣＭＯＳインバータに、２つのトランジスタＱ
ｐ９２，Ｑｎ９２の出力信号Ｎ９１を印加し、信号Ｎ９
１の電圧レベルの相違を利用してＣＭＯＳインバータの
出力信号であるワード線信号ＷＬの電圧特性を切り換え
るようにしている。具体的に説明すると、非動作時に
は、制御信号Ｃ１は“Ｌ”で制御信号Ｃ２は“Ｈ”であ
るので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに等
しい。通常読み出し時には、制御信号Ｃ１は“Ｌ”で制
御信号Ｃ２も“Ｌ”であるので、ワード線信号ＷＬの電
圧は電源電圧ＶＤＤに等しい。一方、メモリセルオン電
流の判定時には、制御信号Ｃ１は“Ｈ”で制御信号Ｃ２
は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源電
圧ＶＤＤからＮチャネル型ＭＯＳトランジスタＱｎ９２
のしきい値電圧だけ低い電圧となる。

【０１６５】図２６は、本実施例に係るワード線制御回
路を有する半導体装置の電源電圧ＶＤＤとセンスレベル
電流及びメモリセルオン電流との関係を示し、曲線ＳＡ
ＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲
線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリセ
ル電流の特性曲線、曲線ＭＣＯＮ１はメモリセルオン電
流の判定時のメモリセル電流の特性曲線である。そし
て、曲線ＭＣＯＮ１は曲線ＭＣＯＮ０よりも下方にあ
る。このように、メモリセルオン電流の判定時には、通
常読み出し時に比べてワード線信号ＷＬの電圧を低く
し、メモリセル電流を通常読み出し時の電流値よりも少
なくしてメモリセルオン電流をマージンをもって判定す
る。これにより、通常読み出し時の読み出し信頼性を確
保できる。

【０１６６】（第１３実施例）次に、第１３実施例につ
いて、図２７を参照しながら説明する。

【０１６７】本実施例でも、上記第１２実施例と同様
に、メモリセルオン電流をマージンをもって判定するの
であるが、メモリセルオン電流の判定時（ＶＥＲＩＦＹ
時）に高温で検査を行なうようにしたものである。その
際、高温時に“Ｈ”となり常温で“Ｌ”となるように切
り換えた信号Ｓ１を出力する回路を設け、この信号Ｓ１
を上記第１２実施例の図２５に示す制御信号Ｓ１として
用いる（信号Ｓ１の出力回路の構成を示す図は省略す
る）。

【０１６８】図２７は、電源電圧ＶＤＤとメモリセルオ
ン電流およびセンスレベル電流との関係を示す特性図
で、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル
電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し
時（常温）のメモリセルオン電流の特性曲線、曲線ＭＣ
ＯＮ２はメモリセルオン電流の判定時（高温ＶＥＲＩＦ
Ｙ時）のメモリセルオン電流の特性曲線である。第１２
実施例と同様に、メモリセルオン電流の判定時における
メモリセルオン電流を通常読み出し時におけるメモリセ
ルオン電流よりも少なくすることにより、メモリセルオ
ン電流をマージンをもって判定することができ、通常読
み出し時の読み出し信頼性を確保することができる。

【０１６９】（第１４実施例）次に、第１４実施例につ
いて、図２８及び図２９を参照しながら説明する。

【０１７０】図２８は、本実施例に係るセンスアンプ回
路の構成を示す電気回路図である。本実施例において
も、回路の基本的な部分の構成及び動作は、上記図４０
に示す従来のセンスアンプ回路の構成及び動作と同様で
ある。

【０１７１】ここで、本実施例では、通常読み出し時に
は“Ｈ”でメモリセルオフ電流の判定時（ＶＥＲＩＦＹ
時）には“Ｌ”となる制御信号Ｓ３をを入力する端子が
設けられている。そして、制御信号Ｓ３及び制御信号Ｓ
ＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信
号Ｎ１０１を出力する論理積の否定回路ＮＡＮＤ１０１
と、上記信号Ｎ１０１をゲートに受けるＰチャネル型Ｍ
ＯＳトランジスタＱｐ１０２と、接地電位ＶＳＳをゲー
トに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０１
と、否定回路ＩＮＶ１の出力信号Ｎ１をゲートに受ける
Ｐチャネル型ＭＯＳトランジスタＱｐ１０３とが設けら
れている。トランジスタＱｐ１０２のソースは電源電圧
ＶＤＤを供給する端子に接続され、ドレインはトランジ
スタＱｐ１０３のソースに接続されている。トランジス
タＱｐ１０３のドレインは、出力部のトランジスタＱｎ
４のゲートに印加される信号Ｎ３が流れる信号線に接続
されている。トランジスタＱｐ１０１のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインはトラン
ジスタＱｐ３のソースに接続されている。

【０１７２】このセンスアンプ回路は、制御信号ＳＡＥ
が“Ｈ”のときに動作する。データ線（信号線Ｌ１）に
電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線
（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは
“Ｌ”である。この動作は、従来のセンスアンプ回路と
同様である。ここで、本実施例のセンスアンプ回路で
は、通常読み出し時には、制御信号ＳＡＥ及び制御信号
Ｓ３は“Ｈ”となるので、論理積の否定回路ＮＡＮＤ１
０１の出力信号Ｎ１０１は“Ｌ”となり、トランジスタ
Ｑｐ１０２が動作して、トランジスタＱｐ１０３のソー
ス電位が電源電圧ＶＤＤに等しくなる。したがって，信
号Ｎ３の電位レベルが上昇する。一方、メモリセルオフ
電流の判定時には、制御信号Ｓ３が“Ｌ”になるので、
信号Ｎ３の電位レベルが上昇することがない。これによ
り、センスレベル電流の電源電圧依存特性が切り換えら
れる。

【０１７３】図２９は、本実施例におけるセンスアンプ
回路の電源電圧ＶＤＤとメモリセル電流およびセンスレ
ベル電流の関係を示す。センスレベル電流は、通常読み
出し時にはセンスレベル電流曲線ＳＡＬＥＶ０に沿った
特性となり、メモリセルオフ電流の判定時にはセンスレ
ベル電流曲線ＳＡＬＥＶ３に沿った特性となる。

【０１７４】ところで、スタック型のフラッシュメモリ
の消去方式として、例えば文献“Ｙamada et.al.,A sel
f-convergence erasing scheme for single stackedgat
e FLASH MEMORY, IEDM Tech.Dig.,1991,p.301”に開示
されるごとく、過消去した後にリバース動作を行うこと
により、しきい値を０Ｖ付近に設定し、これにより各メ
モリセルのオフリーク電流を低減していくという方式が
知られている。

【０１７５】本実施例では、センスレベル電流を、メモ
リセルオフ電流の判定時（ＳＡＬＥＶ３）には通常読み
出し時（ＳＡＬＥＶ０）における電流よりも小さくする
ことにより、上述のような過消去後のリバース動作に利
用することが可能となり、通常状態におけるメモリセル
オフ電流（ＭＣＯＦＦ０）のマージンを含めた判定をす
ることができる。

【０１７６】そして、第９実施例のメモリセルオン電流
の判定動作と組み合わせて使用することにより、メモリ
セルオン電流とメモリセルオフ電流との両方に対してマ
ージンをもった判定ができるため半導体装置としての信
頼性は大きく向上する。

【０１７７】（第１５実施例）次に、第１５実施例につ
いて、図３０及び図３１を参照しながら説明する。

【０１７８】図３０は、本実施例に係る半導体装置のセ
ンスアンプ回路の構成を示す電気回路図である。本実施
例においても、回路の基本的な部分の構成及び動作は、
上記図４０に示す従来のセンスアンプ回路の構成及び動
作と同様である。

【０１７９】本実施例におけるセンスアンプ回路は、通
常読み出し時に“Ｈ”でメモリセルオフ電流の判定時に
“Ｌ”となる制御信号Ｓ４を入力する端子と、制御信号
Ｓ４を各々のゲートに受けるＰチャネル型ＭＯＳトラン
ジスタＱｐ１１１及びＱｎ１１１とをさらに備えてい
る。そして、トランジスタＱｐ１１１のソースは電源電
圧ＶＤＤを供給する端子に接続され、ドレインは基本部
分のトランジスタＱｐ２のソースに接続されている。ト
ランジスタＱｎ１１１のドレインは電源電圧ＶＤＤを供
給する端子に接続され、ソースは基本部分のトランジス
タＱｐ３のソースに接続されている。そして、トランジ
スタＱｐ１１１のドレインとトランジスタＱｐ２のソー
スとを接続する信号線と、トランジスタＱｎ１１１のソ
ースとトランジスタＱｐ３のソースとを接続する信号線
とは、共通の信号線Ｌ１１１で接続されている。そし
て、制御信号Ｓ４が“Ｈ”のときには、トランジスタＱ
ｐ１１１がオフしトランジスタＱｎ１１１がオンする。
したがって、トランジスタＱｐ２，Ｑｐ３のソース電位
はトランジスタＱｎ１１１のしきい値分だけ低くなる。
一方、制御信号Ｓ４が“Ｌ”のときには、トランジスタ
Ｑｐ１１１がオンしトランジスタＱｎ１１１がオフす
る。したがって、トランジスタＱｐ２，Ｑｐ３のソース
電位は電源電圧ＶＤＤに等しくなる。このように、各ト
ランジスタのオン・オフ切り換えによって各トランジス
タＱｐ２，Ｑｐ３のソース電位が変化することを利用し
て、データ線（信号線Ｌ１）の電圧特性を変化させるよ
うにしている。従って、センスアンプ回路は、従来と同
様にデータ線（信号線Ｌ１）に電流が流れるとき出力信
号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流
れないとき出力信号ＯＵＴは“Ｌ”であるが、制御信号
Ｓ４の値如何によりデータ線電圧が非連続的に変わるこ
とになる。

【０１８０】図３１は電源電圧ＶＤＤとデータ線電圧と
の関係を示し、特性線ＶＤＬ０は通常読み出し時におけ
るデータ線電圧特性を示し、特性線ＶＤＬ１はメモリセ
ルオフ電流の判定時におけるデータ線電圧特性を示す。
また、図３２は、電源電圧ＶＤＤとメモリセル電流及び
センスレベル電流との関係を示し、曲線ＳＡＬＥＶ０は
通常読み出し時のセンスレベル電流の特性曲線、曲線Ｍ
ＣＯＦＦ１はメモリセルオフ電流の判定時のメモリセル
オフ電流の特性曲線、ＭＣＯＮ０は通常読み出し時のメ
モリセルオン電流の特性曲線、ＭＣＯＦＦ０は通常読み
出し時のメモリセルオフ電流の特性曲線をそれぞれ示
す。

【０１８１】通常読み出し時には、制御信号Ｓ４は
“Ｈ”であるので、データ線電圧は図３１に示す特性線
ＶＤＬ０に沿った特性を示し、通常読み出し時における
メモリセルオフ電流は図３２に示す曲線ＭＣＯＦＦ０に
沿った特性を示す。一方、メモリセルオフ電流の判定時
には、制御信号Ｓ４は“Ｌ”であるので、データ線電圧
は図３１に示すごとく特性線ＶＤＬ０を上方に移動した
特性線ＶＤＬ１に沿った特性となり、メモリセルオフ電
流は図３２に示す曲線ＭＣＯＦＦ１に沿った特性とな
る。

【０１８２】本実施例では、通常読み出し時よりもメモ
リセルオフ電流の判定時におけるデータ線電圧を高く
し、判定時におけるメモリセルオフ電流（曲線ＭＣＯＦ
Ｆ１参照）を通常読出し時におけるメモリセルオフ電流
（曲線ＭＣＯＦＦ０参照）よりも大きくすることによ
り、オフリークの検出を容易にしている。そして、通常
読み出し時のメモリセルオフ電流をマージンを含めて判
定をすることができ、半導体装置としての信頼性を向上
することができる。

【０１８３】（第１６実施例）次に、第１６実施例につ
いて、図３３及び図３４を参照しながら説明する。

【０１８４】図３３は、本実施例に係る半導体装置のワ
ード線制御回路の構成を示す電気回路図である。同図に
示すように、非動作時には“Ｈ”で動作時に“Ｌ”にな
る制御信号Ｃ４を入力する端子と、通常読出し時には
“Ｌ”で判定（ＶＥＲＩＦＹ）動作時に“Ｈ”になる制
御信号Ｃ３を入力する端子と、制御信号Ｃ４を各々のゲ
ートに受けるＰチャネル型ＭＯＳトランジスタＱｎ１２
１及びＮチャネル型ＭＯＳトランジスタＱｎ１２１と、
制御信号Ｃ３を各々のゲートに受けるＰチャネル型ＭＯ
ＳトランジスタＱｐ１２２及びＮチャネル型ＭＯＳトラ
ンジスタＱｎ１２２とが設けられている。ＣＭＯＳイン
バータの出力信号線はワード線に接続されている。トラ
ンジスタＱｐ１２２のソースは電源電圧ＶＤＤを供給す
る端子に接続され、ドレインはトランジスタＱｐ１２１
のソースに接続されている。トランジスタＱｎ１２２の
ドレインは電源電圧ＶＤＤを供給する端子に接続され、
ソースは２つのＮチャネル型ＭＯＳＤトランジスタＱｎ
１２３，Ｑｎ１２４を介してワード線に接続されてい
る。

【０１８５】そして、ワード線はメモリセルトランジス
タＱｍ１２１のゲートに接続されている。メモリセルト
ランジスタＱｍ１２１のドレインはデータ線に接続さ
れ、ソースは接地されている。すなわち、ワード線制御
回路の出力部として機能するトランジスタＱｐ１２１，
Ｑｎ１２１からなるＣＭＯＳインバータに、トランジス
タＱｐ１２２の出力信号Ｎ１２１を印加し、信号Ｎ１２
１が“Ｈ”のときと“Ｌ”のときとでＣＭＯＳインバー
タの出力信号であるワード線信号ＷＬの電圧特性を切り
換えるようにしている。具体的に説明すると、非動作時
には、制御信号Ｃ３は“Ｌ”で制御信号Ｃ４は“Ｈ”で
あるので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに
等しい。通常読み出し時には、制御信号Ｃ３は“Ｌ”で
制御信号Ｃ４も“Ｌ”であるので、ワード線信号ＷＬの
電圧は電源電圧ＶＤＤに等しい。一方、メモリセルオフ
電流の判定時には、制御信号Ｃ３は“Ｈ”で制御信号Ｃ
４は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源
電圧ＶＤＤから３つのトランジスタＱｎ１２２〜Ｑｎ１
２４のしきい値電圧だけ低い電圧となる。このワード線
信号ＷＬの電圧は接地電圧ＶＳＳより少し高い電圧であ
る。

【０１８６】図３４は、本実施例に係るワード線制御回
路を有する半導体装置の電源電圧ＶＤＤとセンスレベル
電流及びメモリセルオフ電流との関係を示し、曲線ＳＡ
ＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲
線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリセ
ル電流の特性曲線、曲線ＭＣＯＦＦ０は通常読み出し時
のメモリセルオフ電流の特性曲線、曲線ＭＣＯＦＦ１は
メモリセルオフ電流の判定時のメモリセル電流の特性曲
線である。このように、非動作時に比べてメモリセルオ
フ電流の判定時には、ワード線信号ＷＬの電圧を接地電
圧ＶＳＳより少し高くし、メモリセルオフ電流（曲線Ｍ
ＣＯＦＦ２参照）の電流値を通常読み出し時におけるメ
モリセルオフ電流（曲線ＭＣＯＦＦ０参照）よりも多く
してメモリセルのオフ電流をマージンをもって検査す
る。これにより、オフリークの検出を容易にでき、通常
読み出し時の読み出し信頼性を確保できる。

【０１８７】また、この方法では、メモリセルのオフ電
流をマージンをもって検査する以外に、たとえばメモリ
セルトランジスタのしきい値電圧を変えることによりデ
ータを記憶するフラッシュＥＥＰＲＯＭなどで、メモリ
セルトランジスタのゲート電圧が電源電圧であるときは
電流が流れ、ゲート電圧が接地電圧であるときは電流が
流れないようにしきい値を設定するときにも使用するこ
とができる。その場合、ゲート電圧を接地電圧より少し
高くすることによってマージンをもったしきい値に設定
ができるとともに時間的にも早くしきい値の設定ができ
る。

【０１８８】なお、実施例は省略するが、第１６実施例
のごとくメモリセルオフ電流をマージンをもって検査す
る場合、上記１３実施例と同様に、メモリセルオフ電流
の判定時に高温で検査を行なうようにしてもよい。その
場合にも、高温における判定時には、通常の読み出し時
におけるメモリセルオフ電流（図３４に示す曲線ＭＣＯ
ＦＦ０に相当する）よりも高い電流（図３４に示す曲線
ＭＣＯＦＦ２に相当する）が得られるので、メモリセル
オフ電流をマージンをもって検査し通常読み出し時の読
み出し信頼性を確保することができる。

【０１８９】（第１７実施例）次に、第１７の実施例に
ついて、図３５及び図３６を参照しながら説明する。

【０１９０】本実施例は、メモリセルに流れる電流値を
複数個のセンスレベル電流を有する電流検知型センスア
ンプで判定し、１つのメモリセルに流れる電流値で複数
のデータ値（多値）を判定するものである。ここでは、
３つのセンスレベル電流をもち、１つのメモリセルで４
値、すなわち、２ビットのデータを記憶・読み出しす
る。図３５が複数個のセンスレベル電流を有する電流検
知型センスアンプの一実施例で、図３６がこのセンスア
ンプによる多値の読み出し方法を示すタイミング図であ
る。

【０１９１】図３５に示すように、本実施例に係るセン
スアンプ回路には、データ線信号ＤＬを受けてその反転
信号を出力する否定回路１３１と、該否定回路ＩＮＶ１
３１の出力信号をゲートに受けるＮチャネル型ＭＯＳト
ランジスタＱｎ１３１と、それぞれ制御信号ＳＡＥ１，
ＳＡＥ２，ＳＡＥ３をゲートに受ける３つのＰチャネル
型ＭＯＳトランジスタＱｐ１３１，Ｑｐ１３２，Ｑｐ１
３３と、トランジスタＱｎ１３１のドレインから信号Ｎ
１３１を取り出す信号線に接続され信号Ｎ１３１を反転
した信号Ｎ１３２を出力する否定回路ＩＮＶ１３２と、
該否定回路ＩＮＶ１３２の出力信号Ｎ１３２を受けてデ
ータを選択しＤＡＴＡ１及びＤＡＴＡ２として出力する
データ選択回路１３１とが設けられている。各トランジ
スタＱｐ１３１〜１３３のドレインは電源電圧ＶＤＤを
供給する端子に接続され、ソースはトランジスタＱｎ１
３１のドレインから信号Ｎ１３１を取り出す信号線に接
続されている。言い換えると、各トランジスタＱｐ１３
１〜１３３は、電源電圧ＶＤＤを供給する端子とトラン
ジスタＱｎ１３１のドレインから信号Ｎ１３１を取り出
す信号線との間で、互いに並列に接続されている。

【０１９２】次に、このセンスアンプ回路の動作につい
て、図３６のタイミング図を参照しながら説明する。た
だし、ＸＣＥはセンスアンプの起動信号、Ｐ１，Ｐ２は
クロック信号の１サイクルに相当する期間であって、以
下に、期間Ｐ１又はＰ２における動作について説明す
る。

【０１９３】まず、信号ＸＣＥを“Ｌ”とする。次に、
センスアンプ制御信号ＳＡＥ２が“Ｌ”となり、トラン
ジスタＱｐ１３２で制御されるセンスレベル電流を用い
てメモリセル電流を判定し、その結果を判定データＤＡ
ＴＡ１とする。

【０１９４】次に、この判定データＤＡＴＡ１が“Ｈ”
であれば、センスアンプ制御信号ＳＡＥ１が“Ｌ”とな
り、トランジスタＱｐ１３１で制御されるセンスレベル
電流を用いてメモリセル電流を判定し、その結果を判定
データＤＡＴＡ２とする。一方、判定データＤＡＴＡ１
が“Ｌ”であれば、センスアンプ制御信号ＳＡＥ３が
“Ｌ”となり、トランジスタＱｐ１３３で制御されるセ
ンスレベル電流を用いてメモリセル電流を判定し、その
結果を判定データＤＡＴＡ２とする。この判定データが
図３６に示す有効データとなる。

【０１９５】このように、まず、判定データＤＡＴＡ１
が決定されてから判定データＤＡＴＡ２が決定され、２
ビットのデータを読み出しする。

【０１９６】本実施例では、特別なリファレンスメモリ
セルを用いることなしに多値データの読み出しができ
る。また、メモリセル電流の判定をまず中間のセンスレ
ベル電流で判定した後にその判定データで次のセンスレ
ベル電流を決めるといういわゆるバイナリーサーチを行
い２回の判定回数で２ビットのデータを読み出すことが
できる。本実施例は４値２ビットの実施例であるが、さ
らに多い多値の場合でも同様にバイナリーサーチは可能
である。

【０１９７】（第１８実施例）次に、第１８実施例につ
いて、図３７及び図３８を参照しながら説明する。

【０１９８】本実施例は、第１７実施例と同様にメモリ
セルに流れる電流値を複数個のセンスレベル電流を有す
る電流検知型センスアンプで判定し、１つのメモリセル
に流れる電流値で複数のデータ値を判定するものであ
る。特に、本実施例では、電流検知型センスアンプはほ
ぼ同時に複数個のセンスレベル電流でメモリセル電流を
判定できるように構成した点が特徴である。本実施例で
も、３つのセンスレベル電流をもち、１つのメモリセル
で４値、すなわち、２ビットのデータを記憶・読み出し
するものである。

【０１９９】図３７は、本実施例に係る複数個のセンス
レベル電流を有し同時に多値を判定する電流検知型セン
スアンプの電気回路図である。また、図３８はこのセン
スアンプによる多値の読み出し方法を示すタイミング図
である。

【０２００】図３７に示すように、センスアンプ回路に
は、データ線信号線ＤＬを受けてこれを反転した信号Ｎ
１４４を出力する否定回路ＩＮＶ１４１と、各々のゲー
トに制御信号を受ける３つのＰチャネル型ＭＯＳトラン
ジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３と、否定回
路ＩＮＶ１４１の出力信号１４４を各々のゲートに受け
る３つのＮチャネル型トランジスタＱｎ１４１，Ｑｎ１
４２，Ｑｎ１４３とが前段部分に配置されている。ここ
で、各トランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４
３のソースは電源電圧ＶＤＤを供給する端子に接続さ
れ、ドレインは各トランジスタＱｎ１４１，Ｑｎ１４
２，Ｑｎ１４３のドレインにそれぞれ接続されている。
また、各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１
４３のソースはデータ線（信号線Ｌ１４１）に共通に接
続されている。言い換えると、Ｐチャネル型ＭＯＳトラ
ンジスタとＮチャネル型ＭＯＳトランジスタとを直列に
接続した３つの組が、電源電圧供給端子−データ線間に
互いに並列に接続されている。そして、トランジスタＱ
ｐ１４２のドレインとトランジスタＱｎ１４２のドレイ
ンとに共通に接続される信号線を介して信号Ｎ１４２が
取り出され、この信号Ｎ１４２を否定回路により反転
し、この反転信号をＤＡＴＡ１として出力するようにし
ている。また、各トランジスタＱｐ１４１，Ｑｐ１４
２，Ｑｐ１４３のドレイン及び各トランジスタＱｎ１４
１，Ｑｎ１４２，Ｑｎ１４３のドレインにそれぞれ共通
に接続される信号線を介して取り出した３つの信号Ｎ１
４１〜Ｎ１４３を、１つの否定回路及び３つの論理積の
否定回路を介して演算した結果をＤＡＴＡ２として出力
するようにしている。

【０２０１】次に、このセンスアンプの回路の動作につ
いて、図３８のタイミング図を参照しながら説明する。
ＸＣＥはセンスアンプの起動信号である。まず、信号Ｘ
ＣＥが“Ｌ”となり、次に、制御信号ＳＡＥが“Ｌ”と
なって、トランジスタＱｐ１４１〜Ｑｐ１４３で制御さ
れるセンスレベル電流で３つの判定信号Ｎ１４１〜Ｎ１
４３がほぼ同時に出力される。ここで、トランジスタＱ
ｎ１４１〜Ｑｎ１４３のうちトランジスタＱｎ１４１の
しきい値が最も大きく、トランジスタＱｎ１４３のしき
い値が最も小さく設定されている。このように、信号Ｎ
１４１〜Ｎ１４３を入力としたスタテイックな論理回路
を通して、データ信号ＤＡＴＡ１，ＤＡＴＡ２が出力さ
れる。図３８に示す有効データは、この判定データを示
す。

【０２０２】本実施例では、上記第１７実施例と同様
に、特別なリファレンスメモリセルを用いることなしに
多値データの読み出しができることとともに、第１７実
施例のような２段階でデータ信号ＤＡＴＡ１、ＤＡＴＡ
２が決定されるものではなく、データ信号ＤＡＴＡ１と
ＤＡＴＡ２が１段階で決定されるので、高速にデータが
読み出されるという利点がある。

【０２０３】（第１９実施例）本次に、第１９実施例に
ついて、図３９を参照しながら説明する。

【０２０４】本実施例は、上記第８実施例と同様に、電
圧検知信号の高低に応じてセンスレベル電流の特性とメ
モリセルトランジスタの昇圧または非昇圧とを連動させ
て切り換えるようにしたもので、半導体装置の動作マー
ジンの確認などの判定動作に関するものである。

【０２０５】図３９は、本実施例における電源電圧ＶＤ
Ｄとメモリセル電流およびセンスアンプのセンスレベル
電流との関係を示す図である。同図において、曲線ＭＣ
ＯＮ４１はメモリセル電流の特性曲線、曲線ＳＡＬ４１
Ａは通常の読み出し時のセンスレベル電流の特性曲線、
曲線ＳＡＬ４１Ｂは例えば製品出荷時などに用いる厳し
い条件での読み出し時のセンスレベル電流の特性曲線で
ある。

【０２０６】第８実施例でも説明したように、センスレ
ベル電流ＳＡＬ４１ＡおよびＳＡＬ４１Ｂは電源電圧Ｖ
ＤＤが４Ｖの箇所で低電圧側が非連続的に高くなるよう
変化し、それぞれの電圧領域で下に凸の曲線である。メ
モリセル電流ＭＣＯＮ４１も電源電圧ＶＤＤが４Ｖの箇
所で低電圧側が非連続的に高くなるよう変化し、それぞ
れの電圧領域で上に凸の曲線である。センスレベル電流
の特性曲線とメモリセル電流の特性曲線がそれぞれ上下
に凸な曲線であるために、センスレベル電流とメモリセ
ル電流との差が小さい部分がある。例えば低電圧では電
源電圧が１．５Ｖの箇所における直線Ｌ４１Ａ上で、曲
線ＳＡＬ４１Ｂ及びＭＣＯＮ４１との交点間の距離Ｄ４
１Ａの長さ、高電圧では電源電圧が７．５Ｖの箇所にお
ける直線Ｌ４１Ｂ上で、曲線ＳＡＬ４１Ｂ及びＭＣＯＮ
４１との交点間の距離Ｄ４１Ｂの長さが短い部分であ
る。すなわち、この電源電圧ＶＤＤが１．５Ｖ及び７．
５Ｖにおける動作マージンを考慮した判定を行うこと
は、動作マージンを十分有し信頼性の高い半導体装置を
得るために重要な事項である。そのため、本実施例で
は、電源電圧１．５Ｖと７．５Ｖの２つの電圧領域で判
定を行っている。

【０２０７】ところで、動作が非連続となる電源電圧４
Ｖの点でセンスレベル電流とメモリセル電流との差が最
も小さくなる場合は、その電源電圧で検査を行うことが
必要となることもある。

【０２０８】また、ここでは、例えば製品出荷時等に用
いる厳しい条件での読み出し時のセンスレベル電流ＳＡ
Ｌ４１Ｂを用いた例であるが、別の読み出し用のセンス
レベル電流を用いることも可能である。

【０２０９】

【効果】請求項１〜５によれば、メモリセルに流れる電
流を電流検知手段により検知するようにした電流検知型
センスアンプを備えた半導体装置において、各電源電圧
領域における電圧検知信号に応じて電流検知手段のセン
スレベル電流の電源電圧に対する依存特性を切り換える
ようにしたので、半導体装置内のメモリセルの記憶デー
タの読み出しの際、電源電圧が低い領域等における誤読
出しの防止と動作の安定化とを図ることができる。

【０２１０】請求項６〜１３によれば、メモリセルにつ
ながるデータ線電位の電源電圧に対する依存特性を２通
りに切り換え可能な構成としたので、トランジスタのし
きい値の変化を防止することができ，よって、信頼性の
向上を図ることができる。

【０２１１】請求項１４〜１７によれば、低電源電圧領
域ではメモリセルにつながるワード線やデータ線の電位
を電源電圧よりも高く昇圧するようにしたので、低電源
電圧領域における各部のトランジスタの動作の高速化及
び安定化を図りつつ、高電源電圧領域ではメモリセルト
ランジスタの劣化の防止による信頼性の向上を図ること
ができる。

【０２１２】請求項１８〜３２によれば、メモリセルに
流れる電流を電流検知手段により検知するようにした電
流検知型センスアンプを備えた半導体装置において、ベ
リファイ動作時にメモリセルに流れる電流と電流検知手
段で検知される電流値との差が通常読み出し状態におけ
る両者の差よりも縮小されるよう切り換える手段を設け
たので、メモリセルのオン状態やオフ状態が適正に設定
されているか否かを判定する際に、十分なマージンを持
った厳しい判定を行うことができ、よって、半導体装置
の信頼性の向上を図ることができる。

【０２１３】請求項３３〜３５によれば、メモリセルに
流れる電流を電流検知手段により検知するようにした電
流検知型センスアンプを備えた半導体装置において、電
流検知手段のセンスレベル電流の切り換えを利用して多
値データを読み出すようにしてので、専用のリファレン
スセルの不要化による構成の簡素化とデータ読み出しの
高速化とを図ることができる。

【図面の簡単な説明】

【図１】第１実施例に係るセンスアンプ回路の電気回路
図である。

【図２】第１実施例に係る電圧検知回路の電気回路図で
ある。

【図３】第１実施例に係るセンスアンプ回路のセンスレ
ベル電流と電源電圧との関係を示す特性図である。

【図４】第１実施例に係る電圧検知回路の出力信号と電
源電圧との関係を示す特性図である。

【図５】第２実施例に係る電圧検知回路の電気回路図で
ある。

【図６】第２実施例に係るセンスアンプ回路のセンスレ
ベル電流と電源電圧との関係を示す特性図である。

【図７】第２実施例に係る電圧検知回路の出力信号と電
源電圧との関係を示す特性図である。

【図８】第３実施例に係るセンスアンプ回路の電気回路
図である。

【図９】第３実施例におけるデータ線電圧と電源電圧と
の関係を示す特性図である。

【図１０】第４実施例に係るセンスアンプ回路の電気回
路図である。

【図１１】第４実施例におけるデータ線電圧と電源電圧
との関係を示す特性図である。

【図１２】第５実施例に係るセンスアンプ回路の電気回
路図である。

【図１３】第５実施例におけるデータ線電圧と電源電圧
との関係を示す特性図である。

【図１４】第６実施例に係るセンスアンプ回路の電気回
路図である。

【図１５】第７実施例に係る電圧検知回路の電気回路図
である。

【図１６】第８実施例に係る昇圧回路の電気回路図であ
る。

【図１７】第８実施例における昇圧ノードと電源電圧と
の関係を示す特性図である。

【図１８】第８実施例に係るセンスアンプ回路のセンス
レベル電流及びメモリセル電流と電源電圧との関係を示
す特性図である。

【図１９】第９実施例に係るセンスアンプ回路の電気回
路図である。

【図２０】第９実施例に係るセンスアンプ回路のセンス
レベル電流及びメモリセル電流と電源電圧との関係を示
す特性図である。

【図２１】第１０実施例に係るセンスアンプ回路の電気
回路図である。

【図２２】第１０実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図２３】第１１実施例に係る制御信号発生回路の電気
回路図である。

【図２４】第１１実施例における各信号の波形を示すタ
イミングチャートである。

【図２５】第１２実施例に係るワード線制御回路の電気
回路図である。

【図２６】第１２実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図２７】第１３実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図２８】第１４実施例に係るセンスアンプ回路の電気
回路図である。

【図２９】第１４実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図３０】第１５実施例に係るセンスアンプ回路の電気
回路図である。

【図３１】第１５実施例におけるデータ線電圧と電源電
圧との関係を示す特性図である。

【図３２】第１５実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図３３】第１６実施例に係るワード線制御回路の電気
回路図である。

【図３４】第１６実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図３５】第１７実施例に係る複数のセンスレベル電流
を有するセンスアンプ回路の電気回路図である。

【図３６】第１７実施例におけるデータの読み出し方法
を示すタイミングチャートである。

【図３７】第１８実施例に係る複数のセンスレベル電流
を有し、かつ多値データ判定機能を有するセンスアンプ
回路の電気回路図である。

【図３８】第１８実施例におけるセンスアンプ回路の動
作を示すタイミングチャートである。

【図３９】第１９実施例に係るセンスアンプ回路のセン
スレベル電流及びメモリセル電流と電源電圧との関係を
示す特性図である。

【図４０】従来のセンスアンプ回路の電気回路図であ
る。

【図４１】従来のセンスアンプ回路のセンスレベル電流
と電源電圧との関係を示す特性図である。

【図４２】従来のデータ線電圧と電源電圧との関係を示
す特性図である。

【図４３】従来のセンスアンプ回路のセンスレベル電流
及びメモリセル電流と電源電圧との関係を示す特性図で
ある。

【符号の説明】

ＱｐＰチャネルトランジスタＱｎＮチャネルトランジスタＱｍメモリセルトランジスタＶＤＴ０電圧検知信号ＳＡＥ制御信号ＤＬデータ線信号ＷＬワード線信号ＶＤＤ電源電圧ＶＳＳ接地電圧ＩＮＶ否定回路ＮＡＮＤ論理積の否定回路Ｌ信号線ＶＳＡＬＣセンスレベル電流ＶＣＯＮメモリセルオン電流ＶＣＯＦＦメモリセルオフ電流

Claims

【特許請求の範囲】

【請求項１】メモリセルと、上記メモリセルに接続されるデータ線と、電源電圧を供給する電圧供給手段と、上記電圧供給手段に接続され、少なくとも１つの設定値
により区画される少なくとも２つの電源電圧領域を検知
して各電源電圧領域に対応した複数の電圧検知信号を出
力する電源電圧検知手段と、上記メモリセルのデータを読み出す指令を与える第１の
制御信号を入力する制御信号入力手段と、上記制御信号入力手段，上記電圧供給手段及び上記デー
タ線に接続され、上記第１の制御信号を受けたときに上
記電圧供給手段から上記データ線に流れる電流を上記電
源電圧に応じたセンスレベルで検知するとともに、上記
センスレベル電流の電源電圧に対する依存特性として互
いに異なる複数の依存特性を有する電流検知手段と、上記電源電圧検知手段及び上記電流検知手段に接続さ
れ、上記電流検知手段におけるセンスレベル電流の電源
電圧に対する依存特性を、上記電源電圧検知手段の電圧
検知信号の種類に応じて上記複数の依存特性のうち互い
に相異なるいずれか２つの依存特性に切り換える依存特
性切換手段とを備えたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、上記電流検知手段は、上記電源電圧検知手段から低い電
源電圧領域に対する電圧検知信号を受けたときには、高
い電源電圧領域に対する電圧検知信号を受けたときより
もセンスレベル電流が高い側の依存特性に切り換えるこ
とを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、上記電流検知手段は、センスレベル電流が互いに異なる
第１依存特性と第２依存特性とを有するものであり、上記電源電圧検知手段は、電源電圧領域を第１設定値及
び該第１設定値よりも低い第２設定値により３つの電源
電圧領域に区画し、第１設定値を越える電源電圧領域で
は第１電圧検知信号を、第２設定値以下の領域では第２
電圧検知信号を出力する一方、第１設定値以下で第２設
定値を越える電源電圧領域では当該電源電圧領域に入る
前の電圧検知信号を継続して出力するように構成されて
おり、上記依存特性切換手段は、上記第１電圧検知信号を受け
たときには上記第１依存特性に、上記第２電圧検知信号
を受けたときには上記第２依存特性に切り換えることを
特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において、上記電流検知手段は、上記第１依存特性よりも上記第２
依存特性の方がセンスレベル電流が高いように構成され
ていることを特徴とする半導体装置。
【請求項５】請求項１記載の半導体装置において、上記電源電圧検知手段は、上記第１の制御信号を受け、
上記電流検知手段が作動状態でないときに、電圧検知信
号の変更を行うことを特徴とする半導体装置。
【請求項６】メモリセルと、上記メモリセルに接続されるデータ線と、電源電圧を供給する電圧供給手段と、上記電圧供給手段に接続され、上記電源電圧が設定値を
越えるときには第１電圧検知信号を出力する一方、上記
電源電圧が上記設定値以下のときは第２電圧検知信号を
出力する電源電圧検知手段と、上記メモリセルのデータを読み出す指令を与える第１の
制御信号を入力する制御信号入力手段と、上記制御信号入力手段，上記電圧供給手段及び上記デー
タ線に接続され、上記制御信号を受けたときに上記電圧
供給手段から上記データ線に流れる電流を検知する電流
検知手段と、上記電源電圧検知手段及び上記電流検知手段に接続さ
れ、上記電流が流れるときのデータ線電位の電源電圧に
対する依存特性を互いに異なる第１依存特性と第２依存
特性とに切り換える依存特性切換手段とを備えたことを
特徴とする半導体装置。
【請求項７】請求項６記載の半導体装置において、上記電流検知手段は、上記第１依存特性よりも上記第２
依存特性の方がデータ線電位が高いように構成されてい
ることを特徴とする半導体装置。
【請求項８】請求項６記載の半導体装置において、第１電圧を供給する第１電圧供給手段と、第２電圧を供給する第２電圧供給手段とをさらに備え、上記電流検知手段は、制御信号線と、ゲートが上記制御信号線に接続され、ソースが上記デー
タ線に接続される第１のＮチャネル型ＭＯＳトランジス
タと、ソースが上記第１電圧供給手段に接続され、ドレインが
上記第１のＮチャネル型ＭＯＳトランジスタに接続され
る第１のＰチャネル型ＭＯＳトランジスタと、ゲートが上記制御信号入力手段に接続され、ソースが上
記第２電圧供給手段に接続され、ドレインが上記制御信
号線に接続されて、上記制御信号を受けたとき上記制御
信号線に第２の制御信号を出力する第２のＰチャネル型
ＭＯＳトランジスタと、ゲートが上記データ線に接続され、ドレインが上記制御
信号線に接続され、ソースが接地に接続される第２のＮ
チャネル型ＭＯＳトランジスタとを有するものであり、上記依存特性切換手段は、上記第１電圧供給手段の電圧
を高低切り換えるように構成されていることを特徴とす
る半導体装置。
【請求項９】請求項６記載の半導体装置において、第１電圧を供給する第１電圧供給手段と、第２電圧を供給する第２電圧供給手段とをさらに備え、上記電流検知手段は、制御信号線と、ゲートが上記制御信号線に接続され、ソースが上記デー
タ線に接続される第１のＮチャネル型ＭＯＳトランジス
タと、ソースが上記第１電圧供給手段に接続され、ドレインが
上記第１のＮチャネル型ＭＯＳトランジスタに接続され
る第１のＰチャネル型ＭＯＳトランジスタと、ゲートが上記制御信号入力手段に接続され、ソースが上
記第２電圧供給手段に接続され、ドレインが上記制御信
号線に接続されて、上記制御信号を受けたとき上記制御
信号線に第２の制御信号を出力する第２のＰチャネル型
ＭＯＳトランジスタと、ゲートが上記データ線に接続され、ドレインが上記制御
信号線に接続され、ソースが接地に接続される第２のＮ
チャネル型ＭＯＳトランジスタとを有するものであり、上記依存特性切換手段は、上記第２電圧供給手段の電圧
を高低切り換えるように構成されていることを特徴とす
る半導体装置。
【請求項１０】請求項６記載の半導体装置において、第１電圧を供給する第１電圧供給手段と、第２電圧を供給する第２電圧供給手段とをさらに備え、上記電流検知手段は、制御信号線と、ゲートが上記制御信号線に接続され、ソースが上記デー
タ線に接続される第１のＮチャネル型ＭＯＳトランジス
タと、ソースが上記第１電圧供給手段に接続され、ドレインが
上記第１のＮチャネル型ＭＯＳトランジスタに接続され
る第１のＰチャネル型ＭＯＳトランジスタと、ゲートが上記制御信号入力手段に接続され、ソースが上
記第２電圧供給手段に接続され、ドレインが上記制御信
号線に接続されて、上記制御信号を受けたとき上記制御
信号線に第２の制御信号を出力する第２のＰチャネル型
ＭＯＳトランジスタと、ゲートが上記データ線に接続され、ドレインが上記制御
信号線に接続され、ソースが接地に接続される第２のＮ
チャネル型ＭＯＳトランジスタとを有するものであり、上記依存特性切換手段は、上記制御信号線の電位を高低
切り換えるように構成されていることを特徴とする半導
体装置。
【請求項１１】請求項１０記載の半導体装置におい
て、上記依存特性切換手段は、上記第２のＮチャネル型ＭＯ
Ｓトランジスタのトランジスタサイズを切り換えるよう
に構成されていることを特徴とする半導体装置。
【請求項１２】請求項１０記載の半導体装置におい
て、上記依存特性切換手段は、上記第２のＰチャネル型ＭＯ
Ｓトランジスタのトランジスタサイズを切り換えるよう
に構成されていることを特徴とする半導体装置。
【請求項１３】請求項６記載の半導体装置において、上記電源電圧検知手段は、上記第１の制御信号を受け、
上記電流検知手段が作動状態でないときに、電圧検知信
号の変更を行うことを特徴とする半導体装置。
【請求項１４】メモリセルと、上記メモリセルに接続される信号線と、上記信号線に電源電圧を供給する電圧供給手段と、上記電圧供給手段に接続され、上記電源電圧が設定値を
越えるときには第１電圧検知信号を出力する一方、、電
源電圧が設定値以下のときには第２電圧検知信号を出力
する電源電圧検知手段と、上記電源電圧検知手段及び信号線に接続され、上記第２
の電圧検知信号を受けたときには上記信号線の電位を上
記電源電圧よりも高くするよう昇圧する昇圧手段とを備
えたことを特徴とする半導体装置。
【請求項１５】請求項１４記載の半導体装置におい
て、上記信号線は上記メモリセルのワード線であることを特
徴とする半導体装置。
【請求項１６】請求項１４記載の半導体装置におい
て、上記信号線は、上記メモリセルのデータ線であることを
特徴とする半導体装置。
【請求項１７】請求項２記載の半導体装置において、上記メモリセルに接続されるワード線と、上記ワード線に電源電圧を供給する電圧供給手段と、上記電源電圧検知手段及び信号線に接続され、上記第２
の電圧検知信号を受けたときには上記信号線の電位を上
記電源電圧よりも高くするよう昇圧する昇圧手段とをさ
らに備えたことを特徴とする半導体装置。
【請求項１８】メモリセルと、上記メモリセルに接続されるデータ線と、電源電圧を供給する電圧供給手段と、上記メモリセルのデータの通常読み出しを指令する第１
の制御信号を入力する第１の制御信号入力手段と、上記メモリセルに流れる電流値の判定を指令する第２の
制御信号を入力する第２の制御信号入力手段と、上記第１及び第２の制御信号入力手段，上記電圧供給手
段及び上記データ線に接続され、上記第１及び第２の制
御信号を受けたときに上記電圧供給手段から上記データ
線に流れる電流を上記電源電圧に応じたセンスレベルで
検知する電流検知手段と、上記第２の制御信号入力手段に接続され、上記判定時に
上記メモリセルに流れる電流と上記電流検知手段で検知
される電流値との差が通常読み出し状態における両者の
差よりも縮小されるよう切り換えるレベル切換手段とを
備えたことを特徴とする半導体装置。
【請求項１９】請求項１８記載の半導体装置におい
て、上記電流検知手段は、上記センスレベル電流の電源電圧
に対する依存特性として互いに異なる複数の依存特性を
有するものであり、上記レベル切換手段は、上記第１及び第２制御信号入力
手段及び上記電流検知手段に接続され、上記電流検知手
段におけるセンスレベル電流の電源電圧に対する依存特
性を、上記第１制御信号を受けたときと上記第２制御信
号を受けたときとで上記複数の依存特性のうち互いに異
なる依存特性に切り換えるものであることを特徴とする
半導体装置。
【請求項２０】請求項１９記載の半導体装置におい
て、上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を指令するものであり、上記レベル切換手段は、上記電流検知手段におけるセン
スレベル電流の電源電圧に対する依存特性を、上記第２
制御信号を受けたときには上記第１制御信号を受けたと
きよりもセンスレベル電流が高い側の依存特性に切り換
えることを特徴とする半導体装置。
【請求項２１】請求項２０記載の半導体装置におい
て、上記第２制御信号は、オン状態にあるメモリセルの初期
の電流の判定を指令するものであり、上記レベル切換手段は、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記複数の依存特性のうち最もセ
ンスレベル電流の高い依存特性にすることを特徴とする
半導体装置。
【請求項２２】請求項２０記載の半導体装置におい
て、上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を複数回に亘って指令するものであり、上記レベル切換手段は、上記第２制御信号の指令による
上記電流検知手段におけるセンスレベル電流の電源電圧
に対する依存特性を、上記第２制御信号の複数回の指令
のうち後の指令になるほど順次センスレベル電流の高い
依存特性に変化させていくことを特徴とする半導体装
置。
【請求項２３】請求項１８記載の半導体装置におい
て、上記第２制御信号は、オン状態にあるメモリセルの電流
値の判定を指令するものであり、上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記メモリセ
ルに流れる電流を少なくするよう制御することを特徴と
する半導体装置。
【請求項２４】請求項２３記載の半導体装置におい
て、上記メモリセルに接続されるワード線と、上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記ワード線
の電位を低くすることを特徴とする半導体装置。
【請求項２５】請求項２３記載の半導体装置におい
て、上記第２制御信号によるオン状態にあるメモリセルの電
流値の判定は、高温で行われるものであり、上記レベル切換手段は、上記ワード線電圧供給手段の電
圧値を、上記第２制御信号を受けたときには上記第１制
御信号を受けたときよりも高くするように切り換えるこ
とを特徴とする半導体装置。
【請求項２６】請求項１９記載の半導体装置におい
て、上記第２制御信号は、オフ状態にあるメモリセルの電流
値の判定を指令するものであり、上記レベル切換手段は、上記電流検知手段におけるセン
スレベル電流の電源電圧に対する依存特性を、上記第２
制御信号を受けたときには上記第１制御信号を受けたと
きよりもセンスレベル電流が低い側の依存特性に切り換
えることを特徴とする半導体装置。
【請求項２７】請求項１８記載の半導体装置におい
て、上記第２制御信号は、オフ状態にあるメモリセルの電流
値の判定を指令するものであり、上記レベル切換手段は、上記第２制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記メモリセ
ルに流れる電流を高くするよう制御することを特徴とす
る半導体装置。
【請求項２８】請求項２７記載の半導体装置におい
て、上記データ線に電圧を供給するデータ線電圧供給手段を
さらに備え、上記レベル切換手段は、上記データ線電圧供給手段によ
り供給されるデータ線電圧を、上記第２制御信号を受け
たときには上記第１制御信号を受けたときよりも上記デ
ータ線の電圧を高くするよう上記データ線電圧供給手段
を制御することを特徴とする半導体装置。
【請求項２９】請求項２３記載の半導体装置におい
て、上記メモリセルに接続されるワード線と、上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記レベル切換手段は、上記第１制御信号を受けたとき
には上記第１制御信号を受けたときよりも上記ワード線
の電位を低くすることを特徴とする半導体装置。
【請求項３０】請求項２３記載の半導体装置におい
て、上記メモリセルに接続されるワード線と、上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記メモリセルのしきい値は可変に構成されており、上記第２制御信号によるオフ状態にあるメモリセルの電
流値の判定は、上記メモリセルの過消去を行った後のし
きい値を高くするためリバース動作を指令するものであ
り、上記レベル切換手段は、上記第２制御信号を受けたとき
には上記データ線に上記メモリセルのソースよりも高い
電圧を印加し、上記ワード線に上記データ線に印加され
る電圧と上記メモリセルのソースに印加される電圧との
間の電圧を印加するよう制御することを特徴とする半導
体装置。
【請求項３１】請求項２７記載の半導体装置におい
て、上記メモリセルに接続されるワード線と、上記ワード線に電圧を供給するとともに、その電圧を複
数の電圧値に切り換え可能に構成されたワード線電圧供
給手段とをさらに備え、上記第２制御信号によるオン状態にあるメモリセルの電
流値の判定は、高温で行われるものであり、上記レベル切換手段は、上記ワード線電圧供給手段の電
圧値を、上記第２制御信号を受けたときには上記第１制
御信号を受けたときよりも高くするように切り換えるこ
とを特徴とする半導体装置。
【請求項３２】請求項２０記載の半導体装置におい
て、上記第２制御信号は、オン状態のメモリセルに対する電
流値の判定を、上記メモリセルに流れる電流値と上記セ
ンスレベル電流との電流差がある電流値以下の電源電圧
領域のうち少なくとも２つ以上の電源電圧でメモリセル
に流れる電流値を判定することにより行うよう指令する
ことを特徴とする半導体装置。
【請求項３３】請求項１９記載の半導体装置におい
て、上記第２制御信号は、複数データの読み出し判定を指令
するものであり、上記レベル切換手段は、上記第２制御信号を受けたとき
上記電流検知手段の有する複数個のセンスレベル電流を
順次変更して用いるよう指令するものであり、上記メモリセルに流れる電流値を判定することによっ
て、１つのメモリセルに流れる電流値で複数のデータ値
を判定することが可能に構成されていることを特徴とす
る半導体装置。
【請求項３４】請求項３３記載の半導体装置におい
て、上記電流検知手段は、センスレベル電流の低い方から順
に第１，第２及び第３のセンスレベル電流を有するもの
であり、上記レベル切換手段は、上記第２のセンスレベル電流で
メモリセルに流れる電流値を判定した後に、上記第１又
は第３のセンスレベル電流でメモリセルに流れる電流値
を判定することによって、１つのメモリセルに流れる電
流値で複数のデータ値を判定することを特徴とする半導
体装置。
【請求項３５】メモリセルと、上記メモリセルに接続されるデータ線と、上記データ線にソースが接続される少なくとも第１，第
２トランジスタを含む複数のトランジスタと、上記第１，第２を含む複数のトランジスタのドレインと
電源との間にそれぞれ介設され、かつ各々のゲートに共
通の第１の信号が印加される少なくとも第３，第４のト
ランジスタを含む複数のトランジスタとを備え、上記第１のトランジスタと第２のトランジスタとの電流
能力あるいはしきい値が異なるように構成されており、上記第１のトランジスタのドレインの信号および上記第
２のトランジスタのドレインの信号により、１つのメモ
リセルに流れる電流値で複数のデータ値を判定すること
が可能に構成されていることを特徴とする半導体装置。