KR100403340B1 - 이피롬의 센스 앰프 - Google Patents

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Abstract

본 발명은 EPROM 셀의 드레인 전압에서 발생하는 비트라인 디스터브(disturb) 현상을 방지할 수 있는 EPROM 셀의 센스앰프 회로에 관한 것이다. 본 발명에 의한 EPROM의 센스 앰프는, 상기 이피롬(EPROM) 셀의 데이타를 프로그램, 소거 또는 리드하며, 상기 이피롬 셀의 드레인 전압이 비트 라인 디스터브를 발생시킬 수 있는 전압 이상으로 상승하는 것을 방지하는 클램프 기능을 갖는 제 1 경로부와 전달 게이트에 의한 제 2 경로부를 포함하는 센스 앰프부와, 외부로부터 공급되는 전원전압과 미리 설정된 동작전압을 비교 검출하여 수신된 상기 전원전압이 설정된 동작전압 이상 또는 이하인지를 검출한 신호를 발생하는 저전압 선택부와, 상기 저전압 선택부의 출력 신호와 센스앰프 인에이블 신호를 수신하여 상기 전원전압이 설정된 동작전압 이상일 때는 상기 제 1 경로부를 통하고, 상기 전원전압이 설정된 동작전압 이하일 때는 상기 제 2 경로부를 통해 상기 이피롬 셀의 데이타를 프로그램, 소거 또는 리드할 수 있도록 상기 센스 앰프부를 제어하는 제어부를 구비한 것을 특징으로 한다.

Description

이피롬의 센스 앰프{EPROM FOR SENSE AMPLIFIER}
본 발명은 이피롬(EPROM)의 센스 앰프에 관한 것으로, 특히 EPROM 셀의 드레인 전압에서 발생하는 비트라인 디스터브(disturb) 현상을 방지할 수 있는 EPROM의 센스 앰프에 관한 것이다.
도 1은 종래의 EPROM의 센스 앰프를 나타낸 회로도이다.
도시한 바와 같이, 데이터를 프로그램, 소거, 리드하는 EPROM 셀(10)과, 상기 EPROM 셀(10)에서 출력되는 데이터를 센스앰프 신호(SEN)에 의해 감지하여 출력하는 센스앰프부(20)로 구성된다.
상기 센스앰프부(20)는 전원전압(Vdd)에 일단이 공통으로 접속되는 제 1, 제 2, 제 3, 제 4 PMOS 트랜지스터(P1)(P2)(P3)(P4)와, 상기 제 1 PMOS 트랜지스터(P1)의 타단과 일단이 접속되는 제 1 NMOS 트랜지스터(N1)와, 상기 제 2 PMOS 트랜지스터(P2)의 타단과 연결되어 데이터를 출력(Data out)하는 제 1 인버터(IV1)로 구성된다. 이때, 상기 제 1, 제 4 PMOS 트랜지스터(P1)(P4) 및 제 1 NMOS 트랜지스터(N1)의 게이트는 상기 센스앰프 신호(SEN)와 연결되고, 상기 제 2 PMOS 트랜지스터(P2)의 타단과 상기 제 1 NMOS 트랜지스터(N1)의 일단이 제 1 노드(Nd1)에 의해 연결되며, 상기 제 2, 제 3 PMOS 트랜지스터(P2)(P3)의 게이트는 서로 연결되어 상기 제 3 PMOS 트랜지스터(P3)의 타단에 연결된다. 그리고 상기 제 3, 제 4 PMOS 트랜지스터(P3)(P4)의 타단은 서로 연결되어 제 2 노드(Nd2)에 의해 EPROM 셀(10)의 데이터를 리드한다.
상기와 같이 구성된 종래의 EPROM 셀 센스앰프의 리드시 동작에 대하여 설명하면 다음과 같다.
먼저, 상기 EPROM 셀(10)의 데이터가 "0"일 경우, 상기 센스앰프 신호(SEN)가 디스에이블(disable)이면 상기 제 2 노드(Nd2)는 제 4 PMOS 트랜지스터(P4)에 의해 전원전압(Vdd)으로 차아지(charge)되고, 상기 EPROM 셀(10)의 데이터는 접지전압(Vss)값으로 있다.
이어, 상기 센스앰프(20)가 인에이블되면, 상기 제 2 노드(Nd2) 전압은EPROM 셀(10)을 통해 접지전압(Vss)으로 디스차아지(discharge)되고, 상기 제 3 PMOS 트랜지스터(P3)에 의해 전원전압(Vdd)이 EPROM 셀의 문턱전압(Vth)보다 아래로 내려가게 된다. 따라서, 상기 제 2 노드(Nd2) 전압에 의해 제 2 PMOS 트랜지스터(P2)는 온특성을 크게 갖으며 상기 저항성이 큰 제 1 NMOS 트랜지스터(N1)보다 크게 전원전압(Vdd)을 작동하여 상기 제 1 노드(Nd1)의 전압을 "하이"로 변화시켜 제 1 인버터(IV1)에 의해 "로우"값으로 데이터를 출력한다.
한편, 상기 데이터가 "1"인 경우, 상기 센스앰프 신호(SEN)가 인에이블되면 상기 제 2 노드(Nd2) 전압은 EPROM 셀(10)을 통해 접지전압(Vss)으로 디스차아지되지 못하고, 상기 제 3 PMOS 트랜지스터(P3)에 의해 전원전압(Vdd)이 EPROM 셀(10)의 문턱전압 값을 갖게 된다. 따라서, 상기 제 2 노드(Nd2) 전압에 의해 상기 제 2 PMOS 트랜지스터(P2)는 오프(off) 특성을 갖으며 상기 제 1 NMOS 트랜지스터(N1)보다 작게 전원전압(Vdd)을 작동하여 제 1 노드(Nd1) 전압이 상기 제 1 NMOS 트랜지스터(N1)에 의한 접지전압(Vss)값으로 되어 "하이" 값을 데이터를 출력한다.
그러나 상기와 같은 EPROM 셀의 센스앰프에 있어서는 다음과 같은 문제점이 있었다.
EPROM 셀의 리드시 드레인 전압은 1.5V 정도이다. 그러나 EPROM 셀이 블랭크(Blank)일 경우, IC 동작전압이 2∼4V 이상의 전압이 인가되면 EPROM 셀의 드레인 전압이 2V 정도가 넘게 로드된다. 따라서, 로드되는 횟수 및 오랜 시간의 경과에 따라 "0"값을 갖는 셀 데이터가 "1"로 라이트(write)되는 비트라인 디스터브 현상이 발생한다.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 클램프(Clamp) 기능의 경로를 동작전압에 따라 다르게 가져감으로써 비트라인 디스터브 현상을 방지하여 와이드 오퍼레이팅 전압(wide operating voltage)에 적용 가능한 EPROM의 센스 앰프를 제공하는데 있다.
도 1은 종래의 EPROM의 센스 앰프를 나타낸 회로도
도 2는 본 발명에 의한 EPROM의 센스 앰프의 구성도
도 3은 도 2의 센스앰프를 나타낸 회로도
<도면의 주요 부분에 대한 부호의 설명>
100 : EPROM 셀 200 : 저전압 선택부
300 : 센스앰프부 310 : 경로분리부
312 : 설정전압이하의 경로 314 : 설정전압이상의 경로
320 : 센스부
상기 목적을 달성하기 위한 본 발명에 의한 EPROM의 센스 앰프는, 상기 이피롬(EPROM) 셀의 데이타를 프로그램, 소거 또는 리드하며, 상기 이피롬 셀의 드레인 전압이 비트 라인 디스터브를 발생시킬 수 있는 전압 이상으로 상승하는 것을 방지하는 클램프 기능을 갖는 제 1 경로부와 전달 게이트에 의한 제 2 경로부를 포함하는 센스 앰프부와, 외부로부터 공급되는 전원전압과 미리 설정된 동작전압을 비교 검출하여 수신된 상기 전원전압이 설정된 동작전압 이상 또는 이하인지를 검출한 신호를 발생하는 저전압 선택부와, 상기 저전압 선택부의 출력 신호와 센스앰프 인에이블 신호를 수신하여 상기 전원전압이 설정된 동작전압 이상일 때는 상기 제 1 경로부를 통하고, 상기 전원전압이 설정된 동작전압 이하일 때는 상기 제 2 경로부를 통해 상기 이피롬 셀의 데이타를 프로그램, 소거 또는 리드할 수 있도록 상기 센스 앰프부를 제어하는 제어부를 구비한 것을 특징으로 한다.
상기 제어부는 상기 저전압 선택부의 출력신호를 반전시켜 출력하는 제 1 인버터와, 상기 제 1 인버터의 출력신호와 센스앰프 신호를 입력하여 상기 제 1 경로를 선택하는 신호를 발생하는 NAND 게이트와, 상기 센스앰프 인에이블 신호를 반전시켜 출력하는 제 2 인버터와, 상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 입력하여 상기 제 2 경로를 선택하는 신호를 발생하는 NOR 게이트로 구성된 것을 특징으로 한다.
상기 제 1 경로부는 상기 제어부의 출력 신호에 의해 스위칭되는 모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 제 2 경로부는 전달 게이트로 구성된 것을 특징으로 한다.
상기 전달 게이트는 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 EPROM 셀의 센스앰프에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명에 의한 EPROM의 센스 앰프의 구성도이다.
상기 EPROM의 센스 앰프는 데이터를 프로그램, 소거, 리드하는 EPROM 셀부(100)와, 상기 EPROM 셀부(100)의 데이터를 리드하기 위해 외부로부터 공급되는 전원전압을 입력하여 설정동작전압을 선택한 후, 설정전압 이하에서는 "하이"를 출력하는 저전압 선택부(200)와, 상기 저전압 선택부(200)의 출력신호를 반전시켜 출력하는 제 1 인버터(IV1)와, 상기 제 1 인버터(IV1)의 출력신호와 센스앰프 신호(SEN)를 입력하여 설정전압 이상의 신호(Nsen)를 출력하는 NAND 게이트(NAND)와, 상기 센스앰프 신호(SEN)를 반전시켜 출력(SENb)하는 제 2 인버터(IV2)와, 상기 제 1 인버터(IV1) 출력신호와 상기 제 2 인버터 출력신호(SENb)를 입력하여 설정전압 이하의 신호(Lsen)를 출력하는 NOR 게이트(NOR)와, 상기 NAND 게이트(NAND)의 출력신호(Nsen), 상기 NOR 게이트(NOR)의 출력신호(Lsen), 상기 제 2 인버터(IV2)의 출력신호(SENb) 그리고 상기 센스앰프 신호(SEN)를 입력하여 EPROM 셀(100)의 데이터를 리드하여 출력하는 센스앰프(300)로 구성된다.
도 3은 도 2의 센스 앰프부(300)를 나타낸 회로도이다.
상기 센스 앰프부(300)는 도 3에 도시한 바와 같이, 상기 설정전압에 따라 설정전압 이하의 제 1 경로부(312) 및 설정전압 이상의 제 2 경로부(314)를 선택하는 경로분리부(310)와, 상기 경로분리부(310)의 설정전압 이하의 경로(312) 및 설정전압 이상의 경로(314)에 따라 상기 EPROM 셀(100)의 데이터를 출력하는 센스부(320)로 구성된다. 이때, 상기 설정전압 이상의 경로(314)는 상기 EPROM 셀(100)의 드레인 전압이 2V이상 넘는 것을 방지한다.
한편, 상기 센스부(320)는 전원전압(Vdd)에 일단이 공통으로 접속되는 제 1, 제 2, 제 3, 제 4 PMOS 트랜지스터(P1)(P2)(P3)(P4)와, 상기 제 1 PMOS 트랜지스터(P1)의 타단과 일단이 접속되는 제 1 NMOS 트랜지스터(N1)와, 상기 제 2 PMOS 트랜지스터(P2)의 타단과 연결되어 데이터를 출력(Data out)하는 제 3 인버터(IV3)로 구성된다. 이때, 상기 제 1, 제 4 PMOS 트랜지스터(P1)(P4) 및 제 1 NMOS 트랜지스터(N1)의 게이트는 상기 센스앰프 신호(SEN)와 연결되고, 상기 제 2 PMOS 트랜지스터(P2)의 타단과 상기 제 1 NMOS 트랜지스터(N1)의 일단이 제 1 노드(Nd1)에 의해 연결되며, 상기 제 2, 제 3 PMOS 트랜지스터(P2)(P3)의 게이트 및 상기 제 3, 제 4 PMOS 트랜지스터(P3)(P4)의 타단은 상기 제 2 노드(Nd2)에 의해 경로분리부(310)와 연결된다.
상기 경로분리부(310)의 설정전압이하의 제 1 경로부(312)는 설정전압이하의 신호(Lsen)를 입력하여 반전시켜 출력하는 제 4 인버터(IV4)와, 상기 제 4 인버터(IV4)의 출력신호에 의해 턴-온되어 상기 EPROM 셀(100)의 데이터를 상기 제 2 노드(Nd2)에 전달하는 트랜스퍼 게이트(TG)로 구성된다.
그리고 상기 경로분리부(310)의 설정전압이상의 제 2 경로부(314)는 설정전압이상의 신호(Nsen)를 입력하여 반전시켜 출력하는 제 5 인버터(IV5)와, 상기 제 2 노드(Nd2)와 제 3 노드(Nd3) 사이에 형성된 제 2 NMOS 트랜지스터(N2)와, 상기 제 3 노드(Nd3)에 의해 턴-온 동작하는 제 3 NMOS 트랜지스터(N3)와, 상기 제 2 인버터(IV2)의 출력신호(SENb)에 의해 턴-온 동작하는 제 4 NMOS 트랜지스터(N4)로 구성된다. 여기서, 상기 제 2 NMOS 트랜지스터(N2)의 게이트는 상기 제 5 인버터(IV5)와 연결되고, 상기 제 2 NMOS 트랜지스터(N2)의 게이트와 상기 제 3 NMOS 트랜지스터(N3)의 일단은 제 4 노드(Nd4)에 의해 연결되며, 상기 제 4 NMOS 트랜지스터(N4)는 상기 제 3 노드(Nd3)에 연결된다. 그리고 상기 제 3 NMOS 트랜지스터(N3)의 타단과 상기 제 4 NMOS 트랜지스터(N4)의 타단은 연결된다.
상기와 같이 구성된 본 발명의 EPROM 셀의 리드시 센스앰프 동작에 대하여 설명하면 다음과 같다.
먼저, 상기 저전압 선택부(200)에서 선택한 설정된 동작전압이 설정전압 "이하"인 경우, 상기 EPROM 셀(100)의 데이터가 "0"일 때, 상기 센스앰프 신호(SEN)가 디스에이블이면 설정전압이하의 경로(312)에 의해 상기 제 2 노드(Nd2)는 제 4PMOS 트랜지스터(P4)에 의해 전원전압(Vdd)으로 차아지되고, 상기 EPROM 셀(100)의 데이터는 접지전압(Vss)값으로 있다.
그리고 상기 센스앰프 신호(SEN)가 인에이블되면, 상기 설정전압이하의 경로(312)에 의해 상기 제 2 노드(Nd2) 전압은 EPROM 셀(100)을 통해 접지전압(Vss)으로 디스차아지되고, 상기 제 3 PMOS 트랜지스터(P3)에 의해 전원전압(Vdd)이 EPROM 셀의 문턱전압보다 아래로 내려가게 된다. 따라서, 상기 제 2 노드(Nd2) 전압에 의해 제 2 PMOS 트랜지스터(P2)는 온특성을 크게 갖으며 상기 저항성이 큰 제 1 NMOS 트랜지스터(N1)보다 크게 전원전압을 작동하여 상기 제 1 노드(Nd1)의 전압을 "하이"로 변화시켜 제 3 인버터(IV3)에 의해 "로우"값으로 데이터를 출력한다.
만약, 상기 데이터가 "1"인 경우, 상기 센스앰프 신호(SEN)가 인에이블되면 상기 설정전압이하의 경로(312)에 의해 상기 제 2 노드(Nd2) 전압은 EPROM 셀(100)을 통해 접지전압(Vss)으로 디스차아지되지 못하고, 상기 제 3 PMOS 트랜지스터(P3)에 의해 전원전압(Vdd)이 EPROM 셀(100)의 문턱전압 값을 갖게 된다. 따라서, 상기 제 2 노드(Nd2) 전압에 의해 상기 제 2 PMOS 트랜지스터(P2)는 오프 특성을 갖으며 상기 제 1 NMOS 트랜지스터(N1)보다 작게 전원전압(Vss)을 작동하여 제 1 노드(Nd1) 전압이 상기 제 1 NMOS 트랜지스터(N1)에 의한 접지전압(Vss)값으로 되어 "하이" 값을 데이터를 출력한다.
한편, 상기 저전압 선택부(200)에서 선택한 설정된 동작전압이 설정전압 "이상"인 경우, 상기 설정전압이상의 경로(314)에 의해 상기 제 3 노드(Nd3)의 전압이상승하게 되면 상기 제 3 NMOS 트랜지스터(N3)가 점차 온되어 제 4 노드(Nd4)의 전압을 억제한다. 따라서, 상기 제 2 NMOS 트랜지스터(N2)는 오프 특성을 증가시켜 상기 제 2 노드(Nd2)와 제 3 노드(Nd3)간의 전류경로를 약화시킴으로써 상기 제 3 노드(Nd3)의 전압을 억제한다. 즉, 상기 EPROM 셀(100)의 드레인 전압이 2V가 이상 넘는 것을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 EPROM의 센스 앰프에 의하면, EPROM 셀의 드레인으로 인가되는 전압에 따라 센스앰프 동작을 다르게 함으로써 EPROM 셀의 드레인 전압이 2V 이상 되는 것을 방지하여 비트라인 디스터브 현상을 방지할 수 있다.
따라서, 와이드 오퍼레이팅 전압을 요구하는 EPROM 셀의 센스앰프회로에 사용할 수 있다.

Claims (7)

  1. 이피롬(EPROM)의 센스 앰프에 있어서,
    상기 이피롬(EPROM) 셀의 데이타를 프로그램, 소거 또는 리드하며, 상기 이피롬 셀의 드레인 전압이 비트 라인 디스터브를 발생시킬 수 있는 전압 이상으로 상승하는 것을 방지하는 클램프 기능을 갖는 제 1 경로부와 전달 게이트에 의한 제 2 경로부를 포함하는 센스 앰프부와,
    외부로부터 공급되는 전원전압과 미리 설정된 동작전압을 비교 검출하여 수신된 상기 전원전압이 설정된 동작전압 이상 또는 이하인지를 검출한 신호를 발생하는 저전압 선택부와,
    상기 저전압 선택부의 출력 신호와 센스앰프 인에이블 신호를 수신하여 상기 전원전압이 설정된 동작전압 이상일 때는 상기 제 1 경로부를 통하고, 상기 전원전압이 설정된 동작전압 이하일 때는 상기 제 2 경로부를 통해 상기 이피롬 셀의 데이타를 프로그램, 소거 또는 리드할 수 있도록 상기 센스 앰프부를 제어하는 제어부를 구비한 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  2. 제 1 항에 있어서, 상기 제어부는,
    상기 저전압 선택부의 출력신호를 반전시켜 출력하는 제 1 인버터와,
    상기 제 1 인버터의 출력신호와 센스앰프 신호를 입력하여 상기 제 1 경로를 선택하는 신호를 발생하는 NAND 게이트와,
    상기 센스앰프 인에이블 신호를 반전시켜 출력하는 제 2 인버터와,
    상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 입력하여 상기 제 2 경로를 선택하는 신호를 발생하는 NOR 게이트로 구성된 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  3. 제 1 항에 있어서, 상기 제 1 경로부는,
    상기 제어부의 출력 신호에 의해 스위칭되는 모스 트랜지스터로 구성된 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  4. 제 3 항에 있어서,
    상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  5. 제 3 항에 있어서,
    상기 모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  6. 제 1 항에 있어서,
    상기 제 2 경로부는 전달 게이트로 구성된 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
  7. 제 6 항에 있어서,
    상기 전달 게이트는 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 하는 이피롬(EPROM)의 센스 앰프.
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