KR100316522B1 - 비휘발성 메모리를 자동 조회 프로그램하는 회로 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 셀을 자동 조회 프로그램 하는 회로에 관한 것으로, 종래 비휘발성 메모리를 자동 조회 프로그램 하는 회로는 셀 전류의 최대값을 제한 할 수 없기 때문에 회로에 스트레스를 주게되고, 전류의 소모가 큰 문제점이 있었다. 따라서, 본 발명은 선택된 셀에 클램프 전압을 인가하는 전압 클램핑부와, 선택된 메모리 셀에 기준전류를 공급하는 제1 능동 부하부와, 선택된 메모리 셀을 프로그램할 때, 추가적인 전류를 공급하고, 셀 전류의 최대값을 제한하는 제2 능동 부하부와, 프로그램이 완료되면, 상기 각 부를 선택된 셀에서 분리시키기 위한 논리회로부를 포함하여 구성된다. 본 발명 비휘발성 메모리를 자동 조회 프로그램하는 회로는 자동 조회 프로그램을 수행할 때, 전류를 직접 비교하므로, 셀 전류에 대한 전압의 변화를 구하는 과정이 필요하지 않기 때문에 회로가 단순하게 되어 메모리 칩 구성 효율을 높이고, 자동 조회 프로그램의 정확도가 높아지며, 자동 조회 프로그램을 수행할 때, 최대 전류를 제한 할 수 있기 때문에 메모리 칩 내의 고전압 공급부 등 다른 회로에 스트레스를 적게 주고, 전류소모를 줄일 수 있는 효과가 있다.

Description

비휘발성 메모리를 자동 조회 프로그램하는 회로{CURRENT LIMITING SENSING CIRCUIT FOR AUTOVERIFY PROGRAMING A NONVOLATILE MEMORY}
본 발명은 비휘발성 메모리 셀을 자동 조회 프로그램하는 회로에 관한 것으로, 특히 전류를 비교하는 자동 조회 프로그램과 센싱이 가능하며, 셀 전류의 최대전류를 제한 할 수 있는 비휘발성 메모리 셀을 자동조회 프로그램하는 회로에 관한 것이다.
비휘발성 메모리 중에서, 이이피롬(EEPROM) 플래시 메모리를 프로그램하는 방법은 프로그램과 조회를 순차적으로 반복하는 방법과, 긴 프로그램 펄스를 완전히 프로그램될 때까지 계속 인가하다가 프로그램이 되는 순간 모든 프로그램 상태를 제거하는 방법인 자동 조회 프로그램(auto verify program 또는 simultaneously programming and verify) 방법이 있다.
자동 조회 프로그램 방법의 경우, 일반적으로 메모리 셀이 원하는 상태까지 프로그램되었는지를 메모리 셀의 전류 변화를 관찰하다가 일정 전류에 도달하는 것으로 판단하게 된다.
도 1은 일반적인 자동조회 프로그램 장치의 회로도로써, 이에 도시된 바와 같이, 선택된 셀(FMC)에 연결되어 부하 역할을 하는 부하부(1)와, 선택된 셀(FMC)의 드레인에 클램프 전압(VCLAMP)을 인가하기 위한 전압 클램핑부(2)와, 제1 노드(ND1)의 전압을 기준전압(VREF)과 비교하여 프로그램 인에이블신호(PROEN)를 출력하는 비교부(3)를 포함하여 구성된다.
여기서, 상기 부하부(1)는 다이오드 연결된, 즉 소오스에 프로그래밍 전압(VPP)이 인가되고, 게이트와 드레인이 공통 연결되어 선택된 셀(FMC)의 드레인에 연결된 피모스 트랜지스터(PMD)로 구성된다.
상기 전압 클램핑부(2)는 소오스에 프로그래밍 전압(VPP)이 인가되고, 게이트가 공통 연결된 제1 피모스 트랜지스터(PM1) 및 게이트와 드레인이 공통 연결된 제2 피모스 트랜지스터(PM2)와, 게이트가 선택된 셀(FMC)의 드레인에, 드레인이 상기 제1 피모스 트랜지스터(PM1)의 드레인에 연결된 제1 엔모스 트랜지스터(NM1)와, 게이트에 클램프 전압(VCLAMP)이 인가되고, 드레인이 상기 제2 피모스 트랜지스터(PM2)의 드레인에 연결된 제2 엔모스 트랜지스터(NM2)와, 게이트에 클램핑 제어신호(CLAMPEN)가 인가되고, 드레인이 상기 제1 엔모스 트랜지스터(NM1)와 제2 엔모스 트랜지스터(NM2)의 공통 연결된 소오스에 연결되고, 소오스가 접지전원전압(VSS)에 연결된 제3 엔모스 트랜지스터(NM3)와, 게이트가 상기 제1 피모스 트랜지스터(PM1)와 제1 엔모스 트랜지스터(NM1)의 공통 연결된 드레인에, 드레인이 제1 노드(ND1)에, 소오스가 선택된 셀(FMC)의 드레인에 연결된 제4 엔모스 트랜지스터(NM4)를 포함하여 구성된다.
상기 비교부(3)는 제1 입력단에 제1 노드(ND1)의 전압이 인가되고, 제2 입력단에 기준전압(VREF)이 인가되는 차동 증폭기로 구성된다.
이와 같이 구성된 일반적인 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로의 동작을 설명하면 다음과 같다.
먼저, 선택된 셀(FMC)을 프로그램 할 때, 도 2에 도시된 곡선과 같이, 다이오드 연결된 피모스 트랜지스터(PMD)에 의해 생성되는 부하(load)에 따라 고전위로 움직이는 제1 노드(ND1)의 전압 변화를 비교부(3)를 구성하는 차동 증폭기에 의해 기준전압(VREF)과 비교한다.
이때, 상기 비교부(3)는 제1 노드(ND1)의 전압이 기준전압(VREF)보다 높아지는 순간, 즉 도 2에 도시된 바와 같은 시점(A)에서 프로그램 인에이블신호(PROEN)를 출력한다. 여기서, 상기 프로그램 인에이블신호(PROEN)는 논리 회로(미도시)에 의해 클램핑 제어신호(CLAMPEN)로 출력되어 상기 전압 클램핑부(2)의 제3 엔모스 트랜지스터(NM3)의 게이트에 인가되어 프로그램을 종결하게 된다.
즉, 전압 클램핑부(2)는 더 이상 선택된 셀(FMC)에 클램프 전압(VCLAMP)을 인가하지 않는다.
이러한 동작은 선택된 셀(FMC)에 대한 프로그램이 완료되었음을 의미한다.
일반적인 메모리 셀을 자동 조회 프로그램 하는 회로는 메모리 셀의 전류를 전압 비교기로 비교하여 전류와 전압에 대한 맵핑(mapping)을 사용하므로 직접적인 전류 비교가 어려웠다.
또한, 메모리 셀이 프로그램 되는 과정에서 흐르는 전류의 크기는 한 번에 프로그램할 수 있는 메모리 셀의 개수를 결정하는 요소가 되고, 상기 전류가 커질수록 메모리 칩 내의 고전압 공급부, 센스 앰프 등 다른 회로에 직접적인 부담을 주게 된다.
도 3은 종래 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로를 보인 회로도로써, 이에 도시된 바와 같이, 선택된 셀(FMC)에 기준전류(IREF)를 공급하는 제1 전류 공급부(10)와, 선택된 셀(FMC)에 추가적인 추가전류(IADD)를 공급하는 제2 전류 공급부(20)와, 프로그램이 완료되면, 상기 제1 전류 공급부(10)와 제2 전류 공급부(20)를 선택된 셀(FMC)에서 분리시키기 위한 논리 회로부(30)를 포함하여 구성된다.
여기서, 상기 제1 전류 공급부(10)는 소오스에 프로그래밍 전압(VPP)이 인가되어, 게이트가 공통 연결되며, 드레인이 선택된 셀(FMC)의 드레인에 연결된 제1 피모스 트랜지스터(PM11) 및 게이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM12)와, 드레인이 상기 제2 피모스 트랜지스터(PM12)의 드레인에 연결되고, 게이트가 드레인에 공통 연결되고, 소오스가 접지전원전압(VSS)에 연결된 제1 엔모스 트랜지스터(NM11)를 포함하여 구성된다.
상기 제2 전류 공급부(20)는 드레인에 프로그래밍 전압(VPP)이 인가되고, 소오스가 선택된 셀(FMC)의 드레인에 연결되고, 게이트에 클램핑 제어신호(CLAMPEN)가 인가되는 엔모스 트랜지스터(NM21)로 구성된다.
상기 논리 회로부(30)는 프로그래밍 전압(VPP)과 접지전원전압(VSS) 사이에 직렬 연결되고, 게이트가 선택된 셀(FMC)의 드레인에 연결된 피모스 트랜지스터(PM31) 및 게이트가 상기 제1 전류 공급부(10)의 엔모스 트랜지스터(NM11)의 게이트에 연결된 엔모스 트랜지스터(NM31)로 구성되며, 상기 피모스 트랜지스터(PM31)와 엔모스 트랜지스터(NM31)의 공통 연결된 드레인이 상기 제2 전류 공급부(20)의 엔모스 트랜지스터(NM21)의 게이트에 연결된다.
이와 같이 구성된 종래 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로의 동작을 설명하면 다음과 같다.
먼저, 제1 전류 공급부(10)가 기준전류(IREF)를 선택된 셀(FMC)에 공급하고, 제2 전류 공급부(20)가 추가전류(IADD)를 선택된 셀(FMC)에 공급하여 자동 조회 프로그램을 진행한다.
도 4에 도시된 바와 같이, 셀 전류(ICELL)가 기준전류(IREF)와 같아지는 시점(B)에서 선택된 셀(FMC)의 드레인에서의 전압은 저전위로 급격히 떨어졌다가 다시 급격히 고전위로 변화하여, 논리 회로부(30)에 의해 제2 전류 공급부(20)의 엔모스 트랜지스터(NM21)를 턴 오프 시켜 프로그램을 종료하게 된다.
이와 같이, 종래 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로는 기준전류(IREF)와 셀 전류(ICELL)가 같아지는 순간을 별도의 비교기 없이도 비교하여 프로그램 되는 순간을 감지한다.
상기와 같은 종래 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로는 셀 전류의 최대값을 제한 할 수 없기 때문에 회로에 스트레스를 주게되고, 전류의 소모가 큰 문제점이 있었다.
따라서, 본 발명의 목적은 셀 전류의 최대값을 제한하여 회로에 가해지는 스트레스를 줄여 안정된 회로를 제공하고, 전류의 소모를 줄일 수 있는 비휘발성 메모리를 자동 조회 프로그램 하는 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리를 자동 조회 프로그램 하는 회로는 선택된 셀에 클램프 전압을 인가하는 전압 클램핑부와, 선택된 메모리셀에 기준전류를 공급하는 제1 능동 부하부와, 선택된 메모리 셀을 프로그램할 때, 추가적인 전류를 공급하고, 셀 전류의 최대값을 제한하는 제2 능동 부하부와, 프로그램이 완료되면, 상기 각 부를 선택된 셀에서 분리시키기 위한 논리회로부를 포함하여 구성된 것을 특징으로 한다.
도 1은 일반적인 자동조회 프로그램하는 회로도.
도 2는 도 1의 회로도에 있어서, 프로그램할 때, 셀 전류와 프로그래밍 전압의 특성곡선을 보인 그래프.
도 3은 종래 자동조회 프로그램하는 회로도.
도 4는 도 3의 회로도에 있어서, 프로그램할 때, 셀 전류와 프로그래밍 전압의 특성곡선을 보인 그래프.
도 5는 본 발명 자동조회 프로그램하는 회로도.
도 6은 도 5의 회로도에 있어서, 프로그램할 때, 셀 전류와 프로그래밍 전압의 특성곡선을 보인 그래프.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 전압 클램핑부 110: 제1 능동 부하부
111: 제1 전류전원 120: 제2 능동 부하부
121: 제2 전류전원 130: 논리회로부
PM101,PM102,PM111,PM112,PM121,PM122,PM131: 피모스 트랜지스터
NM101~NM104,NM131~NM133: 엔모스 트랜지스터
INV131~INV133: 인버터 LAT: 래치
FMC: EEPROM 플래시 메모리 셀 ND101: 노드
MIRR1,MIRR2: 전류미러(current mirror)
도 5는 본 발명 비휘발성 메모리를 자동 조회 프로그램 하는 회로를 보인 회로도로써, 여기서는 이이피롬(EEPROM) 플래시 메모리를 사용하여 설명한다. 이에 도시된 바와 같이, 선택된 셀(FMC)에 클램프 전압(VCLAMP)을 인가하는 전압 클램핑부(100)와, 프로그램 되는 셀의 문턱전압에 해당하는 기준전류(IREF)를 공급하는 제1 능동 부하부(110)와, 선택된 셀(FMC)을 프로그램할 때, 추가적인 추가전류(IADD)를 공급하는 제2 능동 부하부(120)와, 프로그램이 완료되면, 선택된 셀(FMC)로부터 상기 각 부를 분리시키기 위한 논리 회로부(130)를 포함하여 구성된다.
여기서, 상기 전압 클램핑부(100)는 소오스에 높은 프로그래밍 전압(VPPH)이 인가되고, 게이트가 공통 연결된 제1 피모스 트랜지스터(PM101) 및 게이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM102)와, 게이트가 선택된 셀(FMC)의 드레인에 연결되고, 드레인이 상기 제1 피모스 트랜지스터(PM101)의 드레인에 연결된 제1 엔모스 트랜지스터(NM101)와, 게이트에 클램프 전압(VCLAMP)이 인가되고, 드레인이 상기 제2 피모스 트랜지스터(PM102)의 드레인에 연결된 제2 엔모스 트랜지스터(NM102)와, 게이트에 클램핑 제어신호(CLAMPEN)가 인가되고, 드레인이 상기 제1 엔모스 트랜지스터(NM101)와 제2 엔모스 트랜지스터(NM102)의 공통 연결된 소오스에, 소오스가 접지전원전압(VSS)에 연결된 제3 엔모스 트랜지스터(NM103)와, 게이트가 상기 제1 피모스 트랜지스터(PM101)와 제1 엔모스 트랜지스터(NM101)의 공통 연결된 드레인에, 드레인이 제1 노드(ND101)에, 소오스가 선택된 셀(FMC)의 드레인에 연결된 제4 엔모스 트랜지스터(NM104)를 포함하여 구성된다.
상기 제1 능동 부하부(110)는 소오스에 높은 프로그래밍 전압(VPPH)이 인가되고, 게이트가 공통 연결된 제1 피모스 트랜지스터(PM111) 및 게이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM112)로 구성된 제1 전류미러(MIRR1)와, 그 제1 전류미러(MIRR1)의 제2 피모스 트랜지스터(PM112)의 드레인과 접지전원전압(VSS) 사이에 연결되어, 기준전류(IREF)를 선택된 셀(FMC)에 공급하는 제1 전류전원(111)을 포함하여 구성된다.
상기 제2 능동 부하부(120)는 소오스에 낮은 프로그래밍 전압(VPPL)이 인가되고, 게이트가 공통 연결된 제1 피모스 트랜지스터(PM121) 및 게이트가 드레인에 공통 연결된 제2 피모스 트랜지스터(PM122)로 구성된 제2 전류미러(MIRR2)와, 그 제2 전류미러(MIRR2)의 제2 피모스 트랜지스터(PM122)의 드레인과 접지전원전압(VSS) 사이에 연결되어, 추가전류(IADD)를 선택된 셀(FMC)에 공급하는 제2 전류전원(121)을 포함하여 구성된다.
상기 논리 회로부(130)는 높은 프로그래밍전압(VPPH)에 구동되어 상기 제1 노드(ND101)의 전압을 반전시키는 제1 인버터(INV131)와, 상기 제2 능동 부하부(120)와 제1 노드(ND101) 사이에 연결되고, 상기 제1 인버터(INV131)의 출력이 게이트에 인가되어 제어되는 제1 엔모스 트랜지스터(NM131)와, 소오스에 전원전압(VDD)이, 게이트에 상기 제1 인버터(INV131)의 출력이 인가되는 제1 피모스 트랜지스터(PM131)와, 입력단이 상기 제1 피모스 트랜지스터(PM131)의 드레인에 연결되고, 프로그램 인에이블신호(/PROEN)를 래치 하는 래치부(LAT)와, 그 래치부(LAT)에 의해 래치된 신호를 반전시키는 제2 인버터(INV132)와, 게이트에 상기 제2 인버터(INV132)의 출력이 인가되고, 드레인이 상기 전압 클램핑부(100)의 제1 엔모스 트랜지스터(NM101)의 게이트에 연결되고, 소오스가 접지전원전압(VSS)에 연결된 제2 엔모스 트랜지스터(NM132)와, 게이트에 상기 제2 인버터(INV132)의 출력이 인가되고, 드레인이 상기 전압 클램핑부(100)의 제4 엔모스 트랜지스터(NM104)의 게이트에 연결되고, 소오스가 접지전원전압(VSS)에 연결된 제3 엔모스 트랜지스터(NM133)와, 상기 제2 인버터(INV132)의 출력을 반전시켜 클램프 제어신호(CLAMPEN)를 출력하는 제3 인버터(INV133)를 포함하여 구성된다.
이와 같이 구성된 본 발명 이이피롬(EEPROM) 플래시 메모리를 자동 조회 프로그램 하는 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 선택된 셀(FMC)을 프로그램하기 위해, 제1 능동 부하부(110)에서 선택된 셀(FMC)에 기준전류(IREF)를 공급하고, 제2 능동 부하부(120)에서 추가전류(IADD)를 공급한다.
여기서, 상기 추가전류(IADD)는 최대값(IMAX)을 가지므로, 도 6에 도시된 바와 같이, 선택된 셀(FMC)에 흐르는 셀 전류(ICELL)는 제1 능동 부하부(110)에서 공급되는 기준전류(IREF)와 제2 능동 부하부(120)에서 공급되는 추가전류(IADD)를 더한 값의 최대값인 최대전류(IMAX) 이상의 전류는 흐르지 않게 되어, 셀 전류(ICELL)를 제한 할 수 있다.
또한, 프로그램이 되는 순간, 즉 기준전류(IREF)보다 셀 전류(ICELL)가 작아지는 순간을 감지하기 위해서, 도 6에 도시된 바와 같은 특정 영역(C)이 필요하게 된다. 이것을 위해서 제2 능동 부하부(120)에 인가되는 공급전압(VPPL)을 제1 능동 부하부(110)에 인가되는 공급전압(VPPH)보다 낮게 설정한다. 따라서, 제2 능동 부하부(120)에 인가되는 공급전압(VPPL)과 제1 능동 부하부(110)에 인가되는 공급전압(VPPH)의 차이만큼이 상기 영역(C)이 된다.
여기서, 상기 영역(C)이 넓을수록 프로그램이 되는 시점(D)에서 그래프가 급격히 저전위로 스윙하므로 셀이 프로그램 되는 순간의 센싱 능력은 향상된다.
또한, 상기 논리 회로부(130)의 제1 엔모스 트랜지스터(NM131)는 프로그램이 되는 순간, 제1 인버터(INV131)의 출력에 의해 턴 오프 되어 선택된 셀(FMC)로부터 제2 능동 부하부(120)를 분리시키기 때문에 순간적으로 상기 영역(C)을 최대한 확보할 수 있다.
즉, 셀 전류(ICELL)는 상기 제1, 제2 능동 부하부(110,120)에 의해 공급되는 전류에 의해 구동되면서 프로그램 되는데, 프로그램 되는 초기에 셀 전류(ICELL)는 제2 능동 부하부(120)에 의해 최대전류(IMAX) 이상으로 흐르지 않도록 제한된다.
셀 전류(ICELL)가 기준전류(IREF)와 같거나 작아지는 순간, 도 6에 도시된 바와 같이, 그래프가 급격히 저전위로 움직이며, 이때 논리 회로부(130)는 제2 능동 부하부(120)를 선택된 셀(FMC)로부터 분리시키고, 동시에 전압 클램핑부(100)도 선택된 셀(FMC)로부터 분리시켜 프로그램을 중단시키므로 자동 조회 프로그램을 수행한다.
이와 같이 본 발명 비휘발성 메모리를 자동 조회 프로그램 하는 회로는 자동 조회 프로그램을 수행할 때, 전류를 직접 비교하므로, 셀 전류에 대한 전압의 변화를 구하는 과정이 필요하지 않기 때문에 회로가 단순하게 되어 메모리 칩 구성 효율을 높이고, 자동 조회 프로그램의 정확도가 높아지며, 자동 조회 프로그램을 수행할 때, 최대 전류를 제한 할 수 있기 때문에 메모리 칩 내의 고전압 공급부 등 다른 회로에 스트레스를 적게 주고, 전류소모를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 선택된 셀에 클램핑 제어신호에 의해 클램프 전압을 인가하는 전압 클램핑부와, 상기 선택된 메모리 셀에 상기 전압 클램핑부의 클램프 전압에 의해 기준전류를 공급하는 제1 능동 부하부와, 상기 선택된 메모리 셀을 프로그램할 때, 추가적인 전류를 공급하고, 셀 전류의 최대값을 제한하는 제2 능동 부하부와, 프로그램이 완료되면, 상기 클램핑 제어신호의 출력을 중지하여 상기 전압 클램핑부의 구동을 중지함과 아울러 상기 제1, 제2능동부하부를 상기 선택된 셀에서 분리시키기 위한 논리회로부를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리를 자동 조회 프로그램하는 회로.
  2. 제1 항에 있어서, 상기 전압 클램핑부는 소오스에 높은 프로그래밍 전압이 인가되고, 게이트가 공통 연결된 제1 피모스 트랜지스터 및 게이트가 드레인에 공통 연결된 제2 피모스 트랜지스터와, 게이트가 선택된 셀의 드레인에 연결되고, 드레인이 상기 제1 피모스 트랜지스터의 드레인에 연결된 제1 엔모스 트랜지스터와, 게이트에 클램프 전압이 인가되고, 드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결된 제2 엔모스 트랜지스터와, 게이트에 클램핑 제어신호가 인가되고, 드레인이 상기 제1 엔모스 트랜지스터와 제2 엔모스 트랜지스터의 공통 연결된 소오스에, 소오스가 접지전원전압에 연결된 제3 엔모스 트랜지스터와, 게이트가 상기 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 공통 연결된 드레인에, 드레인이 상기 제1능동부하부의 출력측인 제1 노드에, 소오스가 선택된 셀의 드레인에 연결된 제4 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리를 자동 조회 프로그램하는 회로.
  3. 제1 항에 있어서, 상기 제1 능동 부하부는 기준전류를 발생하는 기준전류전원과, 높은 공급전압에 의해 구동되어 기준전류를 선택된 셀에 공급하는 전류미러를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리를 자동 조회 프로그램하는 회로.
  4. 제1 항에 있어서, 상기 제2 능동 부하부는 추가전류를 발생하는 기준전류전원과, 낮은 공급전압에 의해 구동되어 추가전류를 선택된 셀에 공급하는 전류미러를 포함하여 구성된 것을 특징으로 하는 자동 조회 프로그램하는 장치.
  5. 제1 항에 있어서, 상기 논리회로부는 높은 프로그래밍전압에 구동되어 상기 선택된 셀의 드레인에서의 전압을 반전시키는 제1 인버터와, 그 제1 인버터의 출력에 의해 제어되어 상기 제2 능동 부하부를 선택된 메모리 셀로부터 분리시키는 제1 엔모스 트랜지스터와, 소오스에 전원전압이, 게이트에 상기 제1 인버터의 출력이 인가되는 제1 피모스 트랜지스터와, 입력단이 상기 제1 피모스 트랜지스터의 드레인에 연결되고, 프로그램 인에이블신호를 래치 하는 래치부와, 그 래치부에 의해 래치된 신호를 반전시키는 제2 인버터와, 게이트에 상기 제2 인버터의 출력이 인가되고, 드레인이 상기 전압 클램핑부의 제1 엔모스 트랜지스터의 게이트에 연결되고, 소오스가 접지전원전압에 연결된 제1 엔모스 트랜지스터와, 게이트에 상기 제2 인버터의 출력이 인가되고, 드레인이 상기 전압 클램핑부의 제4 엔모스 트랜지스터의 게이트에 연결되고, 소오스가 접지전원전압에 연결된 제2 엔모스 트랜지스터와, 상기 제2 인버터의 출력을 반전시켜 상기 클램핑 제어신호를 출력하는 제3 인버터를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리를 자동 조회 프로그램하는 회로.
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