JP4353594B2 - 非揮発性メモリを自動照合プログラムする回路 - Google Patents
非揮発性メモリを自動照合プログラムする回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、非揮発性メモリを自動照合プログラムする回路に係るもので、詳しくは、電流を比較する自動照合プログラムとセンシングし、セル電流の最大値を制限して電流消耗を低減し得る非揮発性メモリを自動照合プログラムする回路に関するものである。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭフラッシュメモリのような非揮発性メモリをプログラムする方法としては、プログラムと照合とを順次反復する方法と、完全にプログラムされるまで長いプログラムパルスを継続印加して、プログラムされる瞬間、全てのプログラム状態を除去する自動照合プログラム（auto verify programまたはsimultaneously programming and verify）方法と、があり、特に、後者の自動照合プログラム方法の場合は、メモリの電流変化を観察し、所定電流値に到達すると、所望の状態までメモリがプログラムされたと判断するようになっていた。
【０００３】
そして、このような従来の非揮発性メモリを自動照合プログラムする回路の１例においては、図３に示したように、選択されたセルＦＭＣに連結されて負荷として機能する負荷部１と、前記選択されたセルＦＭＣのドレインにクランプ電圧ＶＣＬＡＭＰを印加する電圧クランピング部２と、第１ノードＮＤ１の電圧を基準電圧ＶＲＥＦと比較してプログラムイネーブル信号ＰＲＯＥＮを出力する比較部３と、を包含して構成されていた。
【０００４】
且つ、前記負荷部１においては、ソ−スにプログラミング電圧ＶＰＰが印加され、ゲート及びドレインが共通連結されて前記選択されたセルのドレインに連結されたＰＭＯＳトランジスタＰＭＤにより構成されていた。
【０００５】
また、前記電圧クランピング部２においては、ソースにプログラミング電圧ＶＰＰが印加される第１ＰＭＯＳトランジスタＰＭ１と、ソースにプログラミング電圧ＶＰＰが印加され、ゲート及びドレインが共通連結される第２ＰＭＯＳトランジスタＰＭ２と、前記選択されたセルＦＭＣのドレインにゲートが連結され、ドレインが前記第１ＰＭＯＳトランジスタＰＭ１のドレインに連結された第１ＮＭＯＳトランジスタＮＭ１と、クランプ電圧ＶＣＬＡＭＰがゲートに印加され、ドレインが前記第２ＰＭＯＳトランジスタＰＭ２のドレインに連結された第２ＮＭＯＳトランジスタＮＭ２と、クランピング制御信号ＣＬＡＭＰＥＮがゲートに印加され、ドレインが前記第１ＮＭＯＳトランジスタＮＭ１及び第２ＮＭＯＳトランジスタＮＭ２の共通連結されたソースに連結され、ソースが接地電圧ＶＳＳに連結された第３ＮＭＯＳトランジスタＮＭ３と、前記第１ＰＭＯＳトランジスタＰＭ１及び第１ＮＭＯＳトランジスタＮＭ１の共通連結されたドレインにゲートが連結され、ドレインが第１ノードＮＤ１に連結され、ソースが前記選択されたセルＦＭＣのドレインに連結された第４ＮＭＯＳトランジスタＮＭ４と、を包含して構成されていた。ここで、前記第１ＰＭＯＳトランジスタＰＭ１及び第２ＰＭＯＳトランジスタＰＭ２のゲートは共通連結されていた。
【０００６】
更に、前記比較部３においては、第１入力端には前記第１ノードＮＤ１の電圧が印加され、第２入力端には基準電圧ＶＲＥＦが印加される差動増幅器により構成されていた。
【０００７】
以下、このように構成された従来１例の非揮発性メモリを自動照合プログラムする回路の動作に対し、図面を用いて説明する。
【０００８】
選択されたセルをプログラムするとき、先ず、図４に示した複数のしきい電圧変化曲線のように、ダイオード連結されたＰＭＯＳトランジスタＰＭＤにより生成される負荷に従って高電位に変化する第１ノードＮＤ１の電圧の変化と基準電圧ＶＲＥＦとを比較部３を構成する差動増幅器により比較する。
【０００９】
次いで、前記比較部３は、前記第１ノードＮＤ１の電圧が基準電圧ＶＲＥＦより高くなると、図４に示した時点（Ａ）にて、プログラムイネーブル信号ＰＲＯＥＮを出力し、該プログラムイネーブル信号ＰＲＯＥＮは論理回路（図示せず）によりクランピング制御信号ＣＬＡＭＰＥＮとして出力されて、前記電圧クランピング部２の第３ＮＭＯＳトランジスタＮＭ３のゲートに印加されるので、プログラムが終了される。
【００１０】
即ち、前記電圧クランピング部２は、前記選択されたセルＦＭＣにクランプ電圧ＶＣＬＡＭＰを印加せず、該選択されたセルＦＭＣに対するプログラムを終了させる。
【００１１】
一方、従来の非揮発性メモリを自動照合プログラムする回路の他の例においては、図５に示したように、選択されたセルＦＭＣに基準電流ＩＲＥＦを供給する第１電流供給部１０と、前記選択されたセルＦＭＣに追加電流ＩＡＤＤを供給する第２電流供給部２０と、プログラムが終了すると、前記第１電流供給部１０及び第２電流供給部２０を前記選択されたセルＦＭＣから分離させるための論理回路部３０と、を包含して構成されていた。
【００１２】
そして、前記第１電流供給部１０においては、プログラミング電圧ＶＰＰがソースに印加され、ドレインが前記選択されたセルＦＭＣのドレインに連結される第１ＰＭＯＳトランジスタＰＭ１１と、プログラミング電圧ＶＰＰがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１２と、前記第２ＰＭＯＳトランジスタＰＭ１２のドレインにドレインが連結され、ゲートがドレインに共通連結され、ソースが接地電圧ＶＳＳに連結される第１ＮＭＯＳトランジスタＮＭ１１と、を包含して構成されていた。ここで、前記第１ＰＭＯＳトランジスタＰＭ１１及び第２ＰＭＯＳトランジスタＰＭ１２のゲートは共通連結されていた。
【００１３】
且つ、前記第２電流供給部２０においては、プログラミング電圧ＶＰＰがドレインに印加され、ソースが前記選択されたセルＦＭＣのドレインに連結され、ゲートにクランピング制御信号ＣＬＡＭＰＥＮが印加されるＮＭＯＳトランジスタＮＭ２１により構成されていた。
【００１４】
また、前記論理回路部３０においては、プログラミング電圧ＶＰＰと接地電圧ＶＳＳ間に直列連結され、前記選択されたセルＦＭＣのドレインにゲートが連結されるＰＭＯＳトランジスタＰＭ３１と、ゲートが前記第１電流供給部１０のＮＭＯＳトランジスタＮＭ１１のゲートに連結されるＮＭＯＳトランジスタＮＭ３１と、により構成され、前記ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３１の共通連結されたドレインが前記第２電流供給部２０のＮＭＯＳトランジスタＮＭ２１のゲートに連結されていた。
【００１５】
以下、このように構成された従来の非揮発性メモリを自動照合プログラムする回路の図５に示す例の動作に対し、図面を用いて説明する。
【００１６】
先ず、第１電流供給部１０が基準電流ＩＲＥＦを選択されたセルＦＭＣに供給し、第２電流供給部２０が追加電流ＩＡＤＤを前記選択されたセルＦＭＣに供給して、自動照合プログラムを開始する。
【００１７】
次いで、図６に示したように、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦと同等になる時点Ｂで、前記選択されたセルＦＭＣのドレインの電圧が急激に低電位に低下してから再び高電位に変化した後、論理回路部３０により前記第２電流供給部２０のＮＭＯＳトランジスタＮＭ２１がターンオフされて、プログラムが終了するようになっていた。
【００１８】
即ち、図５に示す例の非揮発性メモリを自動照合プログラムする回路においては、基準電流ＩＲＥＦとセル電流ＩＣＥＬＬとが同等になる瞬間を別途の比較器を使用せずに比較して、プログラムされる瞬間を感知するようになっていた。
【００１９】
【発明が解決しようとする課題】
然るに、このように構成された従来の非揮発性メモリを自動照合プログラムする回路においては、前記の従来例の場合、メモリの電流を電圧比較器により比較するとき電流及び電圧に対する写像（mapping）を使用するので、直接的な電流の比較が困難であるという不都合な点があった。
【００２０】
且つ、メモリがプログラムされる過程で流れる電流の大きさは、１回にプログラムできるメモリの個数を決定する要素となり、前記電流が大きくなるほど、メモリチップ内の高電圧供給部及びセンスアンプなどの他の回路に直接的に負担を与えるという不都合な点があった。
【００２１】
また、従来非揮発性メモリを自動照合プログラムする回路の他の例の場合は、セル電流の最大値を制限することができないため、回路にストレスを与え、電流消耗が多くなるという不都合な点があった。
【００２２】
本発明は、このような従来の課題に鑑みてなされたもので、セル電流の最大値を制限し、回路に与えられるストレスを低減して、安定的で電流消耗を低減し得る非揮発性メモリを自動照合プログラムする回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記のような目的を達成するため、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、選択されたセルのドレインにクランプ電圧を印加する電圧クランピング部と、選択されたメモリに基準電流を供給する第１能動負荷部と、選択されたセルをプログラムする際、追加電流を供給し、セル電流の最大値を制限する第２能動負荷部と、選択されたセルの電流変化を観察し、所定電流値に到達してプログラムが終了すると、選択されたセルから前記各部を分離させる論理回路部と、を包含し、第２能動負荷部に印加される供給電圧のレベルは、第１能動負荷部に印加される供給電圧のレベルより低くなっている。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本発明に係る非揮発性メモリを自動照合プログラムする回路においては、図１に示したように、選択されたセルにクランプ電圧ＶＣＬＡＭＰを印加する電圧クランピング部１００と、前記選択されたセルＦＭＣのしきい電圧に該当する基準電流ＩＲＥＦを供給する第１能動負荷部１１０と、前記選択されたセルＦＭＣをプログラムするとき、追加電流ＩＡＤＤを供給する第２能動負荷部１２０と、プログラムが終了すると、前記選択されたセルＦＭＣから前記各部を分離させる論理回路部１３０と、を包含して構成されている。
【００２５】
そして、前記電圧クランピング部１００においては、高いプログラミング電圧ＶＰＰＨがソースに印加される第１ＰＭＯＳトランジスタＰＭ１０１と、高いプログラミング電圧ＶＰＰＨがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１０２と、前記選択されたセルＦＭＣのドレインにゲートが連結され、ドレインが前記第１ＰＭＯＳトランジスタＰＭ１０１のドレインに連結される第１ＮＭＯＳトランジスタＮＭ１０１と、クランプ電圧ＶＣＬＡＭＰがゲートに印加され、ドレインが前記第２ＰＭＯＳトランジスタＰＭ１０２のドレインに連結される第２ＮＭＯＳトランジスタＮＭ１０２と、クランピング制御信号ＣＬＡＭＰＥＮがゲートに印加され、ドレインが前記第１ＮＭＯＳトランジスタＮＭ１０１及び第２ＮＭＯＳトランジスタＮＭ１０２の共通連結されたソースに連結され、ソースが接地電圧ＶＳＳに連結される第３ＮＭＯＳトランジスタＮＭ１０３と、前記第１ＰＭＯＳトランジスタＰＭ１０１及び第１ＮＭＯＳトランジスタＮＭ１０１の共通連結されたドレインにゲートが連結され、ドレインが第１ノードＮＤ１０１に連結され、ソースが前記選択されたセルＦＭＣのドレインに連結される第４ＮＭＯＳトランジスタＮＭ１０４と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１０１及び第２ＰＭＯＳトランジスタＰＭ１０２のゲートは共通連結されている。
【００２６】
且つ、前記第１能動負荷部１１０においては、高いプログラミング電圧ＶＰＰＨがソースに印加される第１ＰＭＯＳトランジスタＰＭ１１１と、高いプログラミング電圧ＶＰＰＨがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１１２と、により構成された第１電流ミラーＭＩＲＲ１と、前記第２ＰＭＯＳトランジスタＰＭ１１２のドレインと接地電圧ＶＳＳ間に連結され、基準電流ＩＲＥＦを前記選択されたセルＦＭＣに供給する第１電流電源１１１と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１１１及び第２ＰＭＯＳトランジスタＰＭ１１２のゲートは共通連結されている。
【００２７】
また、前記第２能動負荷部１２０においては、低いプログラミング電圧ＶＰＰＬがソースに印加される第１ＰＭＯＳトランジスタＰＭ１２１と、低いプログラミング電圧ＶＰＰＬがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１２２と、により構成された第２電流ミラーＭＩＲＲ２と、前記第２ＰＭＯＳトランジスタＰＭ１２２のドレインと接地電圧ＶＳＳ間に連結され、追加電流ＩＡＤＤを前記選択されたセルＦＭＣに供給する第２電流電源１２１と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１２１及び第２ＰＭＯＳトランジスタＰＭ１２２のゲートは共通連結されている。
【００２８】
更に、前記論理回路部１３０においては、高いプログラミング電圧ＶＰＰＨにより駆動され、前記第１ノードＮＤ１０１の電圧を反転させる第１インバータＩＮＶ１３１と、前記第２能動負荷部１２０と第１ノードＮＤ１０１間に連結され、前記第１インバータＩＮＶ１３１の出力がゲートに印加されて制御される第１ＮＭＯＳトランジスタＮＭ１３１と、電源電圧ＶＤＤがソースに印加され、前記第１インバータＩＮＶ１３１の出力がゲートに印加される第１ＰＭＯＳトランジスタＰＭ１３１と、該第１ＰＭＯＳトランジスタＰＭ１３１のドレインが入力端に連結され、プログラムイネーブル信号（／ＰＲＯＥＮ）をラッチするラッチ部ＬＡＴと、該ラッチ部ＬＡＴによりラッチされた信号を反転させる第２インバータＩＮＶ１３２と、該第２インバータＩＮＶ１３２の出力がゲートに印加され、ドレインが前記電圧クランピング部１００の第１ＮＭＯＳトランジスタＮＭ１０１のゲートに連結され、ソースが接地電圧ＶＳＳに連結される第２ＮＭＯＳトランジスタＮＭ１３２と、前記第２インバータＩＮＶ１３２の出力がゲートに印加され、ドレインが前記電圧クランピング部１００の第４ＮＭＯＳトランジスタＮＭ１０４のゲートに連結され、ソースが接地電圧ＶＳＳに連結された第３ＮＭＯＳトランジスタＮＭ１３３と、前記第２インバータＩＮＶ１３２の出力を反転させてクランプ制御信号ＣＬＡＭＰＥＮを出力する第３インバータＩＮＶ１３３と、を包含して構成されている。
【００２９】
尚、本発明では非揮発性メモリの１例としてＥＥＰＲＯＭフラッシュメモリを用いている。
【００３０】
以下、このように構成される本発明に係る非揮発性メモリを自動照合プログラムする回路の動作に対し、図面を用いて説明する。
【００３１】
先ず、選択されたセルＦＭＣをプログラムするために、図１の第１能動負荷部１００は選択されたセルＦＭＣに基準電流ＩＲＥＦ（１１１）を供給し、第２能動負荷部１２０は該選択されたセルＦＭＣに追加電流ＩＡＤＤ（１２１）を供給する。
【００３２】
ここで、前記追加電流ＩＡＤＤは最大値ＩＭＡＸを有するため、図２に示したように、前記選択されたセルＦＭＣに流れるセル電流ＩＣＥＬＬは前記第１能動負荷部１００から供給される基準電流ＩＲＥＦと前記第２能動負荷部１２０から供給される追加電流ＩＡＤＤとの加算値の最大値である最大電流ＩＭＡＸ以上の電流は流れなくなって、セル電流ＩＣＥＬＬを制限することができる。
【００３３】
且つ、プログラムされる瞬間である基準電流ＩＲＥＦよりもセル電流ＩＣＥＬＬが小さくなる瞬間を感知するためには、図２に示したような特定領域（Ｃ）が必要になる。そのために、前記第２能動負荷部１２０に印加される供給電圧ＶＰＰＬを前記第１能動負荷部１１０に印加される供給電圧ＶＰＰＨよりも低く設定すると、前記第２能動負荷部１２０に印加される供給電圧ＶＰＰＬと前記第１能動負荷部１１０に印加される供給電圧ＶＰＰＨとの差が前記特定領域（Ｃ）となる。
【００３４】
ここで、前記領域（Ｃ）が広くなるほど、プログラムされる時点（Ｄ）でグラフが急激に低電位にスイングするので、セルがプログラムされる瞬間のセンシング能力は向上される。
【００３５】
また、プログラムされる瞬間、前記論理回路部１３０の第１ＮＭＯＳトランジスタＮＭ１３１は第１インバータＩＮＶ１３１の出力によりターンオフされて前記選択されたセルＦＭＣから前記第２能動負荷部１２０を分離させるので、瞬間的に前記領域（Ｃ）を最大限に確保することができる。
【００３６】
即ち、セル電流ＩＣＥＬＬは前記第１、第２能動負荷部１１０、１２０により供給される電流により駆動されてプログラムされるが、プログラムの初期、前記第２能動負荷部１２０によりセル電流ＩＣＥＬＬは最大電流ＩＭＡＸ以上には流れないように制限される。
【００３７】
次いで、図２に示したように、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦと同等または小さくなる瞬間、グラフが急激に低電位に変化し、このとき、前記論理回路部１３０は前記第２能動負荷部１２０を前記選択されたセルＦＭＣから分離させると同時に、前記電圧クランピング部１００も前記選択されたセルＦＭＣから分離させてプログラムを中断させるので、自動照合プログラムが終了される。
【００３８】
【発明の効果】
以上説明したように、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、自動照合プログラムを行うとき、電流を直接比較して、セル電流に対する電圧の変化を求める過程を省略させ、回路の構成を単純化してメモりチップの効率を高め、自動照合プログラムの正確度を向上し得るという効果がある。
【００３９】
且つ、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、自動照合プログラムを行うとき最大電流を制限することができるため、メモリチップ内の高電圧供給部及び他の回路にストレスを与えず、電流消耗を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非揮発性メモリを自動照合プログラムする回路を示した回路図である。
【図２】本発明に係るセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【図３】従来の非揮発性メモリを自動照合プログラムする回路の１例を示した回路図である。
【図４】図３に示した従来例のセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【図５】従来の非揮発性メモリを自動照合プログラムする回路の他の例を示した回路図である。
【図６】図５に示した従来他の例のセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【符号の説明】
１００：電圧クランピング部
１１０：第１能動負荷部
１１１：第１電流電源
１２０：第２能動負荷部
１２１：第２電流電源
１３０：論理回路部
ＰＭ１０１、ＰＭ１０２、ＰＭ１１１、ＰＭ１１２、ＰＭ１２１、ＰＭ１２２、ＰＭ１３１：ＰＭＯＳトランジスタ
ＮＭ１０１〜ＮＭ１０４、ＮＭ１３１〜ＮＭ１３３：ＮＭＯＳトランジスタ
ＩＮＶ１３１〜ＩＮＶ１３３：インバータ
ＬＡＴ：ラッチ
ＦＭＣ：ＥＥＰＲＯＭフラッシュメモリ
ＮＤ１０１：ノード
ＭＩＲＲ１、ＭＩＲＲ２：電流ミラー（current mirror）
【発明の属する技術分野】
本発明は、非揮発性メモリを自動照合プログラムする回路に係るもので、詳しくは、電流を比較する自動照合プログラムとセンシングし、セル電流の最大値を制限して電流消耗を低減し得る非揮発性メモリを自動照合プログラムする回路に関するものである。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭフラッシュメモリのような非揮発性メモリをプログラムする方法としては、プログラムと照合とを順次反復する方法と、完全にプログラムされるまで長いプログラムパルスを継続印加して、プログラムされる瞬間、全てのプログラム状態を除去する自動照合プログラム（auto verify programまたはsimultaneously programming and verify）方法と、があり、特に、後者の自動照合プログラム方法の場合は、メモリの電流変化を観察し、所定電流値に到達すると、所望の状態までメモリがプログラムされたと判断するようになっていた。
【０００３】
そして、このような従来の非揮発性メモリを自動照合プログラムする回路の１例においては、図３に示したように、選択されたセルＦＭＣに連結されて負荷として機能する負荷部１と、前記選択されたセルＦＭＣのドレインにクランプ電圧ＶＣＬＡＭＰを印加する電圧クランピング部２と、第１ノードＮＤ１の電圧を基準電圧ＶＲＥＦと比較してプログラムイネーブル信号ＰＲＯＥＮを出力する比較部３と、を包含して構成されていた。
【０００４】
且つ、前記負荷部１においては、ソ−スにプログラミング電圧ＶＰＰが印加され、ゲート及びドレインが共通連結されて前記選択されたセルのドレインに連結されたＰＭＯＳトランジスタＰＭＤにより構成されていた。
【０００５】
また、前記電圧クランピング部２においては、ソースにプログラミング電圧ＶＰＰが印加される第１ＰＭＯＳトランジスタＰＭ１と、ソースにプログラミング電圧ＶＰＰが印加され、ゲート及びドレインが共通連結される第２ＰＭＯＳトランジスタＰＭ２と、前記選択されたセルＦＭＣのドレインにゲートが連結され、ドレインが前記第１ＰＭＯＳトランジスタＰＭ１のドレインに連結された第１ＮＭＯＳトランジスタＮＭ１と、クランプ電圧ＶＣＬＡＭＰがゲートに印加され、ドレインが前記第２ＰＭＯＳトランジスタＰＭ２のドレインに連結された第２ＮＭＯＳトランジスタＮＭ２と、クランピング制御信号ＣＬＡＭＰＥＮがゲートに印加され、ドレインが前記第１ＮＭＯＳトランジスタＮＭ１及び第２ＮＭＯＳトランジスタＮＭ２の共通連結されたソースに連結され、ソースが接地電圧ＶＳＳに連結された第３ＮＭＯＳトランジスタＮＭ３と、前記第１ＰＭＯＳトランジスタＰＭ１及び第１ＮＭＯＳトランジスタＮＭ１の共通連結されたドレインにゲートが連結され、ドレインが第１ノードＮＤ１に連結され、ソースが前記選択されたセルＦＭＣのドレインに連結された第４ＮＭＯＳトランジスタＮＭ４と、を包含して構成されていた。ここで、前記第１ＰＭＯＳトランジスタＰＭ１及び第２ＰＭＯＳトランジスタＰＭ２のゲートは共通連結されていた。
【０００６】
更に、前記比較部３においては、第１入力端には前記第１ノードＮＤ１の電圧が印加され、第２入力端には基準電圧ＶＲＥＦが印加される差動増幅器により構成されていた。
【０００７】
以下、このように構成された従来１例の非揮発性メモリを自動照合プログラムする回路の動作に対し、図面を用いて説明する。
【０００８】
選択されたセルをプログラムするとき、先ず、図４に示した複数のしきい電圧変化曲線のように、ダイオード連結されたＰＭＯＳトランジスタＰＭＤにより生成される負荷に従って高電位に変化する第１ノードＮＤ１の電圧の変化と基準電圧ＶＲＥＦとを比較部３を構成する差動増幅器により比較する。
【０００９】
次いで、前記比較部３は、前記第１ノードＮＤ１の電圧が基準電圧ＶＲＥＦより高くなると、図４に示した時点（Ａ）にて、プログラムイネーブル信号ＰＲＯＥＮを出力し、該プログラムイネーブル信号ＰＲＯＥＮは論理回路（図示せず）によりクランピング制御信号ＣＬＡＭＰＥＮとして出力されて、前記電圧クランピング部２の第３ＮＭＯＳトランジスタＮＭ３のゲートに印加されるので、プログラムが終了される。
【００１０】
即ち、前記電圧クランピング部２は、前記選択されたセルＦＭＣにクランプ電圧ＶＣＬＡＭＰを印加せず、該選択されたセルＦＭＣに対するプログラムを終了させる。
【００１１】
一方、従来の非揮発性メモリを自動照合プログラムする回路の他の例においては、図５に示したように、選択されたセルＦＭＣに基準電流ＩＲＥＦを供給する第１電流供給部１０と、前記選択されたセルＦＭＣに追加電流ＩＡＤＤを供給する第２電流供給部２０と、プログラムが終了すると、前記第１電流供給部１０及び第２電流供給部２０を前記選択されたセルＦＭＣから分離させるための論理回路部３０と、を包含して構成されていた。
【００１２】
そして、前記第１電流供給部１０においては、プログラミング電圧ＶＰＰがソースに印加され、ドレインが前記選択されたセルＦＭＣのドレインに連結される第１ＰＭＯＳトランジスタＰＭ１１と、プログラミング電圧ＶＰＰがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１２と、前記第２ＰＭＯＳトランジスタＰＭ１２のドレインにドレインが連結され、ゲートがドレインに共通連結され、ソースが接地電圧ＶＳＳに連結される第１ＮＭＯＳトランジスタＮＭ１１と、を包含して構成されていた。ここで、前記第１ＰＭＯＳトランジスタＰＭ１１及び第２ＰＭＯＳトランジスタＰＭ１２のゲートは共通連結されていた。
【００１３】
且つ、前記第２電流供給部２０においては、プログラミング電圧ＶＰＰがドレインに印加され、ソースが前記選択されたセルＦＭＣのドレインに連結され、ゲートにクランピング制御信号ＣＬＡＭＰＥＮが印加されるＮＭＯＳトランジスタＮＭ２１により構成されていた。
【００１４】
また、前記論理回路部３０においては、プログラミング電圧ＶＰＰと接地電圧ＶＳＳ間に直列連結され、前記選択されたセルＦＭＣのドレインにゲートが連結されるＰＭＯＳトランジスタＰＭ３１と、ゲートが前記第１電流供給部１０のＮＭＯＳトランジスタＮＭ１１のゲートに連結されるＮＭＯＳトランジスタＮＭ３１と、により構成され、前記ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３１の共通連結されたドレインが前記第２電流供給部２０のＮＭＯＳトランジスタＮＭ２１のゲートに連結されていた。
【００１５】
以下、このように構成された従来の非揮発性メモリを自動照合プログラムする回路の図５に示す例の動作に対し、図面を用いて説明する。
【００１６】
先ず、第１電流供給部１０が基準電流ＩＲＥＦを選択されたセルＦＭＣに供給し、第２電流供給部２０が追加電流ＩＡＤＤを前記選択されたセルＦＭＣに供給して、自動照合プログラムを開始する。
【００１７】
次いで、図６に示したように、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦと同等になる時点Ｂで、前記選択されたセルＦＭＣのドレインの電圧が急激に低電位に低下してから再び高電位に変化した後、論理回路部３０により前記第２電流供給部２０のＮＭＯＳトランジスタＮＭ２１がターンオフされて、プログラムが終了するようになっていた。
【００１８】
即ち、図５に示す例の非揮発性メモリを自動照合プログラムする回路においては、基準電流ＩＲＥＦとセル電流ＩＣＥＬＬとが同等になる瞬間を別途の比較器を使用せずに比較して、プログラムされる瞬間を感知するようになっていた。
【００１９】
【発明が解決しようとする課題】
然るに、このように構成された従来の非揮発性メモリを自動照合プログラムする回路においては、前記の従来例の場合、メモリの電流を電圧比較器により比較するとき電流及び電圧に対する写像（mapping）を使用するので、直接的な電流の比較が困難であるという不都合な点があった。
【００２０】
且つ、メモリがプログラムされる過程で流れる電流の大きさは、１回にプログラムできるメモリの個数を決定する要素となり、前記電流が大きくなるほど、メモリチップ内の高電圧供給部及びセンスアンプなどの他の回路に直接的に負担を与えるという不都合な点があった。
【００２１】
また、従来非揮発性メモリを自動照合プログラムする回路の他の例の場合は、セル電流の最大値を制限することができないため、回路にストレスを与え、電流消耗が多くなるという不都合な点があった。
【００２２】
本発明は、このような従来の課題に鑑みてなされたもので、セル電流の最大値を制限し、回路に与えられるストレスを低減して、安定的で電流消耗を低減し得る非揮発性メモリを自動照合プログラムする回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記のような目的を達成するため、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、選択されたセルのドレインにクランプ電圧を印加する電圧クランピング部と、選択されたメモリに基準電流を供給する第１能動負荷部と、選択されたセルをプログラムする際、追加電流を供給し、セル電流の最大値を制限する第２能動負荷部と、選択されたセルの電流変化を観察し、所定電流値に到達してプログラムが終了すると、選択されたセルから前記各部を分離させる論理回路部と、を包含し、第２能動負荷部に印加される供給電圧のレベルは、第１能動負荷部に印加される供給電圧のレベルより低くなっている。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本発明に係る非揮発性メモリを自動照合プログラムする回路においては、図１に示したように、選択されたセルにクランプ電圧ＶＣＬＡＭＰを印加する電圧クランピング部１００と、前記選択されたセルＦＭＣのしきい電圧に該当する基準電流ＩＲＥＦを供給する第１能動負荷部１１０と、前記選択されたセルＦＭＣをプログラムするとき、追加電流ＩＡＤＤを供給する第２能動負荷部１２０と、プログラムが終了すると、前記選択されたセルＦＭＣから前記各部を分離させる論理回路部１３０と、を包含して構成されている。
【００２５】
そして、前記電圧クランピング部１００においては、高いプログラミング電圧ＶＰＰＨがソースに印加される第１ＰＭＯＳトランジスタＰＭ１０１と、高いプログラミング電圧ＶＰＰＨがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１０２と、前記選択されたセルＦＭＣのドレインにゲートが連結され、ドレインが前記第１ＰＭＯＳトランジスタＰＭ１０１のドレインに連結される第１ＮＭＯＳトランジスタＮＭ１０１と、クランプ電圧ＶＣＬＡＭＰがゲートに印加され、ドレインが前記第２ＰＭＯＳトランジスタＰＭ１０２のドレインに連結される第２ＮＭＯＳトランジスタＮＭ１０２と、クランピング制御信号ＣＬＡＭＰＥＮがゲートに印加され、ドレインが前記第１ＮＭＯＳトランジスタＮＭ１０１及び第２ＮＭＯＳトランジスタＮＭ１０２の共通連結されたソースに連結され、ソースが接地電圧ＶＳＳに連結される第３ＮＭＯＳトランジスタＮＭ１０３と、前記第１ＰＭＯＳトランジスタＰＭ１０１及び第１ＮＭＯＳトランジスタＮＭ１０１の共通連結されたドレインにゲートが連結され、ドレインが第１ノードＮＤ１０１に連結され、ソースが前記選択されたセルＦＭＣのドレインに連結される第４ＮＭＯＳトランジスタＮＭ１０４と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１０１及び第２ＰＭＯＳトランジスタＰＭ１０２のゲートは共通連結されている。
【００２６】
且つ、前記第１能動負荷部１１０においては、高いプログラミング電圧ＶＰＰＨがソースに印加される第１ＰＭＯＳトランジスタＰＭ１１１と、高いプログラミング電圧ＶＰＰＨがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１１２と、により構成された第１電流ミラーＭＩＲＲ１と、前記第２ＰＭＯＳトランジスタＰＭ１１２のドレインと接地電圧ＶＳＳ間に連結され、基準電流ＩＲＥＦを前記選択されたセルＦＭＣに供給する第１電流電源１１１と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１１１及び第２ＰＭＯＳトランジスタＰＭ１１２のゲートは共通連結されている。
【００２７】
また、前記第２能動負荷部１２０においては、低いプログラミング電圧ＶＰＰＬがソースに印加される第１ＰＭＯＳトランジスタＰＭ１２１と、低いプログラミング電圧ＶＰＰＬがソースに印加され、ゲートがドレインに共通連結される第２ＰＭＯＳトランジスタＰＭ１２２と、により構成された第２電流ミラーＭＩＲＲ２と、前記第２ＰＭＯＳトランジスタＰＭ１２２のドレインと接地電圧ＶＳＳ間に連結され、追加電流ＩＡＤＤを前記選択されたセルＦＭＣに供給する第２電流電源１２１と、を包含して構成されている。ここで、前記第１ＰＭＯＳトランジスタＰＭ１２１及び第２ＰＭＯＳトランジスタＰＭ１２２のゲートは共通連結されている。
【００２８】
更に、前記論理回路部１３０においては、高いプログラミング電圧ＶＰＰＨにより駆動され、前記第１ノードＮＤ１０１の電圧を反転させる第１インバータＩＮＶ１３１と、前記第２能動負荷部１２０と第１ノードＮＤ１０１間に連結され、前記第１インバータＩＮＶ１３１の出力がゲートに印加されて制御される第１ＮＭＯＳトランジスタＮＭ１３１と、電源電圧ＶＤＤがソースに印加され、前記第１インバータＩＮＶ１３１の出力がゲートに印加される第１ＰＭＯＳトランジスタＰＭ１３１と、該第１ＰＭＯＳトランジスタＰＭ１３１のドレインが入力端に連結され、プログラムイネーブル信号（／ＰＲＯＥＮ）をラッチするラッチ部ＬＡＴと、該ラッチ部ＬＡＴによりラッチされた信号を反転させる第２インバータＩＮＶ１３２と、該第２インバータＩＮＶ１３２の出力がゲートに印加され、ドレインが前記電圧クランピング部１００の第１ＮＭＯＳトランジスタＮＭ１０１のゲートに連結され、ソースが接地電圧ＶＳＳに連結される第２ＮＭＯＳトランジスタＮＭ１３２と、前記第２インバータＩＮＶ１３２の出力がゲートに印加され、ドレインが前記電圧クランピング部１００の第４ＮＭＯＳトランジスタＮＭ１０４のゲートに連結され、ソースが接地電圧ＶＳＳに連結された第３ＮＭＯＳトランジスタＮＭ１３３と、前記第２インバータＩＮＶ１３２の出力を反転させてクランプ制御信号ＣＬＡＭＰＥＮを出力する第３インバータＩＮＶ１３３と、を包含して構成されている。
【００２９】
尚、本発明では非揮発性メモリの１例としてＥＥＰＲＯＭフラッシュメモリを用いている。
【００３０】
以下、このように構成される本発明に係る非揮発性メモリを自動照合プログラムする回路の動作に対し、図面を用いて説明する。
【００３１】
先ず、選択されたセルＦＭＣをプログラムするために、図１の第１能動負荷部１００は選択されたセルＦＭＣに基準電流ＩＲＥＦ（１１１）を供給し、第２能動負荷部１２０は該選択されたセルＦＭＣに追加電流ＩＡＤＤ（１２１）を供給する。
【００３２】
ここで、前記追加電流ＩＡＤＤは最大値ＩＭＡＸを有するため、図２に示したように、前記選択されたセルＦＭＣに流れるセル電流ＩＣＥＬＬは前記第１能動負荷部１００から供給される基準電流ＩＲＥＦと前記第２能動負荷部１２０から供給される追加電流ＩＡＤＤとの加算値の最大値である最大電流ＩＭＡＸ以上の電流は流れなくなって、セル電流ＩＣＥＬＬを制限することができる。
【００３３】
且つ、プログラムされる瞬間である基準電流ＩＲＥＦよりもセル電流ＩＣＥＬＬが小さくなる瞬間を感知するためには、図２に示したような特定領域（Ｃ）が必要になる。そのために、前記第２能動負荷部１２０に印加される供給電圧ＶＰＰＬを前記第１能動負荷部１１０に印加される供給電圧ＶＰＰＨよりも低く設定すると、前記第２能動負荷部１２０に印加される供給電圧ＶＰＰＬと前記第１能動負荷部１１０に印加される供給電圧ＶＰＰＨとの差が前記特定領域（Ｃ）となる。
【００３４】
ここで、前記領域（Ｃ）が広くなるほど、プログラムされる時点（Ｄ）でグラフが急激に低電位にスイングするので、セルがプログラムされる瞬間のセンシング能力は向上される。
【００３５】
また、プログラムされる瞬間、前記論理回路部１３０の第１ＮＭＯＳトランジスタＮＭ１３１は第１インバータＩＮＶ１３１の出力によりターンオフされて前記選択されたセルＦＭＣから前記第２能動負荷部１２０を分離させるので、瞬間的に前記領域（Ｃ）を最大限に確保することができる。
【００３６】
即ち、セル電流ＩＣＥＬＬは前記第１、第２能動負荷部１１０、１２０により供給される電流により駆動されてプログラムされるが、プログラムの初期、前記第２能動負荷部１２０によりセル電流ＩＣＥＬＬは最大電流ＩＭＡＸ以上には流れないように制限される。
【００３７】
次いで、図２に示したように、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦと同等または小さくなる瞬間、グラフが急激に低電位に変化し、このとき、前記論理回路部１３０は前記第２能動負荷部１２０を前記選択されたセルＦＭＣから分離させると同時に、前記電圧クランピング部１００も前記選択されたセルＦＭＣから分離させてプログラムを中断させるので、自動照合プログラムが終了される。
【００３８】
【発明の効果】
以上説明したように、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、自動照合プログラムを行うとき、電流を直接比較して、セル電流に対する電圧の変化を求める過程を省略させ、回路の構成を単純化してメモりチップの効率を高め、自動照合プログラムの正確度を向上し得るという効果がある。
【００３９】
且つ、本発明に係る非揮発性メモリを自動照合プログラムする回路においては、自動照合プログラムを行うとき最大電流を制限することができるため、メモリチップ内の高電圧供給部及び他の回路にストレスを与えず、電流消耗を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非揮発性メモリを自動照合プログラムする回路を示した回路図である。
【図２】本発明に係るセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【図３】従来の非揮発性メモリを自動照合プログラムする回路の１例を示した回路図である。
【図４】図３に示した従来例のセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【図５】従来の非揮発性メモリを自動照合プログラムする回路の他の例を示した回路図である。
【図６】図５に示した従来他の例のセル電流及びプログラミング電圧の特性曲線を示したグラフである。
【符号の説明】
１００：電圧クランピング部
１１０：第１能動負荷部
１１１：第１電流電源
１２０：第２能動負荷部
１２１：第２電流電源
１３０：論理回路部
ＰＭ１０１、ＰＭ１０２、ＰＭ１１１、ＰＭ１１２、ＰＭ１２１、ＰＭ１２２、ＰＭ１３１：ＰＭＯＳトランジスタ
ＮＭ１０１〜ＮＭ１０４、ＮＭ１３１〜ＮＭ１３３：ＮＭＯＳトランジスタ
ＩＮＶ１３１〜ＩＮＶ１３３：インバータ
ＬＡＴ：ラッチ
ＦＭＣ：ＥＥＰＲＯＭフラッシュメモリ
ＮＤ１０１：ノード
ＭＩＲＲ１、ＭＩＲＲ２：電流ミラー（current mirror）
Claims (5)
- 選択されたセルのドレインにクランプ電圧ＶＣＬＡＭＰを印加する電圧クランピング部と、
前記選択されたセルに基準電流ＩＲＥＦを供給する第１能動負荷部と、
前記選択されたセルをプログラムするとき、追加電流ＩＡＤＤを供給し、セル電流ＩＣＥＬＬの最大値ＩＭＡＸを制限する第２能動負荷部と、
前記選択されたセルの電流変化を観察し、所定電流値に到達してプログラミングが終了すると、前記選択されたセルから前記各部を分離させる論理回路部と、
を包含し、
前記第２能動負荷部に印加される供給電圧のレベルは、前記第１能動負荷部に印加される供給電圧のレベルより低い
ことを特徴とする非揮発性メモリを自動照合プログラムする回路。 - 前記電圧クランピング部は、
高いプログラミング電圧ＶＰＰＨがそれぞれのソースに印加され、それぞれのゲートが共通連結される第１ＰＭＯＳトランジスタ及びゲートが更にドレインに共通連結される第２ＰＭＯＳトランジスタと、
選択されたセル（ＦＭＣ）のドレインにゲートが連結され、ドレインが前記第１ＰＭＯＳトランジスタのドレインに連結される第１ＮＭＯＳトランジスタと、
クランプ電圧ＶＣＬＡＭＰがゲートに印加され、ドレインが前記第２ＰＭＯＳトランジスタのドレインに連結される第２ＮＭＯＳトランジスタと、
クランピング制御信号ＣＬＡＭＰＥＮがゲートに印加され、ドレインが前記第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタの共通連結されたソースに連結され、ソースが接地電圧に連結される第３ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの共通連結されたドレインにゲートが連結され、ドレインが前記第１ＮＭＯＳトランジスタのゲートに連結され、ソースが前記選択されたセルのドレインに連結される第４ＮＭＯＳトランジスタと、を包含して構成されたことを特徴とする請求項１記載の非揮発性メモリを自動照合プログラムする回路。 - 前記第１能動負荷部は、
基準電流ＩＲＥＦを発生する基準電流電源と、
高い供給電圧ＶＰＰＨにより駆動され、基準電流ＩＲＥＦを前記選択されたセルに供給する電流ミラーと、を包含して構成されたことを特徴とする請求項１記載の非揮発性メモリを自動照合プログラムする回路。 - 前記第２能動負荷部は、
追加電流ＩＡＤＤを発生する追加電流電源と、
低い供給電圧ＶＰＰＬにより駆動され、追加電流ＩＡＤＤを前記選択されたセルに供給する電流ミラーと、を包含して構成されたことを特徴とする請求項１記載の非揮発性メモリを自動照合プログラムする回路。 - 前記論理回路部は、
高いプログラミング電圧ＶＰＰＨにより駆動され、前記選択されたセルのドレインから出力された電圧を反転させる第１インバータと、
該第１インバータの出力により制御され、前記第２能動負荷部を前記選択されたセルから分離させる第１ＮＭＯＳトランジスタと、
電源電圧ＶＤＤがソースに印加され、前記第１インバータの出力がゲートに印加される第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタのドレインが入力端に連結され、プログラムイネーブル信号（／ＰＲＯＥＮ）をラッチするラッチ部と、
該ラッチ部によりラッチされた信号を反転させる第２インバータと、
該第２インバータの出力がゲートに印加され、ドレインが前記電圧クランピング部の第１ＮＭＯＳトランジスタのゲートに連結され、ソースが接地電圧ＶＳＳに連結される第２ＮＭＯＳトランジスタと、
前記第２インバータの出力がゲートに印加され、ドレインが前記電圧クランピング部の第４ＮＭＯＳトランジスタのゲートに連結され、ソースが接地電圧ＶＳＳに連結される第３ＮＭＯＳトランジスタと、
前記第２インバータの出力を反転させてクランピング制御信号ＣＬＡＭＰＥＮを出力する第３インバータと、を包含して構成されたことを特徴とする請求項１記載の非揮発性メモリを自動照合プログラムする回路。
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