JPH07176698A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07176698A
JPH07176698A JP34415293A JP34415293A JPH07176698A JP H07176698 A JPH07176698 A JP H07176698A JP 34415293 A JP34415293 A JP 34415293A JP 34415293 A JP34415293 A JP 34415293A JP H07176698 A JPH07176698 A JP H07176698A
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昌次 久保埜
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Abstract

(57)【要約】 【目的】 高精度で効率よく複数種類の内部電圧を形成
することができる電源回路を備えた半導体集積回路装置
を提供する。 【構成】 所望の内部電圧により高くされた昇圧電圧を
形成するチャージポンプ回路と、基準電圧に基づいて複
数種類の分圧電圧を形成する分圧回路と、上記チャージ
ポンプ回路の出力電圧が上記分圧電圧のうち特定の電圧
をn倍にした電圧と、所定の分圧電圧とを加算されてな
る所望の内部電圧となるように上記チャージポンプ回路
を間欠的に動作させる制御回路を設ける。 【効果】 基準電圧をn倍にした電圧と、それを分圧し
て形成されてなる微調整用の電圧とを組み合わせるもの
であるから、安定した任意の電圧を効率よく形成するこ
とができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、複数種類の内部電圧を持つ一括消去型不揮発性
記憶装置(フラッシュEEPROM;エレクトリカリ・
イレーザブル&プログラマブル・リード・オンリー・メ
モリ)のような半導体集積回路装置に利用して有効な技
術に関するものである。
【0002】
【従来の技術】電気的一括消去型EEPROMは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型EEPR
OMに関しては、例えば、1980年のアイ・イー・イ
ー・イー、インターナショナル、ソリッド−ステート
サーキッツ コンファレンス(IEEE INTERNATIONAL SOL
ID-STATE CIRCUITS CONFERENCE) の頁152 〜153、19
87年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステート サーキッツ コンファレンス
(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENC
E)の頁76〜77、アイ・イー・イー・イー・ジャーナル
オブ ソリッドステート サーキッツ,第23巻第5号
(1988年)第1157頁から第1163頁(IEEE,J.
Solid-State Cicuits, vol.23(1988) pp.1157-1163)に
記載されている。
【0003】
【発明が解決しようとする課題】本願出願人において
は、コントロールゲートとフローティングゲートとを備
えた記憶トランジスタとして書込み動作もトンネル電流
により行うようにするとともに、従来とは逆にフローテ
ィングゲートに電荷を注入することにより、しきい値電
圧をワード線の選択レベルより高くなるようにして消去
動作を行う記憶トランジスタを開発した。この構成にお
いて、記憶トランジスタに対する消去動作は、そのしき
い値電圧がワード線の選択レベルに対して高くされるも
のであるから、従来のようにフローティンクゲートの電
荷を基板側に引き抜いてしきい値電圧を低くする記憶ト
ランジスタのように、過消去によってディプレッション
モードとされてワード線が非選択レベルであるにもかか
わずオン状態にされてしまうこうことによって他のメモ
リセルを読み出し不能にしてしまうことがない。
【0004】しかしながら、トンネル電流によって書込
み動作を行うものでは、読み出し動作によってトンネル
電流が発生して誤消去がされてしまうことの無いよう
に、読み出し時に記憶トランジスタのドレインに与えら
れる電圧を極力低くする必要がある等のように動作電圧
の設定を高精度にする必要がある。そのため、半導体集
積回路に多種類の電圧を形成する回路が必要となった。
【0005】この発明の目的は、高精度で効率よく複数
種類の内部電圧を形成することができる電源回路を備え
た半導体集積回路装置を提供することにある。
【0006】この発明の他の目的は、効率のよい書込み
と消去が可能な一括消去型不揮発性記憶回路を備えた半
導体集積回路装置を提供することにある。
【0007】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、所望の内部電圧により高く
された昇圧電圧を形成するチャージポンプ回路と、基準
電圧に基づいて複数種類の分圧電圧を形成する分圧回路
と、上記チャージポンプ回路の出力電圧が上記分圧電圧
のうち特定の電圧をn倍にした電圧と、所定の分圧電圧
とを加算されてなる所望の内部電圧となるように上記チ
ャージポンプ回路を間欠的に動作させる制御回路を設け
る。
【0009】
【作用】上記した手段によれば、基準電圧をn倍にした
電圧と、それを分圧して形成されてなる微調整用の電圧
とを組み合わせるものであるから、安定した任意の電圧
を効率よく形成することができる。
【0010】
【実施例】図19には、この発明に係る一括消去型不揮
発性記憶装置の一実施例の概略ブロック図が示されてい
る。発明の理解を容易にするために、メモリアレイMA
Rの部分については、複数のメモリセルの回路構成が代
表として例示的に示されている。同図の各回路ブロック
及び回路素子は、公知の半導体集積回路の製造技術によ
って、単結晶シリコンのような1個の半導体基板上にお
いて形成される。
【0011】Xアドレス信号AXは、Xアドレスバッフ
ァXADBに入力される。このXアドレスバッファXA
DBに取り込まれたアドレス信号は、XデコーダXDC
によって解読される。ワード線WLi1〜WLimは、
m個のメモリセルからなるブロックに対応して設けられ
たワード線選択駆動回路WDBiにより選択される。上
記メモリブロックの記憶MOSFETQMi1〜QMi
mの共通化されたドレイン側は、選択MOSFETQdi
を介してデータ線DLjに接続される。上記記憶MOS
FETQMi1〜QMimの共通化されたソース側は、
選択MOSFETQsiを介して共通ソース線CSLに接
続される。上記選択MOSFETQdi及びQsiのゲート
には、メインワード線選択駆動回路SDBiにより選択
信号が供給される。
【0012】ワード線選択駆動回路WDBQiは、書込
み動作、消去動作及び読み出し動作のそれぞれにおい
て、選択MOSFETのゲートに接続されるメインワー
ド線WDiと、記憶トランジスタのコントロールゲート
に接続されるワード線WLi1〜WLimの電位が区々
であることから、それぞれの動作モードに対応した電圧
の選択/非選レベルを出力する出力回路を持つものであ
る。
【0013】メモリアレイMARは、上記のようにワー
ド線とデータ線の交点に記憶トランジスタが設けられ
る。ただし、データ線DLjは、選択MOSFETQdi
を介して複数の記憶トランジスタMi1〜Mimのドレ
インに接続される。同様に、これら1つのブロックを構
成する記憶トランジスタMi1〜Mimのソースは選択
MOSFETQsiを介してソース線CSLに接続され
る。
【0014】データ線は、センスラッチSLに接続され
る。このセンスラッチSLは、データ線のハイレベルと
ロウレベルを読み出してセンスするとともに、それをラ
ッチする機能を合わせ持つようにされる。このセンスラ
ッチSLは、特に制限されないが、センスアンプは、公
知のダイナミック型RAMに用いられるようなCMOS
センスアンプと類似の回路が利用される。すなわち、セ
ンスアンプは、入力と出力とが交差接続された一対のC
MOSインバータ回路と、複数からなるCMOSインバ
ータ回路に動作電圧と回路の接地電圧を与えるパワース
イッチから構成される。
【0015】センスラッチSLは、ライトデータを保持
するレジスタとしても利用される。すなわち、列スイッ
チを介して入出力線に接続されて、読み出し動作のとき
には、列スイッチにより選択されたものが、入出力線を
介してシリアルにアンプSAとデータ出力回路DOBに
伝えられて入出力端子I/Oから出力される。書込み動
作のときには、入出力端子I/Oからシリアルに入力さ
れた書込みデータが、入力バッファDIBを通して入出
力線に伝えられ、列スイッチを通してデータ線に対応し
たラッチ回路としてのセンスラッチSLに取り込まれ、
全のデータの取り込みが終了すると、一斉に対応するデ
ータ線に伝えられて書込み動作が行われる。
【0016】列スイッチは、Yアドレス信号AYを受け
るYアドレスバッファYADBの出力信号をを受けるY
デコーダYDCBによ解読され、そこで形成された選択
信号によりセンスアンプの入出力ノードを入出力線に接
続させる。列デコーダは、特に制限されないが、アドレ
スカウンタを持ち、上記Yアドレス信号により初期値が
設定され、シリアルクロックSCを計数して連続的なY
アドレスを発生させて列スイッチの選択信号を形成す
る。上記シリアルに入力される書込みデータは、上記シ
リアルクロックに同期して入力され、シリアルに出力さ
れる読み出しデータは、上記シリアルクロックに同期し
て出力される。
【0017】制御回路COTは、チップイネーブル信号
/CE(本明細書では、スララッシュ/により、ロウレ
ベルがアクティブレベルであることを意味するバーを表
している。ただし、図面では従来の表記方法に従って、
上記バー信号は信号名を表すアルファベット文字の上に
横線を付することによって示されている。)、出力イネ
ーブル信号/OE、ライトイネーブル信号/WE及びシ
リシルクロックSCを受けて、内部動作に必要な各種タ
イミング信号を発生させる。
【0018】電圧発生回路VPSは、上記記憶MOSF
ETの消去、書込み及び読み出し動作に必要な電圧を発
生させる。すなわち、ワード線選択駆動回路WDBiに
対しては、電圧VEG、VEV、VWG及びVWVを供
給し、メインワード線選択駆動回路SDCBiには、電
圧VWSを供給する。そして、センスラッチSLには電
圧VWDを、ソース線電圧供給回路SVCには、電圧V
EDを供給する。
【0019】図20には、この発明に係る記憶MOSF
ETの動作を説明するためのバイアス図が示されてい
る。(A)には消去状態が示されている。記憶MOSF
ETはスタックドゲート構造とされる。ただし、フロー
ティングゲートと半導体基板との間のゲート絶縁膜は、
トンネル電流を流すような薄い酸化膜から構成される。
消去動作においては、コントロールゲートにVEGが印
加され、ソースと基板にはVDEが印加される。これに
より、基板とフローティングゲートとの間にトンネル電
流が流れるような高電界が発生し、基板側からフローテ
ィングゲートに向かって電子が注入される。これによ
り、記憶MOSFETは消去状態のときにはワード線の
選択レベルに対してオフ状態とされる。なお、ドレイン
はオープン状態(open)にされ、実質的な基板としての
nWELLは電源電圧VCCが供給され、本来の基板p
−SUBには、回路の接地電位が与えられる。
【0020】上記図19のメモリアレイMARにおい
て、記憶MOSFETMi1〜Mimは、複数個が1ブ
ロックとされてドレインとソースが共通化される。記憶
MOSFETの共通化されたドレインとデータ線DLj
との間には、選択MOSFETQdiが設けられる。ドレ
イン側の選択MOSFETQdiは、上記消去動作ときに
はゲートに0Vが印加されることによってオフ状態にさ
れる。これにより、記憶トランジスタのドレインMi1
〜Mimは全てオープン状態にされる。ソース側の選択
MOSFETQsiは、消去動作のときにはゲートにハイ
レベル(“H”)が印加されることによってオン状態に
される。それ故、記憶MOSFETの共通化されたソー
スと基板p−WELLには上記電圧VEDが与えられ
る。
【0021】上記のようにメモリセルをブロックに分け
て、それぞれに選択MOSFETを介してデータ線に接
続したり、共通ソース線に接続する構成により、非選択
のメモリセルに対するストレスを軽減させることができ
る。すなわち、ワード線が選択され、データ線が非選択
状態にされたメモリセルや、逆にワード線が非選択状態
にされ、データ線が非選択状態にされることによって、
書き込み又は消去動作においてデータを保持すべきメモ
リセルに上記書き込み又は消去用の電圧が印加されるこ
とを防止するものである。この構成では、上記ブロック
内の小数のメモリセルにおいて上記のようなストレスが
かかるのみとなる。
【0022】上記消去動作においては、上記のように基
板WELLにVED(−4V)のような負電圧を印加
し、ワード線に+12Vのような選択電圧VEGを供給
する。これにより、ワード線単位での一括消去動作が行
われる。この実施例では、1つのワード線を1セクタの
ような記憶単位とされる。1セクタは、特に制限されな
いが、512バイトから構成される。すなわち、1つの
ワード線(物理的に1本という意味ではない)には、5
12×8=約4Kのメモリセルが接続される。この場
合、メモリアレイを8個設けるようにすれば、1本のワ
ード線には512個の記憶トランジスタが割り当てられ
るので、比較的小さな電流駆動能力しかもたないワード
ドライバを用いてもワード線の選択動作を高速にするこ
とができる。
【0023】図20(B)には、消去ベリファイ状態が
示されている。コントロールゲートにVEVが印加さ
れ、ドレインにVDLが印加される。そして、ソースと
基板には回路の接地電位が与えられる。上記電圧VEV
に対してドレイン電流IDが流れるなら、そのしきい値
電圧が電圧VEV以下と判定されて消去不足とされる。
それ故、上記(A)の消去動作を再び行うようにして、
消去状態でのしきい値電圧がVEVより大きくなるよう
にされる。
【0024】図20(C)には、読み出し状態が示され
ている。コントロールゲートにVCCが印加され、ドレ
インにVDLが印加される。そして、ソースと基板には
回路の接地電位が与えられる。上記電圧VCCに対して
ドレイン電流IDが流れるなら、書込み状態と判定さ
れ、ドレイン電流IDが流れないなら消去状態とされ
る。このとき、ドレインには電圧VDLが与えられる。
この電圧VDLは、1V程度の低い電位とされ、読み出
し電圧VDLと選択電圧VCCによりトンネル電流が流
れてソフトライトが行われることがないようにされる。
【0025】図21(A)には、書込み状態が示されて
いる。コントロールゲートにVDWが印加され、ドレイ
ンにVDWが印加される。書込みを行わない場合には、
ドレインには0Vが印加される。上記コントロールゲー
トの電圧VDWは、−9.5Vとされ、ドレイン電圧の
電圧VDWは4.5Vとされる。これにより、フローテ
ィングゲートとドレインとの間にトンネル電流が流れる
ような高電界が発生し、フローティングゲートからドレ
インに向かって電子が放出される。非選択のワード線は
VCC(+3V)にされており、上記ドレインが共通化
された非選択の記憶MOSFETのドレイン電圧VDW
が与えられていても、トンネル電流が流れることがない
ようにされている。
【0026】図21(B)には、書込ベリファイ状態が
示されている。コントロールゲートにVWVが印加さ
れ、ドレインにVDLが印加される。そして、ソースと
基板には回路の接地電位が与えられる。上記電圧VWV
に対してドレイン電流IDが流れ無いなら、そのしきい
値電圧が電圧VWV以上と判定されて書込不足とされ
る。それ故、上記(A)の書込動作を再び行うようにし
て、書込状態でのしきい値電圧がVWVより小さくなる
ようにされる。このような書込みベリファイと書込み動
作を繰り返して行うようにすることにより過剰書込みに
よるディプレッションモード化を防止する。
【0027】図1には、この発明に係る電圧発生回路の
一実施例のブロック図が示されている。この実施例で
は、前記のような記憶MOSFETの消去、書込み及び
読み出し動作のために必要とされる多種類の電圧を高精
度で、効率よく形成するために次のような構成とされ
る。
【0028】基準電圧発生回路では、後述するようなM
OSFETのしきい値電圧に対応した高精度の基準電圧
VR(例えば0.7V)を発生させる。この基準電圧V
Rをプロセスバラツキを補償して所望の電圧を得るため
に、トリミング回路1が設けられる。このトリミング回
路1は、後述するようなヒューズ手段を備ており、基準
電圧VRを形成するMOSFETを選択的に並列接続さ
せることにより、等価的なチャンネル幅Lを調整するこ
とにより、基準電圧VRに対して±1%の精度での微調
整を行うようにされる。
【0029】基準電圧VRは、分圧回路に供給されて基
準電圧VRを中心として正及び負に分圧された多種類の
電圧VRCjとVRSiが形成される。この分圧回路
は、基準電圧VRそのものを分圧するものではなく、後
述するように基準電圧VRを中心にして、±0.1V刻
みでの電圧を形成する。上記分圧電圧そのものもトリミ
ング回路2によりトリミングされて、プロセスバラツキ
に対して上記0.1V刻みのような電圧に設定される。
上記分圧電圧VRCiは、電源電圧VCCを基準にした
電圧であり、VCCを基準にして−0.1V〜−2.0
Vの範囲で0.1V刻みの電圧を形成する。上記分圧電
圧VRSiは、回路の接地電位を基準にして、0.1V
〜2.0Vの範囲で0.1V刻みの電圧を形成する。
【0030】上記回路の接地電位を基準にした電圧VR
Siのうち、電圧VEGを形成するために必要とされる
複数の電圧VRSIがセレクタ1に入力される。このセ
レクタ1は、トリミング回路3により指定された1つを
選んで昇圧回路に供給する。昇圧回路では、後述するよ
うにチャージポンプ回路の出力電圧が、上記選ばれた1
つの電圧VRSIがn倍にされた電圧と、上記電圧VR
Siの中から1つVRSkが結線により選ばれてなる電
圧とが加算されてなる出力電圧VEGとなるように間欠
的に動作させられる。セレクタ1は、回路の簡素化のた
めに上記分圧回路で形成された多数の電圧VRSiの中
から上記電圧VEGを形成するのに必要な少ない電圧に
絞り込んだ電圧VRSIを用いるようにするものであ
る。これにより、セレクタ1及びトミンング回路3を必
要最小の回路で構成できる。
【0031】電圧VEDは、上記分圧電圧VRCjの中
から得ばれた1つをn倍にした電圧に分圧電圧VRSi
の中から選ばれた1つを加算することにより形成され
る。これらの各分圧電圧の選択は結線により行われる。
電圧VEVも、上記同様に分圧電圧VRSkとそのn倍
昇圧電圧に分圧電圧VRSIを加算して形成される。
【0032】電圧VWD、VWG、VWV及びVWS
も、基本的には上記分圧電圧の組み合わせにより形成さ
れる。ただし、これらの電圧を形成するに使用される分
圧電圧VRSkは、回路の簡素化のために上記分圧電圧
VRSiの中から選ばれた複数の電圧をセレクタ2によ
り指定された電圧とされる。このセレクタ2は、トリミ
ング回路4により形成された選択信号により、1つの電
圧を選んで出力させる。
【0033】ここで、各電圧を形成するための倍率n
は、それぞれにおいて区々であること、及び結線により
選ばれて各電圧発生回路に入力される電圧VRSkやV
RSIもそれぞれの出力電圧に応じて選ばれるものであ
ることはいうまでもない。
【0034】図2には、上記基準電圧発生回路の一実施
例の回路図が示されている。同図において、チャンネル
部分においてゲートに向かうような矢印が付加されたM
OSFETはNチャンネル型MOSFETであり、それ
と逆方向の矢印が付加されたMOSFETはPチャンネ
ル型MOSFETである。
【0035】上記矢印が省略され、チャンネル部分が黒
く塗りつぶされたMOSFETQ3は、Nチャンネル型
のデプレッションモードのMOSFETとされる。この
MOSFETQ3に流れる電流I2は、ダイオード形態
とされたPチャンネル型MOSFETQ6に流れるよう
にされる。このPチャンネル型MOSFETQ6と電流
ミラー形態にされたPチャンネル型MOSFETQ5に
流れるミラー電流I1は、ダイオード形態にされたNチ
ャンネル型MOSFETQ1に供給される。
【0036】上記MOSFETQ6と電流ミラー形態に
されたMOSFETQ8及びQ9により、上記電流I2
とI1が形成されて、電流I2はMOSFETQ4に流
し、電流I1はMOSFETQ2に流すようにする。そ
して、このMOSFETQ2のソース側には、Pチャン
ネル型MOSFETQ7及びNチャンネル型MOSFE
TQ10とQ11からなる電流ミラー回路を通して上記
電流I1が流れるようにされる。上記MOSFETQ4
は、ソースが接地電位に接続され、ゲートとドレインが
共通化されてダイオード構成とされる。このMOSFE
TQ4の共通化されたゲートとドレインは、MOSFE
TQ2のゲートと接続され、MOSFETQ2のソース
から基準電圧VRを得るものである。
【0037】基準電圧VRは、MOSFETQ4のゲー
ト,ソース間電圧VGS4とMOSFETQ2のゲー
ト,ソース間電圧VGS2との差電圧(VGS4−VG
S2)として出力される。
【0038】各MOSFETQ1〜Q4は、飽和領域で
動作させられるものとし、電流I1とI2に関し、次式
(1)と(2)が成立する。 I1=(1/2)×(W1/L1)×βn×(VGS1−Vth1)2 =(1/2)×(W2/L2)×βn×(VGS2−Vth2)2 ・・・(1) I2=(1/2)×(W3/L3)×βn×(VGS3−Vth3)2 =(1/2)×(W4/L4)×βn×(VGS4−Vth4)2 ・・・(2) ここで、W1/L1〜W4/L4は、MOSFETQ1
〜Q4のチャンネル幅Wと、チャンネル長Lとのサイズ
比であり、βnはNチャンネル型MOSFETのチャン
ネル導電率である。VGS1〜VGS4は、MOSFE
TQ1〜Q4のゲートとソース間の電圧であり、Vth1
〜Vth4 はMOSFETQ1〜Q4のしきい値電圧であ
る。
【0039】この回路において、MOSFETQ2とQ
4のしきい値電圧をVth2 =Vth4のように等しく設定
し、サイズ比を次式(3)のように設定する。 α:1=W1/L1:W2/L2=W3/L3:W4/L4 ・・・・・(3)
【0040】上記のような条件のもとでは、基準電圧V
Rは次式(4)により求められる。 VR=VGS4−VGS2=α1/2 ×(Vth1 −Vth3) ・・・・・(4) この式(4)から明らかなように、基準電圧VRは、サ
イズ比αとMOSFETQ1とQ3のしきい値電圧差
(Vth1 −Vth3)により求めることができる。言い換え
るならば、MOSFETQ1とQ3のしきい値電圧をイ
オン打ち込み等により異ならせるとき、そのプロセスバ
ラツキ分をサイズ比αの調整により補正するものであ
る。このため、MOSFETQ1とQ2及びQ3とQ4
は、次のように形成される。
【0041】一般にMOSFETのチャンネル長さLは
同じであり、チャンネル幅Wを変えることでMOSFE
Tのコンダクタンスが設定される。それ故、MOSFE
TQ2とQ4の実質的なサイズであるチャンネル幅W2
とW4を1に設定すると、MOSFETQ1とQ3のサ
イズを調整して、所望の基準電圧Voとなるようにする
ものである。このため、同図では、MOSFETQ1と
Q3は、1つのMOSFETで表しているが、実際には
半導体基板上には複数個のMOSFETが形成されてお
り、前記図1のトリミング回路1を構成するヒューズ等
のプログラム手段により形成された制御電圧によりスイ
ッチ制御されるスイッチMOSFETによって並列形態
にされるMOSFETの数が切り換えられる。
【0042】(Vth1 −Vth3)のプロセスバラツキを補
正する場合には、このプロセスバラツキは微小であるの
で、MOSFETQ1とQ3は、MOSFETQ2とQ
4より少し小さなチャンネル幅W1,W3を持つ固定M
OSFETと、プロセスバラツキ分を補正するような微
小なチャンネル幅を持つ複数の調整用MOSFETを形
成しておいて、上記ヒューズ手段等による制御信号によ
って固定MOSFETに並列形態にされる調整用MOS
FETの数を設定すればよい。
【0043】上記式(4)は、(Vth1 −Vth3)のよう
な差電圧をα1/2 に増幅させることができることを表し
ている。それ故、MOSFETQ1とQ3のチャンネル
幅をMOSFETQ2及びQ4に比べてα倍に大きく設
定することにより、α1/2 に増増幅された基準電圧VR
を得ることができる。この場合には、基本となるα倍の
サイズにされた固定MOSFETに、上記プロセスバラ
ツキを補正するような小さなサイズのMOSFETが上
記のトリミング回路1を構成するヒューズ手段等のよう
なプログラム素子により形成された制御信号により選択
的に並列形態に接続されるようにすればよい。
【0044】図3には、上記分圧回路の一実施例の回路
図が示されている。同図においてMOSFETに付され
た回路記号は、図面が見にくくなってしまうのを防ぐた
めに前記図2のものと一部重複しているが、それぞれは
別個の回路機能を持つものであると理解されたい。この
ことは、他の回路図においても同様である。
【0045】Nチャンネル型MOSFETQ5は、ゲー
トとドレインが接続されることによってダイオード形態
にされる。このMOSFETQ5に対してゲートが共通
接続されたNチャンネル型MOSFETQ6が設けられ
る。上記MOSFETQ5に対してQ5は、サイズ(W
/L)が大きく形成されて、サイズ比に対応した電流増
幅作用を持つようにされる。
【0046】上記MOSFETQ5のソース及びドレイ
ンには、電流ミラー回路を構成するPチャンネル型MO
SFETQ2とQ1及びNチャンネル型MOSFETQ
9とQ7による電流I1を流す電流源が設けられる。M
OSFETQ6のソースは、上記サイズ比に対応した電
流IRを流す定電流源が設けられ、ドレインには上記電
流ミラー回路を構成するMOSFETQ2が設けられ
る。
【0047】前記図2の基準電圧発生回路により形成さ
れり基準電圧VRは、上記MOSFETQ5のソースに
供給される。MOSFETQ6のソース(ノードN1)
から出力電圧VN1を得る。上記のようにMOSFET
Q5とQ6のサイズ比(W5/L5:W6/L6 )を電
流比I1:IRにすることにより、両MOSFETQ5
とQ6のゲート,ソース間電圧が等しくなり、VR=V
N1とすることができる。これにより、入力基準電圧V
Rと同じ電圧を出力する出力電圧源VN1を得ることが
できる。
【0048】電流ミラー回路によりMOSFETQ4か
ら電流IRを流すようにて、それを抵抗素子として作用
させられる直列形態のディプレッション型MOSFET
に供給する。これらのディブレッション型MOSFET
は、ゲートとドレインとが共通接続されている。そし
て、MOSFETQ3、Q8及びQ9によりMOSFE
TQ6に電流IRを流すようにすると、MOSFETQ
6の出力ノードN1と、k個の直列ディプレッション型
MOSFET回路とでは電流が流れなくされ、k個のM
OSFETには基準電圧VRを印加することができる。
【0049】これにより、k個のMOSFETからそれ
ぞれ分圧電圧を出力させることにより、VR/kのステ
ップでの分圧電圧を得ることができる。そして、上記基
準電圧VRを基準にして、電源電圧側にも上記VR/k
のステップで高くされるレベルシフトされた電圧を得る
ことができる。上記直列MOSFETの全体の数をjと
すると、最大電圧は(j/k)VRのようにできる。こ
の直列MOSFETの数を可変にすることにより、複数
の分圧電圧を全体として同時に調整することができる。
前記図1のトミリング回路2は、上記直列MOSFET
の数kを調整するものである。
【0050】上記のようにして形成された電流IRは、
電流ミラーMOSFETQ10を通して電源電圧VCC
側に直列形態にされた上記同様なディプレンション型M
OSFETに流すようにされる。これにより、電源電圧
VCCを基準にした分圧電圧VRCjを得ることができ
る。
【0051】図4には、電源回路の一実施例の回路図が
示されている。この回路は、図1の電圧VEG等のよう
に正側の電圧を形成するものである。チャージポンプ回
路は、m段からなり出力電圧VOが所望の出力電圧より
若干高くなるような昇圧電圧を形成する。かかるチャー
ジポンプ回路には、ゲート回路を通して発振回路OSC
により形成されたパルスが供給される。このゲート回路
を次の電圧比較回路CMPの出力により制御することに
より、上記チャージポンプ回路を間欠的に動作させるこ
とができる。
【0052】特に制限されないが、発振回路OSCは、
制御信号PSEにより動作の制御が行われる。例えば、
かかる電圧発生回路が搭載される前記一括消去型EEP
ROMがスタンバイモードや読み出しモードのときのよ
うにかかる出力電圧VOを必要としないモードでは発振
回路自身の動作も停止させられることにより、低消費電
力とされる。
【0053】上記チャージポンプ回路の出力端子と回路
の接地電位との間には、全体でn個のダイオード形態の
Pチャンネル型MOSFETと、1つのPチャンネル型
MOSFETが直列形態に接続される。上記ダイオード
形態のMOSFETのうち、回路の接地電位側に設けら
れたMOSFETのソース電圧は、電圧比較回路CMP
の反転入力(−)に供給される。この電圧比較回路CM
Pの非反転入力(+)には、前記基準電圧VR1が印加
される。この基準電圧VR1は、前記分圧回路により形
成された電圧のうち、セレクタにより1つが選ばれたも
の、あるいは回路結線により選ばれた1つとされる。こ
の電圧VR1は、上記ダイオード形態のMOSFETの
しきい値電圧以上の電圧とされる。上記1つのMOSF
ETのゲートには、微調整用の電圧VR2が印加され
る。この電圧VR2は、n個のMOSFETによりn段
刻みで設定された電圧に対して、上記分圧回路により形
成された微調整用の電圧である。この微調整用の電圧V
R2は、上記回路の接地電位側のMOSFETの動作電
圧を確保する必要から、電圧VR1より高い電圧とされ
る。つまり、図3において、回路の接地電位からみて、
k個以上のMOSFETにより形成された分圧電圧とさ
れる。
【0054】上記ダイオード形態の直列MOSFETに
電流が流れない状態では、電圧比較回路CMPの出力信
号がハイレベルとなり、ゲート回路を通して発振回路O
SCの発振パルスがチャージポンプ回路に伝えられて昇
圧動作を開始する。この昇圧電圧により、上記ダイオー
ド列に電流が流れて、接地電位側のMOSFETのソー
ス電圧が上記電圧VR1に達すると、電圧比較回路CM
Pの出力が反転してゲート回路を閉じてしまう。これに
より、チャージポンピング動作が停止してその状態を保
つ。このとき、上記接地電位側のMOSFETのソース
とゲート間電圧は、上記基準電圧VR1と等しい。それ
故、上記電圧VR2がゲートに印加されてMOSFET
を含めてn個のMOSFETには同じ電流が流れるか
ら、そのゲートとソース間電圧が等しくなり、n倍の電
圧VR1となる。そして、1つのMOSFETのゲート
には、微調整用の電圧VR2が印加されているで、それ
を基準にして上記n個のMOSFETのゲート,ソース
間電圧が積み重ねてなるn×VR1+VR2のような電
圧を得ることができる。図面では、*をもって×を表し
ている。つまり、チャージポンプ回路は、出力電圧VO
がn×VR1+VR2になるとチャージポンプ作用を停
止し、それより下がるとチャージポンプ動作を行うとい
う間欠的な動作によってn×VR1+VR2のような電
圧を形成するものである。
【0055】図5には、別の電源回路の一実施例の回路
図が示されている。この回路は、図1の電圧VWG等の
ように負側の電圧を形成するものである。チャージポン
プ回路は、前記同様に複数段からなり出力電圧VOが所
望の出力電圧より絶対値的に若干高くなるような昇圧電
圧を形成する。かかるチャージポンプ回路には、ゲート
回路を通して発振回路OSCにより形成されたパルスが
供給される。このゲート回路を次の電圧比較回路CMP
の出力により制御することにより、上記チャージポンプ
回路を間欠的に動作させることができる。
【0056】上記チャージポンプ回路の出力端子と回路
の接地電位との間には、全体でn個のダイオード形態の
Nチャンネル型MOSFETと、1つのNチャンネル型
MOSFETが直列形態に接続される。上記ダイオード
形態のMOSFETのうち、電源電圧VCC側に設けら
れたMOSFETのソース電圧は、電圧比較回路CMP
の非反転入力(+)に供給される。この電圧比較回路C
MPの反転入力(−)には、前記基準電圧VR1が印加
される。この基準電圧VR1は、前記分圧回路により形
成された電圧のうち、セレクタにより1つが選ばれたも
の、あるいは回路結線により選ばれた1つとされる。こ
の電圧VR1は、電源電圧VCCを基準にしたときの上
記ダイオード形態のMOSFETのしきい値電圧以上の
電圧とされる。上記1つのMOSFETのゲートには、
微調整用の電圧VR2が印加される。この電圧VR2
は、n個のMOSFETによりn段刻みで設定された電
圧に対して、上記分圧回路により形成された微調整用の
電圧である。この実施例回路におていも、前記図4の回
路と同じ原理により、上記のように電源電圧VCCを基
準にして、n×(VR1−VCC)と微調整用の電圧V
R2が加算された電圧を形成することができる。
【0057】図6には、更に別の電源回路の一実施例の
回路図が示されている。この実施例では、入力電圧VR
をそのまま出力させるインピーダンス変換回路の例であ
り、図1の電圧VWVを形成する回路に利用される。差
動回路からなる電圧比較回路CMPの反転入力(−)に
入力電圧VRを供給し、その出力電圧をNチャンネル型
の出力MOSFETのゲートに供給し、そのソースから
出力電圧VOを得るとともに、非反転入力(+)に帰還
させるものである。この構成より、出力電圧VOと入力
電圧VRが一致するように出力MOSFETのゲート電
圧が制御されて、かかるソースフォロワ形態の出力MO
SFETによりインピーダンス変換が行われる。
【0058】図7には、図1のセレクタ制御回路とセレ
クタ回路の一実施例の回路図が示されている。セレクタ
制御回路は、セレクタ回路の指定する機能と、擬似的に
ヒューズ切断信号を入力する機能とを合わせ持つように
された電極TM0,TM1及びTM2が設けられる。こ
れらの電極TM0〜TM2には、黒三角で示されている
ようにプルダウン抵抗が設けられることによって、定常
的にはロウレベルにされている。
【0059】上記電極TM0〜TM2から入力されるセ
レクタ指定信号は、ラッチ回路LTCに取り込まれる。
これらのラッチ回路LTCは、電極TMCLKから供給
される信号がロウレベルのときに、図8に具体的回路が
示されているように、入力端子Dの信号をスルーし、上
記信号がハイレベルときに上記取り込まれた信号を保持
する。
【0060】つまり、プロービング工程等において電極
TMCLKをロウレベルにしておいて、電極TM0〜T
M2により最大6個までのセレクタ回路を指定する信号
を供給し、電極TMCLKをハイレベルにしてそれをラ
ッチ回路LTCに保持させる。上記3ビットの信号によ
り最大8個のセレクタ回路を指定できるが、全ビット0
はオールリセット状態とされ、全ビット1はホールド状
態で擬似トリミングを禁止するために用いられる。
【0061】図10のタイミング図に示すように、TM
CLKの立ち上がりにより、セレクタ回路を指定するヒ
ューズデコーダ選択アドレスTM0〜TM3をラッチ回
路LTCに取り込む。これにより、1つのセレクタ回路
がデコーダが選択信号を形成し、上記信号TM0〜TM
3からなる擬似切断信号をヒューズ回路FUSに入力し
て、そこに設けられたラッチ回路に保持させる。以後、
TMCLKをロウレベルにして、次のヒューズデコーダ
選択アドレスを入力し、それをラッチ回路に保持させて
おいて、それに対応した切断情報を入力する。リセット
信号/RESETがロウレベルからハイレベルに変化す
ると、信号RSTONBが一定期間ロウレベルとなり、
このとき切断されてヒューズ情報がラッチされる。電源
投入時において、内部信号/RESETがロウレベルに
なるため、回路内部の初期設定が行われる。
【0062】図9には、ヒューズ回路の一実施例の回路
図が示されている。電源電圧VCC側にヒューズFが設
けられる。このヒューズFの他端側には、擬似切断用の
Pチャンネル型MOSFETQ1と、通常動作用のPチ
ャンネル型MOSFETQ2が並列形態に設けられる。
これらのMOSFETQ1とQ2の他端側には、Pチャ
ンネル型MOSFETQ3とQ4のソースが接続され
る。このMOSFETQ3とQ4のドレインには、Nチ
ャンネル型MOSFETQ5とQ6のドレインが接続さ
れる。これらのMOSFETQ3〜Q6のドレインは、
共通接続されて出力ノードとされる。Nチャンネル型M
OSFETQ5とQ6と回路の接地電位との間には、高
抵抗素子として作用するNチャンネル型MOSFETQ
7が設けられる。このMOSFETQ7のゲートには、
定常的に電源電圧VCCが供給されている。
【0063】ヒューズFの切断の有無を読み出すタイミ
ングパルスSTは、Nチャンネル型MOSFETQ5の
ゲートと上記Pチャンネル型MOSFETQ2のゲート
に供給される。また、タイミングパルスSTは、図示し
ないインバータ回路を通して反転された信号SBとして
Pチャンネル型MOSFETQ3のゲートに供給され
る。上記出力ノードの電位は、インバータ回路N1に入
力される。このインバータ回路N1の出力信号は、一方
においてPチャンネル型MOSFETQ3のゲートに帰
還され、他方においてNチャンネル型MOSFETQ6
のゲートに帰還される。上記インバータ回路N1の出力
信号は、縦列形態のインバータ回路N2,N3に供給さ
れ、インバータ回路N2から信号DTが出力され、イン
バータ回路N3の出力から反転信号DBが出力される。
【0064】タイミングパルスSTがハイレベルにされ
ると、MOSFETQ5とQ3がオン状態にされ、MO
SFETQ2がオフ状態にされる。このとき、擬似切断
信号Pはロウレベルにされており、MOSFETQ1は
オン状態にされている。もしも、ヒューズFが切断され
ていないと、ヒューズFの抵抗値に比べてMOSFET
Q5の抵抗値が大きくされているから、ハイレベルの信
号がインバータ回路IV2に入力される。インバータ回
路N1の出力信号はロウレベルとなり、Pチャンネル型
MOSFETQ3をオン状態とさせるのでラッチがかか
る。このとき、インバータ回路N1のロウレベルの出力
信号により、Nチャンネル型MOSFETQ6がオフ状
態になってヒューズFに直流電流が流れるのを防止す
る。タイミングパルスSTは、上記の読み出しが終了す
るとロウレベルになっており、MOSFETQ3及びQ
5は共にオフ状態になっている。
【0065】タイミングパルスSTがハイレベルのと
き、もしも、ヒューズFが切断されていると、オン状態
のMOSFETQ7によりロウレベルの信号がインバー
タ回路N1に入力される。これにより、インバータ回路
N1の出力信号のハイレベルとなり、Nチャンネル型M
OSFETQ5がオン状態となってラッチがかかる。イ
ンバータ回路N1のハイレベルの出力信号により、Pチ
ャンネル型MOSFETQ4がオフ状態になる。もし
も、ヒューズFが切断されているにもかかわらず大きな
抵抗値をもってリーク電流を流すような場合でも、上記
MOSFETQ3のオフ状態により低消費電力とするこ
とができる。
【0066】擬似切断状態とするときには、信号Pがハ
イレベルにされる。これにより、ヒューズFを切断させ
ない状態でも、電流パスが形成されないから上記切断状
態と同じようにインバータ回路N1の入力をロウレベル
にセットし、それを保持させることができる。
【0067】図11には、この発明に係る電圧発生回路
の他の一実施例のブロック図が示されている。この実施
例では、寿命試験用を行うために電源電圧VCCの上昇
に比例した高い電圧を発生させて初期不良の洗い出しを
行うようにするものである。この場合、記憶トランジス
タの書込み・消去のためにコントロールゲートとチャン
ネル間、コントロールゲートとドレイン間の相対的電圧
は、通常動作時と同じにする必要から、各電圧のうち電
源電圧VCCに比例して高くされる電圧と、電源電圧に
無関係に一定の電圧にされるものからなる。
【0068】この実施例では、前記図1の電圧発生回路
に寿命試験時の基準電圧発生回路が新たに付加される。
電圧変換回路は、電源電圧VCCを基準にした電圧VR
BCを形成する。セレクタ3は、前記電源電圧VCCを
基準にして形成された分圧電圧VRCjのうち、少ない
数に絞り込まれてなる分圧電圧VRCkをトリミング回
路5により選択して電圧変換回路に供給する。
【0069】上記電圧変換回路は、図12に具体的回路
図が示されているように、結線により選ばれた基準電圧
VRSkがゲートに供給されたNチャンネル型MOSF
ETと、それにn個直列接続されてなるダイオード形態
のNチャンネル型MOSFETと、その他端と電源電圧
VCCとの間に設けられ、上記セレクタ3を通して入力
された電圧電圧VRCkがゲートに印加されたMOSF
ETから構成される。これらのMOSFETは、全てが
同じサイズとされる。電圧変換回路は、上記回路の接地
電位側に設けられたMOSFETのドレインから出力電
圧VRBCを送出する。
【0070】この電圧変換回路の動作は、次の通りであ
る。基準電圧VRSkがゲートとソースに印加されるM
OSFETにより基準電流が流れ、それが他の直列形態
のMOSFETにも流れるので、n個のダイオード形態
のMOSFETのゲートとソース間電圧は、上記基準電
圧VRSkに等しくなる。そして、電源電圧側のMOS
FETのゲートには、電源電圧VCCに追従して変化す
る基準電圧VRCkが印加されているので、それを基準
にしてn+1個分のMOSFETのゲート,ソース間電
圧によりレベルシフトされた電圧が出力される。ここ
で、上記各MOSFETには、上記上記基準電圧VRS
kがゲートとソース間に印加されたMOSFETにより
形成された同じ電流が流れるので、出力電圧VRCB
は、VCC−(n+1)×VRSk−VRCkのような
電圧となる。
【0071】図11において、上記電源電圧VCCの変
化に追従して変化する電圧VRBCは、比較回路に供給
される。この比較回路の他方の入力には基準電圧VRS
kが印加されている。この比較回路は、通常の意味での
電圧比較動作を行うものではなく、上記2つの電圧のう
ちいずれか高い方の電圧を選んで出力させる。
【0072】図13には、上記比較回路の一実施例の回
路図が示されている。この回路は、2つの差動形態にさ
れたNチャンネル型MOSFETQ1とQ2のゲートに
ソース上記電圧VRSkとVRBCが供給される。そし
て、上記MOSFETQ1,Q2とソースが共通化され
たNチャンネル型MOSFETQ3が設けられ、そのゲ
ートとドレインが共通化されて定電流源I2が流れるよ
うにされる。これらのMOSFETQ1〜Q3は同じサ
イズとされる。上記MOSFETQ1〜Q3の共通化さ
れたソースには定電流源I3が設けられる。この定電流
源I3の電流は、上記定電流源I2の電流の2倍の電流
となるように設定されている。これらの定電流源I2と
I3は、基準となる電流源を電流ミラー回路を用いてそ
のMOSFETのサイズ比により上記のような電流比に
なるようにされる。
【0073】VRSk>VRBCのときには、MOSF
ETQ1がオン状態にされる。それ故、MOSFETQ
1とQ3に同じ電流I2が流れる。これにより、MOS
FETQ1のゲートに印加された電圧VRSkがMOS
FETQ1のゲート,ソース及びMOSFETQ3のソ
ース,ゲートを通して出力される。上記とは逆に、VR
Sk<VRBCのときには、MOSFETQ2がオン状
態にされる。それ故、MOSFETQ2とQ3に同じ電
流I2が流れる。これにより、MOSFETQ2のゲー
トに印加された電圧VRBCがMOSFETQ2のゲー
ト,ソース及びMOSFETQ3のソース,ゲートを通
して出力される。このようにして、出力電圧VRBS
は、上記2つの電圧VRSk,VRBCのうち高い方の
電圧に等しくされる。
【0074】図11において、上記のような比較回路の
出力電圧VRBSは、分圧回路に供給される。この分圧
回路により比較回路の出力電圧VRBSを基準にした複
数種類の分圧電圧VRBmが形成される。
【0075】図14には、上記分圧回路の一実施例の回
路図が示されている。この実施例においても、前記図3
の分圧回路と同様に、ディプレッション型MOSFET
を抵抗素子として用いる。つまり、ゲートとドレインが
接続されたディプレッション型MOSFETを直列形態
に接続して、そのほぼ中点に上記基準電圧VRBSを印
加する。そして、上記直列回路の両端には定電流源IR
を設ける。これにより、図3の分圧回路と同様に、基準
電圧VRBSを中心にして、トリミング回路2により調
整された分圧電圧VRBmを得ることができる。
【0076】図11においては、前記図1の分圧電圧V
RSiやVRSIに代えて上記分圧電圧VRBmを用い
て電圧VEG、VED、VEV、VWD及びVWVが形
成される。これにより、これらの各電圧は寿命試験のた
めに電源電圧VCCを一定値以上に高くすると、電源電
圧VCCに対応して高くされる基準電圧VRBCに基づ
いて変化する電圧とされる。
【0077】図15と図16には、電圧特性図が示され
ている。(A)には、基準電圧VRの電圧特性図が示さ
れており、動作電圧以上では電源電圧VCCの上昇に無
関係に一定の電圧とされる。(B)には、かかる基準電
圧VRに基づいて形成される分圧電圧VRSiの電圧特
性が示されている。この分圧電圧VRSiは、回路の接
地電位に対応して一定とされる複数からなる電圧とされ
る。図16には、上記基準電圧VRに基づいて形成され
る分圧電圧VRCjの特性図が示されている。この分圧
電圧VRCjは、電源電圧VCCに対応して一定とされ
る複数からなる電圧とされる。
【0078】図17には、図11の寿命試験時の基準電
圧発生回路の電圧特性図が示されている。(A)におい
て、電圧VRBCは、電源電圧VCCが動作電圧に達す
るとそれに対応して変化する。これに対して、前記基準
電圧VRSkが一定の電圧であるので、電源電圧VCC
の上昇により電位関係が逆転する前後で、出力される基
準電圧VRBSはVRSkからVRBCに切り換えられ
る。(B)においては、上記のような基準電圧VRBS
の切り換えにより、分圧電圧VRBmがある電圧を境に
一定電圧から電源電圧VCCに依存した電圧に切り換え
られる。
【0079】図18には、図11の電圧発生回路を用い
た一括消去型EEPROMの動作を説明するための電圧
特性図が示されている。電源電圧VCCが比較的低い動
作保証範囲では、各電圧は電源電圧の変化に対して一定
の関係を保つように設定されるている。
【0080】電源電圧VCCを上記動作保証範囲を超え
て大きくし、試験範囲に入ると電源電圧VCCの上昇に
比例して各電圧は高くされる。このとき、書込み時のデ
ータ線電圧VDW及びコントロールゲートの電位VWG
は一定に保たれる。この理由は、書込み時のメモリセル
ゲート電圧VWGが一定にあるため、VDWを一定にし
ないと書込み時電圧が一定に保てないためである。これ
に対して、消去用の電圧は、VEGとVEDを電源電圧
VCCに対して相対的関係を一定に保ち、動作保証範囲
と同様な電圧により消去動作を行うようにされる。
【0081】
【表1】
【0082】上記表1には、各電源の電圧値の具体的な
数値が示されている。基準電圧VR1とVR2及びn
は、図4及び図5の基準電圧と直列MOSFETの段数
に対応している。電源電圧VCCの3−3.6は、3.
0V〜3.6Vの意味である。
【0083】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 所望の内部電圧により高くされた昇圧電圧を形
成するチャージポンプ回路を、基準電圧に基づいて形成
された複数種類の分圧電圧のうち特定の電圧をn倍にし
た電圧と、所定の分圧電圧とを加算されてなる所望の内
部電圧となるように間欠的に動作させることにより、安
定した任意の電圧を効率よく形成することができるとい
う効果が得られる。
【0084】(2) 上記2つの電圧が加算されてなる
所望の内部電圧を形成する回路として、上記チャージポ
ンプ回路の出力端子と回路の接地電位又は電源電圧との
間に設けられたn個のダイオード形態にされたMOSF
ETに、上記調整用の分圧電圧がゲートに印加されたM
OSFETを設けるとともに、ダイオード形態にされて
なるMOSFETを直列に挿入し、そのドレイン電圧と
基準電圧とが一致するようにチャージポンプ回路を間欠
的に動作させることにより、ダイオード形態のMOSF
ETと電圧比較回路という簡単な構成により任意の電圧
を形成することができるという効果が得られる。
【0085】(3) 上記電圧発生回路は、チャージポ
ンプ回路を間欠的に動作させることにより所望の電源電
圧を得るものであるため、低消費電力にできるという効
果が得られる。
【0086】(4) エンハンスメント型MOSFET
とディプレッション型MOSFETとのしきい値電圧差
を利用して形成するとともに、両MOSFETのサイズ
比により微調整を行うことにより、プロセスバラツキに
対して高精度に所望の基準電圧を得ることができるとい
う効果が得られる。
【0087】(5) 上記電圧比較回路に入力される基
準電圧は、上記分圧回路により形成された分圧電圧のう
ち、ヒューズの切断の有無により形成された選択信号に
より選択されたものが伝えられるようにすることによ
り、プロセスバラツキを含めて所望の電圧を高精度に得
ることができるという効果が得られる。
【0088】(6) 上記基準電圧を電源電圧を基準に
した寿命試験用の基準電圧発生回路を含むものとし、電
源電圧が所定の電圧以上にされたときには寿命試験用の
基準電圧に切り換えらるようにすることにより、初期不
良の洗い出しを効率よく行うようにすることができると
いう効果が得られる。
【0089】(7) コントロールゲートと基板との間
での相対的な電位関係によりトンネル絶縁膜を介して基
板側からフローティングゲートに電荷を注入して消去動
作を行い、上記コントロールゲートとドレインとの相対
的な電位関係により上記トンネル絶縁膜を介してフロー
ティングゲートからドレイン側に電荷を放出させて書込
み動作を行うようにした記憶トランジスタを用いてなる
一括消去型不揮発性記憶回路に対して、かかる記憶トラ
ンジスタへの書込み、消去及び読み出し動作のために必
要とされる複数の電圧を形成する電源回路として、所望
の内部電圧により高くされた昇圧電圧を形成するチャー
ジポンプ回路を、基準電圧に基づいて形成された複数種
類の分圧電圧のうち特定の電圧をn倍にした電圧と、所
定の分圧電圧とを加算されてなる所望の内部電圧となる
ように間欠的に動作させることにより、多種類からなる
電圧を安定的に効率よく形成することができるという効
果が得られる。
【0090】(8) 上記基準電圧として電源電圧を基
準にした寿命試験用の基準電圧発生回路を備え、電源電
圧が所定の電圧以上にされたときには寿命試験用の基準
電圧に切り換えられ、かかる寿命試験における消去時及
び書込み時のメモリセル印加電圧は上記電源電圧を基準
にして相対的変化させて一定電圧にすることにより、加
速試験を行いつつ、書込みと消去が可能になるという効
果が得られる。
【0091】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ージポンプ回路を間欠的に動作させる制御回路は、前記
のような基準電圧に基づいて出力電圧が所望の電圧にな
るように制御するものであれば何であってもよい。一括
消去型不揮発性記憶装置の記憶MOSFETの構成は、
前記のようにトンネル電流より、消去と書込みが行われ
るようなものであればよい。
【0092】この発明は、多種類の内部電圧を必要とす
る各種半導体集積回路装置に広く利用することができ
る。
【0093】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所望の内部電圧により高く
された昇圧電圧を形成するチャージポンプ回路を、基準
電圧に基づいて形成された複数種類の分圧電圧のうち特
定の電圧をn倍にした電圧と、所定の分圧電圧とを加算
されてなる所望の内部電圧となるように間欠的に動作さ
せることにより、安定した任意の電圧を効率よく形成す
ることができる。
【0094】上記2つの電圧が加算されてなる所望の内
部電圧を形成する回路として、上記チャージポンプ回路
の出力端子と回路の接地電位又は電源電圧との間に設け
られたn個のダイオード形態にされたMOSFETに、
上記調整用の分圧電圧がゲートに印加されたMOSFE
Tを設けるとともに、ダイオード形態にされてなるMO
SFETを直列に挿入し、そのドレイン電圧と基準電圧
とが一致するようにチャージポンプ回路を間欠的に動作
させることにより、ダイオード形態のMOSFETと電
圧比較回路という簡単な構成により任意の電圧を形成す
ることができる。
【0095】上記電圧発生回路は、チャージポンプ回路
を間欠的に動作させることにより所望の電源電圧を得る
ものであるため低消費電力にできる。
【0096】エンハンスメント型MOSFETとディプ
レッション型MOSFETとのしきい値電圧差を利用し
て形成するとともに、両MOSFETのサイズ比により
微調整を行うことにより、プロセスバラツキに対して高
精度に所望の基準電圧を得ることができる。
【0097】上記電圧比較回路に入力される基準電圧
は、上記分圧回路により形成された分圧電圧のうち、ヒ
ューズの切断の有無により形成された選択信号により選
択されたものが伝えられるようにすることにより、プロ
セスバラツキを含めて所望の電圧を高精度に得ることが
できる。
【0098】上記基準電圧を電源電圧を基準にした寿命
試験用の基準電圧発生回路を含むものとし、電源電圧が
所定の電圧以上にされたときには寿命試験用の基準電圧
に切り換えらるようにすることにより、初期不良の洗い
出しを効率よく行うようにすることができる。
【0099】コントロールゲートと基板との間での相対
的な電位関係によりトンネル絶縁膜を介して基板側から
フローティングゲートに電荷を注入して消去動作を行
い、上記コントロールゲートとドレインとの相対的な電
位関係により上記トンネル絶縁膜を介してフローティン
グゲートからドレイン側に電荷を放出させて書込み動作
を行うようにした記憶トランジスタを用いてなる一括消
去型不揮発性記憶回路に対して、かかる記憶トランジス
タへの書込み、消去及び読み出し動作のために必要とさ
れる複数の電圧を形成する電源回路として、所望の内部
電圧により高くされた昇圧電圧を形成するチャージポン
プ回路を、基準電圧に基づいて形成された複数種類の分
圧電圧のうち特定の電圧をn倍にした電圧と、所定の分
圧電圧とを加算されてなる所望の内部電圧となるように
間欠的に動作させることにより、多種類からなる電圧を
安定的に効率よく形成することができる。
【0100】上記基準電圧として電源電圧を基準にした
寿命試験用の基準電圧発生回路を備え、電源電圧が所定
の電圧以上にされたときには寿命試験用の基準電圧に切
り換えられ、かかる寿命試験における消去時及び書込み
時のメモリセル印加電圧は上記電源電圧を基準にして相
対的変化させて一定電圧にすることにより、加速試験を
行いつつ、書込みと消去が可能になる。
【図面の簡単な説明】
【図1】この発明に係る電圧発生回路の一実施例を示す
ブロック図である。
【図2】図1の基準電圧発生回路の一実施例を示す回路
図である。
【図3】図1の分圧回路の一実施例を示す回路図であ
る。
【図4】図1の電源回路の一実施例を示す回路図であ
る。
【図5】図1の別の電源回路の一実施例を示す回路図で
ある。
【図6】図1の更に別の電源回路の一実施例を示す回路
図である。
【図7】図1のセレクタ制御回路とセレクタ回路の一実
施例を示す回路図である。
【図8】図7のラッチ回路の一実施例を示す回路図であ
る。
【図9】図7のヒューズ回路の一実施例を示す回路図で
ある。
【図10】図7の動作を説明するためのタイミング図で
ある。
【図11】この発明に係る電圧発生回路の他の一実施例
を示すブロック図である。
【図12】上記図11の電圧変換回路の一実施例を示す
回路図である。
【図13】図11の比較回路の一実施例を示す回路図で
ある。
【図14】図11の分圧回路の一実施例を示す回路図で
ある。
【図15】この発明を説明するための電圧特性図であ
る。
【図16】この発明を説明するための他の電圧特性図で
ある。
【図17】この発明を説明するための更に他の電圧特性
図である。
【図18】この発明に係る一括消去型不揮発性記憶装置
の動作を説明するための電圧特性図である。
【図19】この発明に係る一括消去型不揮発性記憶装置
の一実施例を示す概略ブロック図である。
【図20】図19の記憶トランジスタの動作を説明する
ための素子断面図である。
【図21】図19の記憶トランジスタの他の動作を説明
するための素子断面図である。
【符号の説明】
Q1〜Q11…MOSFET、OSC…発振回路、CM
P…電圧比較回路、LTC…ラッチ回路、FUS…ヒュ
ーズ回路、AX…Xアドレス信号、XADB…Xアドレ
スバッファ、AY…Yアドレス信号、YADB…Yアド
レスバッファ、MAR…メモリアレイ、SL…センスラ
ッチ、WDBi…ワード線選択駆動回路、SDCBi…
メインワード線選択駆動回路、SA…増幅回路、DOB
…データ出力回路、DIB…データ入力回路、SVC…
ソース電圧供給回路、CNT…制御回路、VPS…電圧
発生回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8247 29/788 29/792 H01L 27/04 B 29/78 371 (72)発明者 久米 均 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 基準電圧発生回路と、所望の内部電圧に
    より高くされた昇圧電圧を形成するチャージポンプ回路
    と、上記基準電圧に基づいて複数種類の分圧電圧を形成
    する分圧回路と、上記チャージポンプ回路の出力電圧が
    上記分圧電圧をn倍した電圧と微調整用に選ばれた所定
    の分圧電圧とが加算されてなる所望の内部電圧となるよ
    うにかかるチャージポンプ回路を間欠的に動作させる制
    御回路とを備えてなることを特徴とする半導体集積回路
    装置。
  2. 【請求項2】 上記2つの電圧が加算されてなる所望の
    内部電圧を形成する制御回路は、上記チャージポンプ回
    路の出力端子と回路の接地電位又は電源電圧との間に設
    けられたn個のダイオード形態にされたMOSFET
    と、上記回路の接地電位又は電源電圧に設けられたダイ
    オード形態のMOSFETのドレイン電圧と上記分圧電
    圧を受ける電圧比較回路と、この電圧比較回路の出力電
    圧により上記チャージポンプ回路に供給される入力パル
    スを制限するゲート回路と、n個の直列ダイオード列に
    直列に挿入されて、ゲートに加算されるべき電圧が供給
    されてなるMOSFETからなるものであることを特徴
    とする請求項1の半導体集積回路装置。
  3. 【請求項3】 上記基準電圧発生回路は、エンハンスメ
    ント型MOSFETとディプレッション型MOSFET
    とのしきい値電圧差を利用して形成されるものであり、
    両MOSFETのサイズ比により微調整が可能にされる
    ものであることを特徴とする請求項1又は請求項2の半
    導体集積回路装置。
  4. 【請求項4】 上記電圧比較回路に入力される基準電圧
    は、上記分圧回路により形成された分圧電圧のうち、ヒ
    ューズの切断の有無により形成された選択信号により選
    択されたものが伝えられるものであることを特徴とする
    請求項1又は請求項2の半導体集積回路装置。
  5. 【請求項5】 上記基準電圧は、電源電圧を基準にした
    寿命試験用の基準電圧発生回路を含み、電源電圧が所定
    の電圧以上にされたときには寿命試験用の基準電圧に切
    り換えられるものであることを特徴とする請求項1の半
    導体集積回路装置。
  6. 【請求項6】 コントロールゲートと基板との間での相
    対的な電位関係によりトンネル絶縁膜を介して基板側か
    らフローティングゲートに電荷を注入して消去動作を行
    い、上記コントロールゲートとドレインとの相対的な電
    位関係により上記トンネル絶縁膜を介してフローティン
    グゲートからドレイン側に電荷を放出させて書込み動作
    を行う記憶トランジスタがワード線とデータ線との交点
    にマトリックス配置されてなるメモリアレイを備えた一
    括消去型不揮発性記憶回路と、かかる記憶トランジスタ
    への書込み、消去及び読み出し動作のために必要とされ
    る複数の電圧を形成する電源回路であって、共通の基準
    電圧発生回路と、所望の内部電圧により高くされた昇圧
    電圧を形成するチャージポンプ回路と、上記基準電圧に
    基づいて複数種類の分圧電圧を形成する分圧回路と、上
    記チャージポンプ回路の出力電圧を上記分圧電圧をn倍
    した電圧と所定の分圧電圧とが加算されてなる所望の内
    部電圧となるように上記チャージポンプ回路を間欠的に
    動作させる制御回路とを備えてなることを特徴とする半
    導体集積回路装置。
  7. 【請求項7】 上記基準電圧は、電源電圧を基準にした
    寿命試験用の基準電圧発生回路を含み、電源電圧が所定
    の電圧以上にされたときには寿命試験用の基準電圧に切
    り換えられ、かかる寿命試験における消去時及び書込み
    時のメモリセル印加電圧は上記電源電圧を基準にして相
    対的変化させられることにより一定電圧にされるもので
    あることを特徴とする請求項6の半導体集積回路装置。
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