JPH07176698A

JPH07176698A - 半導体集積回路装置

Info

Publication number: JPH07176698A
Application number: JP34415293A
Authority: JP
Inventors: Shiyouji Kubono; 昌次久保埜; Hitoshi Kume; 均久米
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-07-14
Anticipated expiration: 2018-06-16
Also published as: DE69428336T2; KR100420574B1; CN1120243A; CN1081825C; TW287317B; EP0658904B1; EP0658904A2; JP3417630B2; KR950021713A; DE69428336D1; EP0658904A3; US5553021A

Abstract

(57)【要約】【目的】高精度で効率よく複数種類の内部電圧を形成
することができる電源回路を備えた半導体集積回路装置
を提供する。【構成】所望の内部電圧により高くされた昇圧電圧を
形成するチャージポンプ回路と、基準電圧に基づいて複
数種類の分圧電圧を形成する分圧回路と、上記チャージ
ポンプ回路の出力電圧が上記分圧電圧のうち特定の電圧
をｎ倍にした電圧と、所定の分圧電圧とを加算されてな
る所望の内部電圧となるように上記チャージポンプ回路
を間欠的に動作させる制御回路を設ける。【効果】基準電圧をｎ倍にした電圧と、それを分圧し
て形成されてなる微調整用の電圧とを組み合わせるもの
であるから、安定した任意の電圧を効率よく形成するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、複数種類の内部電圧を持つ一括消去型不揮発性
記憶装置（フラッシュＥＥＰＲＯＭ；エレクトリカリ・
イレーザブル＆プログラマブル・リード・オンリー・メ
モリ）のような半導体集積回路装置に利用して有効な技
術に関するものである。

【０００２】

【従来の技術】電気的一括消去型ＥＥＰＲＯＭは、チッ
プに形成されたメモリセルの全てを一括して、又はチッ
プに形成されたメモリセルのうち、あるひとまとまりの
メモリセル群を一括して電気的に消去する機能を持つ不
揮発性記憶装置である。このような一括消去型ＥＥＰＲ
ＯＭに関しては、例えば、１９８０年のアイ・イー・イ
ー・イー、インターナショナル、ソリッド−ステート
サーキッツコンファレンス（IEEE INTERNATIONAL SOL
ID-STATE CIRCUITS CONFERENCE) の頁152 〜153、１９
８７年のアイ・イー・イー・イー、インターナショナ
ル、ソリッド−ステートサーキッツコンファレンス
(IEEE INTERNATIONAL SOLID-STATE CIRCUITSCONFERENC
E)の頁76〜77、アイ・イー・イー・イー・ジャーナル
オブソリッドステートサーキッツ，第２３巻第５号
（１９８８年）第１１５７頁から第１１６３頁(IEEE,J.
Solid-State Cicuits, vol.23(1988) pp.1157-1163)に
記載されている。

【０００３】

【発明が解決しようとする課題】本願出願人において
は、コントロールゲートとフローティングゲートとを備
えた記憶トランジスタとして書込み動作もトンネル電流
により行うようにするとともに、従来とは逆にフローテ
ィングゲートに電荷を注入することにより、しきい値電
圧をワード線の選択レベルより高くなるようにして消去
動作を行う記憶トランジスタを開発した。この構成にお
いて、記憶トランジスタに対する消去動作は、そのしき
い値電圧がワード線の選択レベルに対して高くされるも
のであるから、従来のようにフローティンクゲートの電
荷を基板側に引き抜いてしきい値電圧を低くする記憶ト
ランジスタのように、過消去によってディプレッション
モードとされてワード線が非選択レベルであるにもかか
わずオン状態にされてしまうこうことによって他のメモ
リセルを読み出し不能にしてしまうことがない。

【０００４】しかしながら、トンネル電流によって書込
み動作を行うものでは、読み出し動作によってトンネル
電流が発生して誤消去がされてしまうことの無いよう
に、読み出し時に記憶トランジスタのドレインに与えら
れる電圧を極力低くする必要がある等のように動作電圧
の設定を高精度にする必要がある。そのため、半導体集
積回路に多種類の電圧を形成する回路が必要となった。

【０００５】この発明の目的は、高精度で効率よく複数
種類の内部電圧を形成することができる電源回路を備え
た半導体集積回路装置を提供することにある。

【０００６】この発明の他の目的は、効率のよい書込み
と消去が可能な一括消去型不揮発性記憶回路を備えた半
導体集積回路装置を提供することにある。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、所望の内部電圧により高く
された昇圧電圧を形成するチャージポンプ回路と、基準
電圧に基づいて複数種類の分圧電圧を形成する分圧回路
と、上記チャージポンプ回路の出力電圧が上記分圧電圧
のうち特定の電圧をｎ倍にした電圧と、所定の分圧電圧
とを加算されてなる所望の内部電圧となるように上記チ
ャージポンプ回路を間欠的に動作させる制御回路を設け
る。

【０００９】

【作用】上記した手段によれば、基準電圧をｎ倍にした
電圧と、それを分圧して形成されてなる微調整用の電圧
とを組み合わせるものであるから、安定した任意の電圧
を効率よく形成することができる。

【００１０】

【実施例】図１９には、この発明に係る一括消去型不揮
発性記憶装置の一実施例の概略ブロック図が示されてい
る。発明の理解を容易にするために、メモリアレイＭＡ
Ｒの部分については、複数のメモリセルの回路構成が代
表として例示的に示されている。同図の各回路ブロック
及び回路素子は、公知の半導体集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板上にお
いて形成される。

【００１１】Ｘアドレス信号ＡＸは、Ｘアドレスバッフ
ァＸＡＤＢに入力される。このＸアドレスバッファＸＡ
ＤＢに取り込まれたアドレス信号は、ＸデコーダＸＤＣ
によって解読される。ワード線ＷＬｉ１〜ＷＬｉｍは、
ｍ個のメモリセルからなるブロックに対応して設けられ
たワード線選択駆動回路ＷＤＢｉにより選択される。上
記メモリブロックの記憶ＭＯＳＦＥＴＱＭｉ１〜ＱＭｉ
ｍの共通化されたドレイン側は、選択ＭＯＳＦＥＴＱdi
を介してデータ線ＤＬｊに接続される。上記記憶ＭＯＳ
ＦＥＴＱＭｉ１〜ＱＭｉｍの共通化されたソース側は、
選択ＭＯＳＦＥＴＱsiを介して共通ソース線ＣＳＬに接
続される。上記選択ＭＯＳＦＥＴＱdi及びＱsiのゲート
には、メインワード線選択駆動回路ＳＤＢｉにより選択
信号が供給される。

【００１２】ワード線選択駆動回路ＷＤＢＱｉは、書込
み動作、消去動作及び読み出し動作のそれぞれにおい
て、選択ＭＯＳＦＥＴのゲートに接続されるメインワー
ド線ＷＤｉと、記憶トランジスタのコントロールゲート
に接続されるワード線ＷＬｉ１〜ＷＬｉｍの電位が区々
であることから、それぞれの動作モードに対応した電圧
の選択／非選レベルを出力する出力回路を持つものであ
る。

【００１３】メモリアレイＭＡＲは、上記のようにワー
ド線とデータ線の交点に記憶トランジスタが設けられ
る。ただし、データ線ＤＬｊは、選択ＭＯＳＦＥＴＱdi
を介して複数の記憶トランジスタＭｉ１〜Ｍｉｍのドレ
インに接続される。同様に、これら１つのブロックを構
成する記憶トランジスタＭｉ１〜Ｍｉｍのソースは選択
ＭＯＳＦＥＴＱsiを介してソース線ＣＳＬに接続され
る。

【００１４】データ線は、センスラッチＳＬに接続され
る。このセンスラッチＳＬは、データ線のハイレベルと
ロウレベルを読み出してセンスするとともに、それをラ
ッチする機能を合わせ持つようにされる。このセンスラ
ッチＳＬは、特に制限されないが、センスアンプは、公
知のダイナミック型ＲＡＭに用いられるようなＣＭＯＳ
センスアンプと類似の回路が利用される。すなわち、セ
ンスアンプは、入力と出力とが交差接続された一対のＣ
ＭＯＳインバータ回路と、複数からなるＣＭＯＳインバ
ータ回路に動作電圧と回路の接地電圧を与えるパワース
イッチから構成される。

【００１５】センスラッチＳＬは、ライトデータを保持
するレジスタとしても利用される。すなわち、列スイッ
チを介して入出力線に接続されて、読み出し動作のとき
には、列スイッチにより選択されたものが、入出力線を
介してシリアルにアンプＳＡとデータ出力回路ＤＯＢに
伝えられて入出力端子Ｉ／Ｏから出力される。書込み動
作のときには、入出力端子Ｉ／Ｏからシリアルに入力さ
れた書込みデータが、入力バッファＤＩＢを通して入出
力線に伝えられ、列スイッチを通してデータ線に対応し
たラッチ回路としてのセンスラッチＳＬに取り込まれ、
全のデータの取り込みが終了すると、一斉に対応するデ
ータ線に伝えられて書込み動作が行われる。

【００１６】列スイッチは、Ｙアドレス信号ＡＹを受け
るＹアドレスバッファＹＡＤＢの出力信号をを受けるＹ
デコーダＹＤＣＢによ解読され、そこで形成された選択
信号によりセンスアンプの入出力ノードを入出力線に接
続させる。列デコーダは、特に制限されないが、アドレ
スカウンタを持ち、上記Ｙアドレス信号により初期値が
設定され、シリアルクロックＳＣを計数して連続的なＹ
アドレスを発生させて列スイッチの選択信号を形成す
る。上記シリアルに入力される書込みデータは、上記シ
リアルクロックに同期して入力され、シリアルに出力さ
れる読み出しデータは、上記シリアルクロックに同期し
て出力される。

【００１７】制御回路ＣＯＴは、チップイネーブル信号
／ＣＥ（本明細書では、スララッシュ／により、ロウレ
ベルがアクティブレベルであることを意味するバーを表
している。ただし、図面では従来の表記方法に従って、
上記バー信号は信号名を表すアルファベット文字の上に
横線を付することによって示されている。）、出力イネ
ーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ及びシ
リシルクロックＳＣを受けて、内部動作に必要な各種タ
イミング信号を発生させる。

【００１８】電圧発生回路ＶＰＳは、上記記憶ＭＯＳＦ
ＥＴの消去、書込み及び読み出し動作に必要な電圧を発
生させる。すなわち、ワード線選択駆動回路ＷＤＢｉに
対しては、電圧ＶＥＧ、ＶＥＶ、ＶＷＧ及びＶＷＶを供
給し、メインワード線選択駆動回路ＳＤＣＢｉには、電
圧ＶＷＳを供給する。そして、センスラッチＳＬには電
圧ＶＷＤを、ソース線電圧供給回路ＳＶＣには、電圧Ｖ
ＥＤを供給する。

【００１９】図２０には、この発明に係る記憶ＭＯＳＦ
ＥＴの動作を説明するためのバイアス図が示されてい
る。（Ａ）には消去状態が示されている。記憶ＭＯＳＦ
ＥＴはスタックドゲート構造とされる。ただし、フロー
ティングゲートと半導体基板との間のゲート絶縁膜は、
トンネル電流を流すような薄い酸化膜から構成される。
消去動作においては、コントロールゲートにＶＥＧが印
加され、ソースと基板にはＶＤＥが印加される。これに
より、基板とフローティングゲートとの間にトンネル電
流が流れるような高電界が発生し、基板側からフローテ
ィングゲートに向かって電子が注入される。これによ
り、記憶ＭＯＳＦＥＴは消去状態のときにはワード線の
選択レベルに対してオフ状態とされる。なお、ドレイン
はオープン状態（open）にされ、実質的な基板としての
ｎＷＥＬＬは電源電圧ＶＣＣが供給され、本来の基板ｐ
−ＳＵＢには、回路の接地電位が与えられる。

【００２０】上記図１９のメモリアレイＭＡＲにおい
て、記憶ＭＯＳＦＥＴＭｉ１〜Ｍｉｍは、複数個が１ブ
ロックとされてドレインとソースが共通化される。記憶
ＭＯＳＦＥＴの共通化されたドレインとデータ線ＤＬｊ
との間には、選択ＭＯＳＦＥＴＱdiが設けられる。ドレ
イン側の選択ＭＯＳＦＥＴＱdiは、上記消去動作ときに
はゲートに０Ｖが印加されることによってオフ状態にさ
れる。これにより、記憶トランジスタのドレインＭｉ１
〜Ｍｉｍは全てオープン状態にされる。ソース側の選択
ＭＯＳＦＥＴＱsiは、消去動作のときにはゲートにハイ
レベル（“Ｈ”）が印加されることによってオン状態に
される。それ故、記憶ＭＯＳＦＥＴの共通化されたソー
スと基板ｐ−ＷＥＬＬには上記電圧ＶＥＤが与えられ
る。

【００２１】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してデータ線に接
続したり、共通ソース線に接続する構成により、非選択
のメモリセルに対するストレスを軽減させることができ
る。すなわち、ワード線が選択され、データ線が非選択
状態にされたメモリセルや、逆にワード線が非選択状態
にされ、データ線が非選択状態にされることによって、
書き込み又は消去動作においてデータを保持すべきメモ
リセルに上記書き込み又は消去用の電圧が印加されるこ
とを防止するものである。この構成では、上記ブロック
内の小数のメモリセルにおいて上記のようなストレスが
かかるのみとなる。

【００２２】上記消去動作においては、上記のように基
板ＷＥＬＬにＶＥＤ（−４Ｖ）のような負電圧を印加
し、ワード線に＋１２Ｖのような選択電圧ＶＥＧを供給
する。これにより、ワード線単位での一括消去動作が行
われる。この実施例では、１つのワード線を１セクタの
ような記憶単位とされる。１セクタは、特に制限されな
いが、５１２バイトから構成される。すなわち、１つの
ワード線（物理的に１本という意味ではない）には、５
１２×８＝約４Ｋのメモリセルが接続される。この場
合、メモリアレイを８個設けるようにすれば、１本のワ
ード線には５１２個の記憶トランジスタが割り当てられ
るので、比較的小さな電流駆動能力しかもたないワード
ドライバを用いてもワード線の選択動作を高速にするこ
とができる。

【００２３】図２０（Ｂ）には、消去ベリファイ状態が
示されている。コントロールゲートにＶＥＶが印加さ
れ、ドレインにＶＤＬが印加される。そして、ソースと
基板には回路の接地電位が与えられる。上記電圧ＶＥＶ
に対してドレイン電流ＩＤが流れるなら、そのしきい値
電圧が電圧ＶＥＶ以下と判定されて消去不足とされる。
それ故、上記（Ａ）の消去動作を再び行うようにして、
消去状態でのしきい値電圧がＶＥＶより大きくなるよう
にされる。

【００２４】図２０（Ｃ）には、読み出し状態が示され
ている。コントロールゲートにＶＣＣが印加され、ドレ
インにＶＤＬが印加される。そして、ソースと基板には
回路の接地電位が与えられる。上記電圧ＶＣＣに対して
ドレイン電流ＩＤが流れるなら、書込み状態と判定さ
れ、ドレイン電流ＩＤが流れないなら消去状態とされ
る。このとき、ドレインには電圧ＶＤＬが与えられる。
この電圧ＶＤＬは、１Ｖ程度の低い電位とされ、読み出
し電圧ＶＤＬと選択電圧ＶＣＣによりトンネル電流が流
れてソフトライトが行われることがないようにされる。

【００２５】図２１（Ａ）には、書込み状態が示されて
いる。コントロールゲートにＶＤＷが印加され、ドレイ
ンにＶＤＷが印加される。書込みを行わない場合には、
ドレインには０Ｖが印加される。上記コントロールゲー
トの電圧ＶＤＷは、−９．５Ｖとされ、ドレイン電圧の
電圧ＶＤＷは４．５Ｖとされる。これにより、フローテ
ィングゲートとドレインとの間にトンネル電流が流れる
ような高電界が発生し、フローティングゲートからドレ
インに向かって電子が放出される。非選択のワード線は
ＶＣＣ（＋３Ｖ）にされており、上記ドレインが共通化
された非選択の記憶ＭＯＳＦＥＴのドレイン電圧ＶＤＷ
が与えられていても、トンネル電流が流れることがない
ようにされている。

【００２６】図２１（Ｂ）には、書込ベリファイ状態が
示されている。コントロールゲートにＶＷＶが印加さ
れ、ドレインにＶＤＬが印加される。そして、ソースと
基板には回路の接地電位が与えられる。上記電圧ＶＷＶ
に対してドレイン電流ＩＤが流れ無いなら、そのしきい
値電圧が電圧ＶＷＶ以上と判定されて書込不足とされ
る。それ故、上記（Ａ）の書込動作を再び行うようにし
て、書込状態でのしきい値電圧がＶＷＶより小さくなる
ようにされる。このような書込みベリファイと書込み動
作を繰り返して行うようにすることにより過剰書込みに
よるディプレッションモード化を防止する。

【００２７】図１には、この発明に係る電圧発生回路の
一実施例のブロック図が示されている。この実施例で
は、前記のような記憶ＭＯＳＦＥＴの消去、書込み及び
読み出し動作のために必要とされる多種類の電圧を高精
度で、効率よく形成するために次のような構成とされ
る。

【００２８】基準電圧発生回路では、後述するようなＭ
ＯＳＦＥＴのしきい値電圧に対応した高精度の基準電圧
ＶＲ（例えば０．７Ｖ）を発生させる。この基準電圧Ｖ
Ｒをプロセスバラツキを補償して所望の電圧を得るため
に、トリミング回路１が設けられる。このトリミング回
路１は、後述するようなヒューズ手段を備ており、基準
電圧ＶＲを形成するＭＯＳＦＥＴを選択的に並列接続さ
せることにより、等価的なチャンネル幅Ｌを調整するこ
とにより、基準電圧ＶＲに対して±１％の精度での微調
整を行うようにされる。

【００２９】基準電圧ＶＲは、分圧回路に供給されて基
準電圧ＶＲを中心として正及び負に分圧された多種類の
電圧ＶＲＣｊとＶＲＳｉが形成される。この分圧回路
は、基準電圧ＶＲそのものを分圧するものではなく、後
述するように基準電圧ＶＲを中心にして、±０．１Ｖ刻
みでの電圧を形成する。上記分圧電圧そのものもトリミ
ング回路２によりトリミングされて、プロセスバラツキ
に対して上記０．１Ｖ刻みのような電圧に設定される。
上記分圧電圧ＶＲＣｉは、電源電圧ＶＣＣを基準にした
電圧であり、ＶＣＣを基準にして−０．１Ｖ〜−２．０
Ｖの範囲で０．１Ｖ刻みの電圧を形成する。上記分圧電
圧ＶＲＳｉは、回路の接地電位を基準にして、０．１Ｖ
〜２．０Ｖの範囲で０．１Ｖ刻みの電圧を形成する。

【００３０】上記回路の接地電位を基準にした電圧ＶＲ
Ｓｉのうち、電圧ＶＥＧを形成するために必要とされる
複数の電圧ＶＲＳＩがセレクタ１に入力される。このセ
レクタ１は、トリミング回路３により指定された１つを
選んで昇圧回路に供給する。昇圧回路では、後述するよ
うにチャージポンプ回路の出力電圧が、上記選ばれた１
つの電圧ＶＲＳＩがｎ倍にされた電圧と、上記電圧ＶＲ
Ｓｉの中から１つＶＲＳｋが結線により選ばれてなる電
圧とが加算されてなる出力電圧ＶＥＧとなるように間欠
的に動作させられる。セレクタ１は、回路の簡素化のた
めに上記分圧回路で形成された多数の電圧ＶＲＳｉの中
から上記電圧ＶＥＧを形成するのに必要な少ない電圧に
絞り込んだ電圧ＶＲＳＩを用いるようにするものであ
る。これにより、セレクタ１及びトミンング回路３を必
要最小の回路で構成できる。

【００３１】電圧ＶＥＤは、上記分圧電圧ＶＲＣｊの中
から得ばれた１つをｎ倍にした電圧に分圧電圧ＶＲＳｉ
の中から選ばれた１つを加算することにより形成され
る。これらの各分圧電圧の選択は結線により行われる。
電圧ＶＥＶも、上記同様に分圧電圧ＶＲＳｋとそのｎ倍
昇圧電圧に分圧電圧ＶＲＳＩを加算して形成される。

【００３２】電圧ＶＷＤ、ＶＷＧ、ＶＷＶ及びＶＷＳ
も、基本的には上記分圧電圧の組み合わせにより形成さ
れる。ただし、これらの電圧を形成するに使用される分
圧電圧ＶＲＳｋは、回路の簡素化のために上記分圧電圧
ＶＲＳｉの中から選ばれた複数の電圧をセレクタ２によ
り指定された電圧とされる。このセレクタ２は、トリミ
ング回路４により形成された選択信号により、１つの電
圧を選んで出力させる。

【００３３】ここで、各電圧を形成するための倍率ｎ
は、それぞれにおいて区々であること、及び結線により
選ばれて各電圧発生回路に入力される電圧ＶＲＳｋやＶ
ＲＳＩもそれぞれの出力電圧に応じて選ばれるものであ
ることはいうまでもない。

【００３４】図２には、上記基準電圧発生回路の一実施
例の回路図が示されている。同図において、チャンネル
部分においてゲートに向かうような矢印が付加されたＭ
ＯＳＦＥＴはＮチャンネル型ＭＯＳＦＥＴであり、それ
と逆方向の矢印が付加されたＭＯＳＦＥＴはＰチャンネ
ル型ＭＯＳＦＥＴである。

【００３５】上記矢印が省略され、チャンネル部分が黒
く塗りつぶされたＭＯＳＦＥＴＱ３は、Ｎチャンネル型
のデプレッションモードのＭＯＳＦＥＴとされる。この
ＭＯＳＦＥＴＱ３に流れる電流Ｉ２は、ダイオード形態
とされたＰチャンネル型ＭＯＳＦＥＴＱ６に流れるよう
にされる。このＰチャンネル型ＭＯＳＦＥＴＱ６と電流
ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ５に
流れるミラー電流Ｉ１は、ダイオード形態にされたＮチ
ャンネル型ＭＯＳＦＥＴＱ１に供給される。

【００３６】上記ＭＯＳＦＥＴＱ６と電流ミラー形態に
されたＭＯＳＦＥＴＱ８及びＱ９により、上記電流Ｉ２
とＩ１が形成されて、電流Ｉ２はＭＯＳＦＥＴＱ４に流
し、電流Ｉ１はＭＯＳＦＥＴＱ２に流すようにする。そ
して、このＭＯＳＦＥＴＱ２のソース側には、Ｐチャン
ネル型ＭＯＳＦＥＴＱ７及びＮチャンネル型ＭＯＳＦＥ
ＴＱ１０とＱ１１からなる電流ミラー回路を通して上記
電流Ｉ１が流れるようにされる。上記ＭＯＳＦＥＴＱ４
は、ソースが接地電位に接続され、ゲートとドレインが
共通化されてダイオード構成とされる。このＭＯＳＦＥ
ＴＱ４の共通化されたゲートとドレインは、ＭＯＳＦＥ
ＴＱ２のゲートと接続され、ＭＯＳＦＥＴＱ２のソース
から基準電圧ＶＲを得るものである。

【００３７】基準電圧ＶＲは、ＭＯＳＦＥＴＱ４のゲー
ト，ソース間電圧ＶＧＳ４とＭＯＳＦＥＴＱ２のゲー
ト，ソース間電圧ＶＧＳ２との差電圧（ＶＧＳ４−ＶＧ
Ｓ２）として出力される。

【００３８】各ＭＯＳＦＥＴＱ１〜Ｑ４は、飽和領域で
動作させられるものとし、電流Ｉ１とＩ２に関し、次式
（１）と（２）が成立する。Ｉ１＝（１／２）×（Ｗ１／Ｌ１）×βｎ×（ＶＧＳ１−Ｖth1)² ＝（１／２）×（Ｗ２／Ｌ２）×βｎ×（ＶＧＳ２−Ｖth2)²・・・（１）Ｉ２＝（１／２）×（Ｗ３／Ｌ３）×βｎ×（ＶＧＳ３−Ｖth3)² ＝（１／２）×（Ｗ４／Ｌ４）×βｎ×（ＶＧＳ４−Ｖth4)²・・・（２）ここで、Ｗ１／Ｌ１〜Ｗ４／Ｌ４は、ＭＯＳＦＥＴＱ１
〜Ｑ４のチャンネル幅Ｗと、チャンネル長Ｌとのサイズ
比であり、βｎはＮチャンネル型ＭＯＳＦＥＴのチャン
ネル導電率である。ＶＧＳ１〜ＶＧＳ４は、ＭＯＳＦＥ
ＴＱ１〜Ｑ４のゲートとソース間の電圧であり、Ｖth1
〜Ｖth4 はＭＯＳＦＥＴＱ１〜Ｑ４のしきい値電圧であ
る。

【００３９】この回路において、ＭＯＳＦＥＴＱ２とＱ
４のしきい値電圧をＶth2 ＝Ｖth4のように等しく設定
し、サイズ比を次式（３）のように設定する。 α：１＝Ｗ１／Ｌ１：Ｗ２／Ｌ２＝Ｗ３／Ｌ３：Ｗ４／Ｌ４・・・・・（３）

【００４０】上記のような条件のもとでは、基準電圧Ｖ
Ｒは次式（４）により求められる。ＶＲ＝ＶＧＳ４−ＶＧＳ２＝α^1/2×（Ｖth1 −Ｖth3) ・・・・・（４）この式（４）から明らかなように、基準電圧ＶＲは、サ
イズ比αとＭＯＳＦＥＴＱ１とＱ３のしきい値電圧差
（Ｖth1 −Ｖth3)により求めることができる。言い換え
るならば、ＭＯＳＦＥＴＱ１とＱ３のしきい値電圧をイ
オン打ち込み等により異ならせるとき、そのプロセスバ
ラツキ分をサイズ比αの調整により補正するものであ
る。このため、ＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４
は、次のように形成される。

【００４１】一般にＭＯＳＦＥＴのチャンネル長さＬは
同じであり、チャンネル幅Ｗを変えることでＭＯＳＦＥ
Ｔのコンダクタンスが設定される。それ故、ＭＯＳＦＥ
ＴＱ２とＱ４の実質的なサイズであるチャンネル幅Ｗ２
とＷ４を１に設定すると、ＭＯＳＦＥＴＱ１とＱ３のサ
イズを調整して、所望の基準電圧Ｖｏとなるようにする
ものである。このため、同図では、ＭＯＳＦＥＴＱ１と
Ｑ３は、１つのＭＯＳＦＥＴで表しているが、実際には
半導体基板上には複数個のＭＯＳＦＥＴが形成されてお
り、前記図１のトリミング回路１を構成するヒューズ等
のプログラム手段により形成された制御電圧によりスイ
ッチ制御されるスイッチＭＯＳＦＥＴによって並列形態
にされるＭＯＳＦＥＴの数が切り換えられる。

【００４２】（Ｖth1 −Ｖth3)のプロセスバラツキを補
正する場合には、このプロセスバラツキは微小であるの
で、ＭＯＳＦＥＴＱ１とＱ３は、ＭＯＳＦＥＴＱ２とＱ
４より少し小さなチャンネル幅Ｗ１，Ｗ３を持つ固定Ｍ
ＯＳＦＥＴと、プロセスバラツキ分を補正するような微
小なチャンネル幅を持つ複数の調整用ＭＯＳＦＥＴを形
成しておいて、上記ヒューズ手段等による制御信号によ
って固定ＭＯＳＦＥＴに並列形態にされる調整用ＭＯＳ
ＦＥＴの数を設定すればよい。

【００４３】上記式（４）は、（Ｖth1 −Ｖth3)のよう
な差電圧をα^1/2に増幅させることができることを表し
ている。それ故、ＭＯＳＦＥＴＱ１とＱ３のチャンネル
幅をＭＯＳＦＥＴＱ２及びＱ４に比べてα倍に大きく設
定することにより、α^1/2に増増幅された基準電圧ＶＲ
を得ることができる。この場合には、基本となるα倍の
サイズにされた固定ＭＯＳＦＥＴに、上記プロセスバラ
ツキを補正するような小さなサイズのＭＯＳＦＥＴが上
記のトリミング回路１を構成するヒューズ手段等のよう
なプログラム素子により形成された制御信号により選択
的に並列形態に接続されるようにすればよい。

【００４４】図３には、上記分圧回路の一実施例の回路
図が示されている。同図においてＭＯＳＦＥＴに付され
た回路記号は、図面が見にくくなってしまうのを防ぐた
めに前記図２のものと一部重複しているが、それぞれは
別個の回路機能を持つものであると理解されたい。この
ことは、他の回路図においても同様である。

【００４５】Ｎチャンネル型ＭＯＳＦＥＴＱ５は、ゲー
トとドレインが接続されることによってダイオード形態
にされる。このＭＯＳＦＥＴＱ５に対してゲートが共通
接続されたＮチャンネル型ＭＯＳＦＥＴＱ６が設けられ
る。上記ＭＯＳＦＥＴＱ５に対してＱ５は、サイズ（Ｗ
／Ｌ）が大きく形成されて、サイズ比に対応した電流増
幅作用を持つようにされる。

【００４６】上記ＭＯＳＦＥＴＱ５のソース及びドレイ
ンには、電流ミラー回路を構成するＰチャンネル型ＭＯ
ＳＦＥＴＱ２とＱ１及びＮチャンネル型ＭＯＳＦＥＴＱ
９とＱ７による電流Ｉ１を流す電流源が設けられる。Ｍ
ＯＳＦＥＴＱ６のソースは、上記サイズ比に対応した電
流ＩＲを流す定電流源が設けられ、ドレインには上記電
流ミラー回路を構成するＭＯＳＦＥＴＱ２が設けられ
る。

【００４７】前記図２の基準電圧発生回路により形成さ
れり基準電圧ＶＲは、上記ＭＯＳＦＥＴＱ５のソースに
供給される。ＭＯＳＦＥＴＱ６のソース（ノードＮ１）
から出力電圧ＶＮ１を得る。上記のようにＭＯＳＦＥＴ
Ｑ５とＱ６のサイズ比（Ｗ５／Ｌ５：Ｗ６／Ｌ6 ）を電
流比Ｉ１：ＩＲにすることにより、両ＭＯＳＦＥＴＱ５
とＱ６のゲート，ソース間電圧が等しくなり、ＶＲ＝Ｖ
Ｎ１とすることができる。これにより、入力基準電圧Ｖ
Ｒと同じ電圧を出力する出力電圧源ＶＮ１を得ることが
できる。

【００４８】電流ミラー回路によりＭＯＳＦＥＴＱ４か
ら電流ＩＲを流すようにて、それを抵抗素子として作用
させられる直列形態のディプレッション型ＭＯＳＦＥＴ
に供給する。これらのディブレッション型ＭＯＳＦＥＴ
は、ゲートとドレインとが共通接続されている。そし
て、ＭＯＳＦＥＴＱ３、Ｑ８及びＱ９によりＭＯＳＦＥ
ＴＱ６に電流ＩＲを流すようにすると、ＭＯＳＦＥＴＱ
６の出力ノードＮ１と、ｋ個の直列ディプレッション型
ＭＯＳＦＥＴ回路とでは電流が流れなくされ、ｋ個のＭ
ＯＳＦＥＴには基準電圧ＶＲを印加することができる。

【００４９】これにより、ｋ個のＭＯＳＦＥＴからそれ
ぞれ分圧電圧を出力させることにより、ＶＲ／ｋのステ
ップでの分圧電圧を得ることができる。そして、上記基
準電圧ＶＲを基準にして、電源電圧側にも上記ＶＲ／ｋ
のステップで高くされるレベルシフトされた電圧を得る
ことができる。上記直列ＭＯＳＦＥＴの全体の数をｊと
すると、最大電圧は（ｊ／ｋ）ＶＲのようにできる。こ
の直列ＭＯＳＦＥＴの数を可変にすることにより、複数
の分圧電圧を全体として同時に調整することができる。
前記図１のトミリング回路２は、上記直列ＭＯＳＦＥＴ
の数ｋを調整するものである。

【００５０】上記のようにして形成された電流ＩＲは、
電流ミラーＭＯＳＦＥＴＱ１０を通して電源電圧ＶＣＣ
側に直列形態にされた上記同様なディプレンション型Ｍ
ＯＳＦＥＴに流すようにされる。これにより、電源電圧
ＶＣＣを基準にした分圧電圧ＶＲＣｊを得ることができ
る。

【００５１】図４には、電源回路の一実施例の回路図が
示されている。この回路は、図１の電圧ＶＥＧ等のよう
に正側の電圧を形成するものである。チャージポンプ回
路は、ｍ段からなり出力電圧ＶＯが所望の出力電圧より
若干高くなるような昇圧電圧を形成する。かかるチャー
ジポンプ回路には、ゲート回路を通して発振回路ＯＳＣ
により形成されたパルスが供給される。このゲート回路
を次の電圧比較回路ＣＭＰの出力により制御することに
より、上記チャージポンプ回路を間欠的に動作させるこ
とができる。

【００５２】特に制限されないが、発振回路ＯＳＣは、
制御信号ＰＳＥにより動作の制御が行われる。例えば、
かかる電圧発生回路が搭載される前記一括消去型ＥＥＰ
ＲＯＭがスタンバイモードや読み出しモードのときのよ
うにかかる出力電圧ＶＯを必要としないモードでは発振
回路自身の動作も停止させられることにより、低消費電
力とされる。

【００５３】上記チャージポンプ回路の出力端子と回路
の接地電位との間には、全体でｎ個のダイオード形態の
Ｐチャンネル型ＭＯＳＦＥＴと、１つのＰチャンネル型
ＭＯＳＦＥＴが直列形態に接続される。上記ダイオード
形態のＭＯＳＦＥＴのうち、回路の接地電位側に設けら
れたＭＯＳＦＥＴのソース電圧は、電圧比較回路ＣＭＰ
の反転入力（−）に供給される。この電圧比較回路ＣＭ
Ｐの非反転入力（＋）には、前記基準電圧ＶＲ１が印加
される。この基準電圧ＶＲ１は、前記分圧回路により形
成された電圧のうち、セレクタにより１つが選ばれたも
の、あるいは回路結線により選ばれた１つとされる。こ
の電圧ＶＲ１は、上記ダイオード形態のＭＯＳＦＥＴの
しきい値電圧以上の電圧とされる。上記１つのＭＯＳＦ
ＥＴのゲートには、微調整用の電圧ＶＲ２が印加され
る。この電圧ＶＲ２は、ｎ個のＭＯＳＦＥＴによりｎ段
刻みで設定された電圧に対して、上記分圧回路により形
成された微調整用の電圧である。この微調整用の電圧Ｖ
Ｒ２は、上記回路の接地電位側のＭＯＳＦＥＴの動作電
圧を確保する必要から、電圧ＶＲ１より高い電圧とされ
る。つまり、図３において、回路の接地電位からみて、
ｋ個以上のＭＯＳＦＥＴにより形成された分圧電圧とさ
れる。

【００５４】上記ダイオード形態の直列ＭＯＳＦＥＴに
電流が流れない状態では、電圧比較回路ＣＭＰの出力信
号がハイレベルとなり、ゲート回路を通して発振回路Ｏ
ＳＣの発振パルスがチャージポンプ回路に伝えられて昇
圧動作を開始する。この昇圧電圧により、上記ダイオー
ド列に電流が流れて、接地電位側のＭＯＳＦＥＴのソー
ス電圧が上記電圧ＶＲ１に達すると、電圧比較回路ＣＭ
Ｐの出力が反転してゲート回路を閉じてしまう。これに
より、チャージポンピング動作が停止してその状態を保
つ。このとき、上記接地電位側のＭＯＳＦＥＴのソース
とゲート間電圧は、上記基準電圧ＶＲ１と等しい。それ
故、上記電圧ＶＲ２がゲートに印加されてＭＯＳＦＥＴ
を含めてｎ個のＭＯＳＦＥＴには同じ電流が流れるか
ら、そのゲートとソース間電圧が等しくなり、ｎ倍の電
圧ＶＲ１となる。そして、１つのＭＯＳＦＥＴのゲート
には、微調整用の電圧ＶＲ２が印加されているで、それ
を基準にして上記ｎ個のＭＯＳＦＥＴのゲート，ソース
間電圧が積み重ねてなるｎ×ＶＲ１＋ＶＲ２のような電
圧を得ることができる。図面では、＊をもって×を表し
ている。つまり、チャージポンプ回路は、出力電圧ＶＯ
がｎ×ＶＲ１＋ＶＲ２になるとチャージポンプ作用を停
止し、それより下がるとチャージポンプ動作を行うとい
う間欠的な動作によってｎ×ＶＲ１＋ＶＲ２のような電
圧を形成するものである。

【００５５】図５には、別の電源回路の一実施例の回路
図が示されている。この回路は、図１の電圧ＶＷＧ等の
ように負側の電圧を形成するものである。チャージポン
プ回路は、前記同様に複数段からなり出力電圧ＶＯが所
望の出力電圧より絶対値的に若干高くなるような昇圧電
圧を形成する。かかるチャージポンプ回路には、ゲート
回路を通して発振回路ＯＳＣにより形成されたパルスが
供給される。このゲート回路を次の電圧比較回路ＣＭＰ
の出力により制御することにより、上記チャージポンプ
回路を間欠的に動作させることができる。

【００５６】上記チャージポンプ回路の出力端子と回路
の接地電位との間には、全体でｎ個のダイオード形態の
Ｎチャンネル型ＭＯＳＦＥＴと、１つのＮチャンネル型
ＭＯＳＦＥＴが直列形態に接続される。上記ダイオード
形態のＭＯＳＦＥＴのうち、電源電圧ＶＣＣ側に設けら
れたＭＯＳＦＥＴのソース電圧は、電圧比較回路ＣＭＰ
の非反転入力（＋）に供給される。この電圧比較回路Ｃ
ＭＰの反転入力（−）には、前記基準電圧ＶＲ１が印加
される。この基準電圧ＶＲ１は、前記分圧回路により形
成された電圧のうち、セレクタにより１つが選ばれたも
の、あるいは回路結線により選ばれた１つとされる。こ
の電圧ＶＲ１は、電源電圧ＶＣＣを基準にしたときの上
記ダイオード形態のＭＯＳＦＥＴのしきい値電圧以上の
電圧とされる。上記１つのＭＯＳＦＥＴのゲートには、
微調整用の電圧ＶＲ２が印加される。この電圧ＶＲ２
は、ｎ個のＭＯＳＦＥＴによりｎ段刻みで設定された電
圧に対して、上記分圧回路により形成された微調整用の
電圧である。この実施例回路におていも、前記図４の回
路と同じ原理により、上記のように電源電圧ＶＣＣを基
準にして、ｎ×（ＶＲ１−ＶＣＣ）と微調整用の電圧Ｖ
Ｒ２が加算された電圧を形成することができる。

【００５７】図６には、更に別の電源回路の一実施例の
回路図が示されている。この実施例では、入力電圧ＶＲ
をそのまま出力させるインピーダンス変換回路の例であ
り、図１の電圧ＶＷＶを形成する回路に利用される。差
動回路からなる電圧比較回路ＣＭＰの反転入力（−）に
入力電圧ＶＲを供給し、その出力電圧をＮチャンネル型
の出力ＭＯＳＦＥＴのゲートに供給し、そのソースから
出力電圧ＶＯを得るとともに、非反転入力（＋）に帰還
させるものである。この構成より、出力電圧ＶＯと入力
電圧ＶＲが一致するように出力ＭＯＳＦＥＴのゲート電
圧が制御されて、かかるソースフォロワ形態の出力ＭＯ
ＳＦＥＴによりインピーダンス変換が行われる。

【００５８】図７には、図１のセレクタ制御回路とセレ
クタ回路の一実施例の回路図が示されている。セレクタ
制御回路は、セレクタ回路の指定する機能と、擬似的に
ヒューズ切断信号を入力する機能とを合わせ持つように
された電極ＴＭ０，ＴＭ１及びＴＭ２が設けられる。こ
れらの電極ＴＭ０〜ＴＭ２には、黒三角で示されている
ようにプルダウン抵抗が設けられることによって、定常
的にはロウレベルにされている。

【００５９】上記電極ＴＭ０〜ＴＭ２から入力されるセ
レクタ指定信号は、ラッチ回路ＬＴＣに取り込まれる。
これらのラッチ回路ＬＴＣは、電極ＴＭＣＬＫから供給
される信号がロウレベルのときに、図８に具体的回路が
示されているように、入力端子Ｄの信号をスルーし、上
記信号がハイレベルときに上記取り込まれた信号を保持
する。

【００６０】つまり、プロービング工程等において電極
ＴＭＣＬＫをロウレベルにしておいて、電極ＴＭ０〜Ｔ
Ｍ２により最大６個までのセレクタ回路を指定する信号
を供給し、電極ＴＭＣＬＫをハイレベルにしてそれをラ
ッチ回路ＬＴＣに保持させる。上記３ビットの信号によ
り最大８個のセレクタ回路を指定できるが、全ビット０
はオールリセット状態とされ、全ビット１はホールド状
態で擬似トリミングを禁止するために用いられる。

【００６１】図１０のタイミング図に示すように、ＴＭ
ＣＬＫの立ち上がりにより、セレクタ回路を指定するヒ
ューズデコーダ選択アドレスＴＭ０〜ＴＭ３をラッチ回
路ＬＴＣに取り込む。これにより、１つのセレクタ回路
がデコーダが選択信号を形成し、上記信号ＴＭ０〜ＴＭ
３からなる擬似切断信号をヒューズ回路ＦＵＳに入力し
て、そこに設けられたラッチ回路に保持させる。以後、
ＴＭＣＬＫをロウレベルにして、次のヒューズデコーダ
選択アドレスを入力し、それをラッチ回路に保持させて
おいて、それに対応した切断情報を入力する。リセット
信号／ＲＥＳＥＴがロウレベルからハイレベルに変化す
ると、信号ＲＳＴＯＮＢが一定期間ロウレベルとなり、
このとき切断されてヒューズ情報がラッチされる。電源
投入時において、内部信号／ＲＥＳＥＴがロウレベルに
なるため、回路内部の初期設定が行われる。

【００６２】図９には、ヒューズ回路の一実施例の回路
図が示されている。電源電圧ＶＣＣ側にヒューズＦが設
けられる。このヒューズＦの他端側には、擬似切断用の
Ｐチャンネル型ＭＯＳＦＥＴＱ１と、通常動作用のＰチ
ャンネル型ＭＯＳＦＥＴＱ２が並列形態に設けられる。
これらのＭＯＳＦＥＴＱ１とＱ２の他端側には、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４のソースが接続され
る。このＭＯＳＦＥＴＱ３とＱ４のドレインには、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ５とＱ６のドレインが接続さ
れる。これらのＭＯＳＦＥＴＱ３〜Ｑ６のドレインは、
共通接続されて出力ノードとされる。Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６と回路の接地電位との間には、高
抵抗素子として作用するＮチャンネル型ＭＯＳＦＥＴＱ
７が設けられる。このＭＯＳＦＥＴＱ７のゲートには、
定常的に電源電圧ＶＣＣが供給されている。

【００６３】ヒューズＦの切断の有無を読み出すタイミ
ングパルスＳＴは、Ｎチャンネル型ＭＯＳＦＥＴＱ５の
ゲートと上記Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲート
に供給される。また、タイミングパルスＳＴは、図示し
ないインバータ回路を通して反転された信号ＳＢとして
Ｐチャンネル型ＭＯＳＦＥＴＱ３のゲートに供給され
る。上記出力ノードの電位は、インバータ回路Ｎ１に入
力される。このインバータ回路Ｎ１の出力信号は、一方
においてＰチャンネル型ＭＯＳＦＥＴＱ３のゲートに帰
還され、他方においてＮチャンネル型ＭＯＳＦＥＴＱ６
のゲートに帰還される。上記インバータ回路Ｎ１の出力
信号は、縦列形態のインバータ回路Ｎ２，Ｎ３に供給さ
れ、インバータ回路Ｎ２から信号ＤＴが出力され、イン
バータ回路Ｎ３の出力から反転信号ＤＢが出力される。

【００６４】タイミングパルスＳＴがハイレベルにされ
ると、ＭＯＳＦＥＴＱ５とＱ３がオン状態にされ、ＭＯ
ＳＦＥＴＱ２がオフ状態にされる。このとき、擬似切断
信号Ｐはロウレベルにされており、ＭＯＳＦＥＴＱ１は
オン状態にされている。もしも、ヒューズＦが切断され
ていないと、ヒューズＦの抵抗値に比べてＭＯＳＦＥＴ
Ｑ５の抵抗値が大きくされているから、ハイレベルの信
号がインバータ回路ＩＶ２に入力される。インバータ回
路Ｎ１の出力信号はロウレベルとなり、Ｐチャンネル型
ＭＯＳＦＥＴＱ３をオン状態とさせるのでラッチがかか
る。このとき、インバータ回路Ｎ１のロウレベルの出力
信号により、Ｎチャンネル型ＭＯＳＦＥＴＱ６がオフ状
態になってヒューズＦに直流電流が流れるのを防止す
る。タイミングパルスＳＴは、上記の読み出しが終了す
るとロウレベルになっており、ＭＯＳＦＥＴＱ３及びＱ
５は共にオフ状態になっている。

【００６５】タイミングパルスＳＴがハイレベルのと
き、もしも、ヒューズＦが切断されていると、オン状態
のＭＯＳＦＥＴＱ７によりロウレベルの信号がインバー
タ回路Ｎ１に入力される。これにより、インバータ回路
Ｎ１の出力信号のハイレベルとなり、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ５がオン状態となってラッチがかかる。イ
ンバータ回路Ｎ１のハイレベルの出力信号により、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ４がオフ状態になる。もし
も、ヒューズＦが切断されているにもかかわらず大きな
抵抗値をもってリーク電流を流すような場合でも、上記
ＭＯＳＦＥＴＱ３のオフ状態により低消費電力とするこ
とができる。

【００６６】擬似切断状態とするときには、信号Ｐがハ
イレベルにされる。これにより、ヒューズＦを切断させ
ない状態でも、電流パスが形成されないから上記切断状
態と同じようにインバータ回路Ｎ１の入力をロウレベル
にセットし、それを保持させることができる。

【００６７】図１１には、この発明に係る電圧発生回路
の他の一実施例のブロック図が示されている。この実施
例では、寿命試験用を行うために電源電圧ＶＣＣの上昇
に比例した高い電圧を発生させて初期不良の洗い出しを
行うようにするものである。この場合、記憶トランジス
タの書込み・消去のためにコントロールゲートとチャン
ネル間、コントロールゲートとドレイン間の相対的電圧
は、通常動作時と同じにする必要から、各電圧のうち電
源電圧ＶＣＣに比例して高くされる電圧と、電源電圧に
無関係に一定の電圧にされるものからなる。

【００６８】この実施例では、前記図１の電圧発生回路
に寿命試験時の基準電圧発生回路が新たに付加される。
電圧変換回路は、電源電圧ＶＣＣを基準にした電圧ＶＲ
ＢＣを形成する。セレクタ３は、前記電源電圧ＶＣＣを
基準にして形成された分圧電圧ＶＲＣｊのうち、少ない
数に絞り込まれてなる分圧電圧ＶＲＣｋをトリミング回
路５により選択して電圧変換回路に供給する。

【００６９】上記電圧変換回路は、図１２に具体的回路
図が示されているように、結線により選ばれた基準電圧
ＶＲＳｋがゲートに供給されたＮチャンネル型ＭＯＳＦ
ＥＴと、それにｎ個直列接続されてなるダイオード形態
のＮチャンネル型ＭＯＳＦＥＴと、その他端と電源電圧
ＶＣＣとの間に設けられ、上記セレクタ３を通して入力
された電圧電圧ＶＲＣｋがゲートに印加されたＭＯＳＦ
ＥＴから構成される。これらのＭＯＳＦＥＴは、全てが
同じサイズとされる。電圧変換回路は、上記回路の接地
電位側に設けられたＭＯＳＦＥＴのドレインから出力電
圧ＶＲＢＣを送出する。

【００７０】この電圧変換回路の動作は、次の通りであ
る。基準電圧ＶＲＳｋがゲートとソースに印加されるＭ
ＯＳＦＥＴにより基準電流が流れ、それが他の直列形態
のＭＯＳＦＥＴにも流れるので、ｎ個のダイオード形態
のＭＯＳＦＥＴのゲートとソース間電圧は、上記基準電
圧ＶＲＳｋに等しくなる。そして、電源電圧側のＭＯＳ
ＦＥＴのゲートには、電源電圧ＶＣＣに追従して変化す
る基準電圧ＶＲＣｋが印加されているので、それを基準
にしてｎ＋１個分のＭＯＳＦＥＴのゲート，ソース間電
圧によりレベルシフトされた電圧が出力される。ここ
で、上記各ＭＯＳＦＥＴには、上記上記基準電圧ＶＲＳ
ｋがゲートとソース間に印加されたＭＯＳＦＥＴにより
形成された同じ電流が流れるので、出力電圧ＶＲＣＢ
は、ＶＣＣ−（ｎ＋１）×ＶＲＳｋ−ＶＲＣｋのような
電圧となる。

【００７１】図１１において、上記電源電圧ＶＣＣの変
化に追従して変化する電圧ＶＲＢＣは、比較回路に供給
される。この比較回路の他方の入力には基準電圧ＶＲＳ
ｋが印加されている。この比較回路は、通常の意味での
電圧比較動作を行うものではなく、上記２つの電圧のう
ちいずれか高い方の電圧を選んで出力させる。

【００７２】図１３には、上記比較回路の一実施例の回
路図が示されている。この回路は、２つの差動形態にさ
れたＮチャンネル型ＭＯＳＦＥＴＱ１とＱ２のゲートに
ソース上記電圧ＶＲＳｋとＶＲＢＣが供給される。そし
て、上記ＭＯＳＦＥＴＱ１，Ｑ２とソースが共通化され
たＮチャンネル型ＭＯＳＦＥＴＱ３が設けられ、そのゲ
ートとドレインが共通化されて定電流源Ｉ２が流れるよ
うにされる。これらのＭＯＳＦＥＴＱ１〜Ｑ３は同じサ
イズとされる。上記ＭＯＳＦＥＴＱ１〜Ｑ３の共通化さ
れたソースには定電流源Ｉ３が設けられる。この定電流
源Ｉ３の電流は、上記定電流源Ｉ２の電流の２倍の電流
となるように設定されている。これらの定電流源Ｉ２と
Ｉ３は、基準となる電流源を電流ミラー回路を用いてそ
のＭＯＳＦＥＴのサイズ比により上記のような電流比に
なるようにされる。

【００７３】ＶＲＳｋ＞ＶＲＢＣのときには、ＭＯＳＦ
ＥＴＱ１がオン状態にされる。それ故、ＭＯＳＦＥＴＱ
１とＱ３に同じ電流Ｉ２が流れる。これにより、ＭＯＳ
ＦＥＴＱ１のゲートに印加された電圧ＶＲＳｋがＭＯＳ
ＦＥＴＱ１のゲート，ソース及びＭＯＳＦＥＴＱ３のソ
ース，ゲートを通して出力される。上記とは逆に、ＶＲ
Ｓｋ＜ＶＲＢＣのときには、ＭＯＳＦＥＴＱ２がオン状
態にされる。それ故、ＭＯＳＦＥＴＱ２とＱ３に同じ電
流Ｉ２が流れる。これにより、ＭＯＳＦＥＴＱ２のゲー
トに印加された電圧ＶＲＢＣがＭＯＳＦＥＴＱ２のゲー
ト，ソース及びＭＯＳＦＥＴＱ３のソース，ゲートを通
して出力される。このようにして、出力電圧ＶＲＢＳ
は、上記２つの電圧ＶＲＳｋ，ＶＲＢＣのうち高い方の
電圧に等しくされる。

【００７４】図１１において、上記のような比較回路の
出力電圧ＶＲＢＳは、分圧回路に供給される。この分圧
回路により比較回路の出力電圧ＶＲＢＳを基準にした複
数種類の分圧電圧ＶＲＢｍが形成される。

【００７５】図１４には、上記分圧回路の一実施例の回
路図が示されている。この実施例においても、前記図３
の分圧回路と同様に、ディプレッション型ＭＯＳＦＥＴ
を抵抗素子として用いる。つまり、ゲートとドレインが
接続されたディプレッション型ＭＯＳＦＥＴを直列形態
に接続して、そのほぼ中点に上記基準電圧ＶＲＢＳを印
加する。そして、上記直列回路の両端には定電流源ＩＲ
を設ける。これにより、図３の分圧回路と同様に、基準
電圧ＶＲＢＳを中心にして、トリミング回路２により調
整された分圧電圧ＶＲＢｍを得ることができる。

【００７６】図１１においては、前記図１の分圧電圧Ｖ
ＲＳｉやＶＲＳＩに代えて上記分圧電圧ＶＲＢｍを用い
て電圧ＶＥＧ、ＶＥＤ、ＶＥＶ、ＶＷＤ及びＶＷＶが形
成される。これにより、これらの各電圧は寿命試験のた
めに電源電圧ＶＣＣを一定値以上に高くすると、電源電
圧ＶＣＣに対応して高くされる基準電圧ＶＲＢＣに基づ
いて変化する電圧とされる。

【００７７】図１５と図１６には、電圧特性図が示され
ている。（Ａ）には、基準電圧ＶＲの電圧特性図が示さ
れており、動作電圧以上では電源電圧ＶＣＣの上昇に無
関係に一定の電圧とされる。（Ｂ）には、かかる基準電
圧ＶＲに基づいて形成される分圧電圧ＶＲＳｉの電圧特
性が示されている。この分圧電圧ＶＲＳｉは、回路の接
地電位に対応して一定とされる複数からなる電圧とされ
る。図１６には、上記基準電圧ＶＲに基づいて形成され
る分圧電圧ＶＲＣｊの特性図が示されている。この分圧
電圧ＶＲＣｊは、電源電圧ＶＣＣに対応して一定とされ
る複数からなる電圧とされる。

【００７８】図１７には、図１１の寿命試験時の基準電
圧発生回路の電圧特性図が示されている。（Ａ）におい
て、電圧ＶＲＢＣは、電源電圧ＶＣＣが動作電圧に達す
るとそれに対応して変化する。これに対して、前記基準
電圧ＶＲＳｋが一定の電圧であるので、電源電圧ＶＣＣ
の上昇により電位関係が逆転する前後で、出力される基
準電圧ＶＲＢＳはＶＲＳｋからＶＲＢＣに切り換えられ
る。（Ｂ）においては、上記のような基準電圧ＶＲＢＳ
の切り換えにより、分圧電圧ＶＲＢｍがある電圧を境に
一定電圧から電源電圧ＶＣＣに依存した電圧に切り換え
られる。

【００７９】図１８には、図１１の電圧発生回路を用い
た一括消去型ＥＥＰＲＯＭの動作を説明するための電圧
特性図が示されている。電源電圧ＶＣＣが比較的低い動
作保証範囲では、各電圧は電源電圧の変化に対して一定
の関係を保つように設定されるている。

【００８０】電源電圧ＶＣＣを上記動作保証範囲を超え
て大きくし、試験範囲に入ると電源電圧ＶＣＣの上昇に
比例して各電圧は高くされる。このとき、書込み時のデ
ータ線電圧ＶＤＷ及びコントロールゲートの電位ＶＷＧ
は一定に保たれる。この理由は、書込み時のメモリセル
ゲート電圧ＶＷＧが一定にあるため、ＶＤＷを一定にし
ないと書込み時電圧が一定に保てないためである。これ
に対して、消去用の電圧は、ＶＥＧとＶＥＤを電源電圧
ＶＣＣに対して相対的関係を一定に保ち、動作保証範囲
と同様な電圧により消去動作を行うようにされる。

【００８１】

【表１】

【００８２】上記表１には、各電源の電圧値の具体的な
数値が示されている。基準電圧ＶＲ１とＶＲ２及びｎ
は、図４及び図５の基準電圧と直列ＭＯＳＦＥＴの段数
に対応している。電源電圧ＶＣＣの３−３．６は、３．
０Ｖ〜３．６Ｖの意味である。

【００８３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）所望の内部電圧により高くされた昇圧電圧を形
成するチャージポンプ回路を、基準電圧に基づいて形成
された複数種類の分圧電圧のうち特定の電圧をｎ倍にし
た電圧と、所定の分圧電圧とを加算されてなる所望の内
部電圧となるように間欠的に動作させることにより、安
定した任意の電圧を効率よく形成することができるとい
う効果が得られる。

【００８４】（２）上記２つの電圧が加算されてなる
所望の内部電圧を形成する回路として、上記チャージポ
ンプ回路の出力端子と回路の接地電位又は電源電圧との
間に設けられたｎ個のダイオード形態にされたＭＯＳＦ
ＥＴに、上記調整用の分圧電圧がゲートに印加されたＭ
ＯＳＦＥＴを設けるとともに、ダイオード形態にされて
なるＭＯＳＦＥＴを直列に挿入し、そのドレイン電圧と
基準電圧とが一致するようにチャージポンプ回路を間欠
的に動作させることにより、ダイオード形態のＭＯＳＦ
ＥＴと電圧比較回路という簡単な構成により任意の電圧
を形成することができるという効果が得られる。

【００８５】（３）上記電圧発生回路は、チャージポ
ンプ回路を間欠的に動作させることにより所望の電源電
圧を得るものであるため、低消費電力にできるという効
果が得られる。

【００８６】（４）エンハンスメント型ＭＯＳＦＥＴ
とディプレッション型ＭＯＳＦＥＴとのしきい値電圧差
を利用して形成するとともに、両ＭＯＳＦＥＴのサイズ
比により微調整を行うことにより、プロセスバラツキに
対して高精度に所望の基準電圧を得ることができるとい
う効果が得られる。

【００８７】（５）上記電圧比較回路に入力される基
準電圧は、上記分圧回路により形成された分圧電圧のう
ち、ヒューズの切断の有無により形成された選択信号に
より選択されたものが伝えられるようにすることによ
り、プロセスバラツキを含めて所望の電圧を高精度に得
ることができるという効果が得られる。

【００８８】（６）上記基準電圧を電源電圧を基準に
した寿命試験用の基準電圧発生回路を含むものとし、電
源電圧が所定の電圧以上にされたときには寿命試験用の
基準電圧に切り換えらるようにすることにより、初期不
良の洗い出しを効率よく行うようにすることができると
いう効果が得られる。

【００８９】（７）コントロールゲートと基板との間
での相対的な電位関係によりトンネル絶縁膜を介して基
板側からフローティングゲートに電荷を注入して消去動
作を行い、上記コントロールゲートとドレインとの相対
的な電位関係により上記トンネル絶縁膜を介してフロー
ティングゲートからドレイン側に電荷を放出させて書込
み動作を行うようにした記憶トランジスタを用いてなる
一括消去型不揮発性記憶回路に対して、かかる記憶トラ
ンジスタへの書込み、消去及び読み出し動作のために必
要とされる複数の電圧を形成する電源回路として、所望
の内部電圧により高くされた昇圧電圧を形成するチャー
ジポンプ回路を、基準電圧に基づいて形成された複数種
類の分圧電圧のうち特定の電圧をｎ倍にした電圧と、所
定の分圧電圧とを加算されてなる所望の内部電圧となる
ように間欠的に動作させることにより、多種類からなる
電圧を安定的に効率よく形成することができるという効
果が得られる。

【００９０】（８）上記基準電圧として電源電圧を基
準にした寿命試験用の基準電圧発生回路を備え、電源電
圧が所定の電圧以上にされたときには寿命試験用の基準
電圧に切り換えられ、かかる寿命試験における消去時及
び書込み時のメモリセル印加電圧は上記電源電圧を基準
にして相対的変化させて一定電圧にすることにより、加
速試験を行いつつ、書込みと消去が可能になるという効
果が得られる。

【００９１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ージポンプ回路を間欠的に動作させる制御回路は、前記
のような基準電圧に基づいて出力電圧が所望の電圧にな
るように制御するものであれば何であってもよい。一括
消去型不揮発性記憶装置の記憶ＭＯＳＦＥＴの構成は、
前記のようにトンネル電流より、消去と書込みが行われ
るようなものであればよい。

【００９２】この発明は、多種類の内部電圧を必要とす
る各種半導体集積回路装置に広く利用することができ
る。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所望の内部電圧により高く
された昇圧電圧を形成するチャージポンプ回路を、基準
電圧に基づいて形成された複数種類の分圧電圧のうち特
定の電圧をｎ倍にした電圧と、所定の分圧電圧とを加算
されてなる所望の内部電圧となるように間欠的に動作さ
せることにより、安定した任意の電圧を効率よく形成す
ることができる。

【００９４】上記２つの電圧が加算されてなる所望の内
部電圧を形成する回路として、上記チャージポンプ回路
の出力端子と回路の接地電位又は電源電圧との間に設け
られたｎ個のダイオード形態にされたＭＯＳＦＥＴに、
上記調整用の分圧電圧がゲートに印加されたＭＯＳＦＥ
Ｔを設けるとともに、ダイオード形態にされてなるＭＯ
ＳＦＥＴを直列に挿入し、そのドレイン電圧と基準電圧
とが一致するようにチャージポンプ回路を間欠的に動作
させることにより、ダイオード形態のＭＯＳＦＥＴと電
圧比較回路という簡単な構成により任意の電圧を形成す
ることができる。

【００９５】上記電圧発生回路は、チャージポンプ回路
を間欠的に動作させることにより所望の電源電圧を得る
ものであるため低消費電力にできる。

【００９６】エンハンスメント型ＭＯＳＦＥＴとディプ
レッション型ＭＯＳＦＥＴとのしきい値電圧差を利用し
て形成するとともに、両ＭＯＳＦＥＴのサイズ比により
微調整を行うことにより、プロセスバラツキに対して高
精度に所望の基準電圧を得ることができる。

【００９７】上記電圧比較回路に入力される基準電圧
は、上記分圧回路により形成された分圧電圧のうち、ヒ
ューズの切断の有無により形成された選択信号により選
択されたものが伝えられるようにすることにより、プロ
セスバラツキを含めて所望の電圧を高精度に得ることが
できる。

【００９８】上記基準電圧を電源電圧を基準にした寿命
試験用の基準電圧発生回路を含むものとし、電源電圧が
所定の電圧以上にされたときには寿命試験用の基準電圧
に切り換えらるようにすることにより、初期不良の洗い
出しを効率よく行うようにすることができる。

【００９９】コントロールゲートと基板との間での相対
的な電位関係によりトンネル絶縁膜を介して基板側から
フローティングゲートに電荷を注入して消去動作を行
い、上記コントロールゲートとドレインとの相対的な電
位関係により上記トンネル絶縁膜を介してフローティン
グゲートからドレイン側に電荷を放出させて書込み動作
を行うようにした記憶トランジスタを用いてなる一括消
去型不揮発性記憶回路に対して、かかる記憶トランジス
タへの書込み、消去及び読み出し動作のために必要とさ
れる複数の電圧を形成する電源回路として、所望の内部
電圧により高くされた昇圧電圧を形成するチャージポン
プ回路を、基準電圧に基づいて形成された複数種類の分
圧電圧のうち特定の電圧をｎ倍にした電圧と、所定の分
圧電圧とを加算されてなる所望の内部電圧となるように
間欠的に動作させることにより、多種類からなる電圧を
安定的に効率よく形成することができる。

【０１００】上記基準電圧として電源電圧を基準にした
寿命試験用の基準電圧発生回路を備え、電源電圧が所定
の電圧以上にされたときには寿命試験用の基準電圧に切
り換えられ、かかる寿命試験における消去時及び書込み
時のメモリセル印加電圧は上記電源電圧を基準にして相
対的変化させて一定電圧にすることにより、加速試験を
行いつつ、書込みと消去が可能になる。

【図面の簡単な説明】

【図１】この発明に係る電圧発生回路の一実施例を示す
ブロック図である。

【図２】図１の基準電圧発生回路の一実施例を示す回路
図である。

【図３】図１の分圧回路の一実施例を示す回路図であ
る。

【図４】図１の電源回路の一実施例を示す回路図であ
る。

【図５】図１の別の電源回路の一実施例を示す回路図で
ある。

【図６】図１の更に別の電源回路の一実施例を示す回路
図である。

【図７】図１のセレクタ制御回路とセレクタ回路の一実
施例を示す回路図である。

【図８】図７のラッチ回路の一実施例を示す回路図であ
る。

【図９】図７のヒューズ回路の一実施例を示す回路図で
ある。

【図１０】図７の動作を説明するためのタイミング図で
ある。

【図１１】この発明に係る電圧発生回路の他の一実施例
を示すブロック図である。

【図１２】上記図１１の電圧変換回路の一実施例を示す
回路図である。

【図１３】図１１の比較回路の一実施例を示す回路図で
ある。

【図１４】図１１の分圧回路の一実施例を示す回路図で
ある。

【図１５】この発明を説明するための電圧特性図であ
る。

【図１６】この発明を説明するための他の電圧特性図で
ある。

【図１７】この発明を説明するための更に他の電圧特性
図である。

【図１８】この発明に係る一括消去型不揮発性記憶装置
の動作を説明するための電圧特性図である。

【図１９】この発明に係る一括消去型不揮発性記憶装置
の一実施例を示す概略ブロック図である。

【図２０】図１９の記憶トランジスタの動作を説明する
ための素子断面図である。

【図２１】図１９の記憶トランジスタの他の動作を説明
するための素子断面図である。

【符号の説明】

Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、ＯＳＣ…発振回路、ＣＭ
Ｐ…電圧比較回路、ＬＴＣ…ラッチ回路、ＦＵＳ…ヒュ
ーズ回路、ＡＸ…Ｘアドレス信号、ＸＡＤＢ…Ｘアドレ
スバッファ、ＡＹ…Ｙアドレス信号、ＹＡＤＢ…Ｙアド
レスバッファ、ＭＡＲ…メモリアレイ、ＳＬ…センスラ
ッチ、ＷＤＢｉ…ワード線選択駆動回路、ＳＤＣＢｉ…
メインワード線選択駆動回路、ＳＡ…増幅回路、ＤＯＢ
…データ出力回路、ＤＩＢ…データ入力回路、ＳＶＣ…
ソース電圧供給回路、ＣＮＴ…制御回路、ＶＰＳ…電圧
発生回路。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 27/04 Ｂ 29/78 ３７１ (72)発明者久米均東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】基準電圧発生回路と、所望の内部電圧に
より高くされた昇圧電圧を形成するチャージポンプ回路
と、上記基準電圧に基づいて複数種類の分圧電圧を形成
する分圧回路と、上記チャージポンプ回路の出力電圧が
上記分圧電圧をｎ倍した電圧と微調整用に選ばれた所定
の分圧電圧とが加算されてなる所望の内部電圧となるよ
うにかかるチャージポンプ回路を間欠的に動作させる制
御回路とを備えてなることを特徴とする半導体集積回路
装置。
【請求項２】上記２つの電圧が加算されてなる所望の
内部電圧を形成する制御回路は、上記チャージポンプ回
路の出力端子と回路の接地電位又は電源電圧との間に設
けられたｎ個のダイオード形態にされたＭＯＳＦＥＴ
と、上記回路の接地電位又は電源電圧に設けられたダイ
オード形態のＭＯＳＦＥＴのドレイン電圧と上記分圧電
圧を受ける電圧比較回路と、この電圧比較回路の出力電
圧により上記チャージポンプ回路に供給される入力パル
スを制限するゲート回路と、ｎ個の直列ダイオード列に
直列に挿入されて、ゲートに加算されるべき電圧が供給
されてなるＭＯＳＦＥＴからなるものであることを特徴
とする請求項１の半導体集積回路装置。
【請求項３】上記基準電圧発生回路は、エンハンスメ
ント型ＭＯＳＦＥＴとディプレッション型ＭＯＳＦＥＴ
とのしきい値電圧差を利用して形成されるものであり、
両ＭＯＳＦＥＴのサイズ比により微調整が可能にされる
ものであることを特徴とする請求項１又は請求項２の半
導体集積回路装置。
【請求項４】上記電圧比較回路に入力される基準電圧
は、上記分圧回路により形成された分圧電圧のうち、ヒ
ューズの切断の有無により形成された選択信号により選
択されたものが伝えられるものであることを特徴とする
請求項１又は請求項２の半導体集積回路装置。
【請求項５】上記基準電圧は、電源電圧を基準にした
寿命試験用の基準電圧発生回路を含み、電源電圧が所定
の電圧以上にされたときには寿命試験用の基準電圧に切
り換えられるものであることを特徴とする請求項１の半
導体集積回路装置。
【請求項６】コントロールゲートと基板との間での相
対的な電位関係によりトンネル絶縁膜を介して基板側か
らフローティングゲートに電荷を注入して消去動作を行
い、上記コントロールゲートとドレインとの相対的な電
位関係により上記トンネル絶縁膜を介してフローティン
グゲートからドレイン側に電荷を放出させて書込み動作
を行う記憶トランジスタがワード線とデータ線との交点
にマトリックス配置されてなるメモリアレイを備えた一
括消去型不揮発性記憶回路と、かかる記憶トランジスタ
への書込み、消去及び読み出し動作のために必要とされ
る複数の電圧を形成する電源回路であって、共通の基準
電圧発生回路と、所望の内部電圧により高くされた昇圧
電圧を形成するチャージポンプ回路と、上記基準電圧に
基づいて複数種類の分圧電圧を形成する分圧回路と、上
記チャージポンプ回路の出力電圧を上記分圧電圧をｎ倍
した電圧と所定の分圧電圧とが加算されてなる所望の内
部電圧となるように上記チャージポンプ回路を間欠的に
動作させる制御回路とを備えてなることを特徴とする半
導体集積回路装置。
【請求項７】上記基準電圧は、電源電圧を基準にした
寿命試験用の基準電圧発生回路を含み、電源電圧が所定
の電圧以上にされたときには寿命試験用の基準電圧に切
り換えられ、かかる寿命試験における消去時及び書込み
時のメモリセル印加電圧は上記電源電圧を基準にして相
対的変化させられることにより一定電圧にされるもので
あることを特徴とする請求項６の半導体集積回路装置。