JP4430801B2 - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置 Download PDFInfo
- Publication number
- JP4430801B2 JP4430801B2 JP2000235635A JP2000235635A JP4430801B2 JP 4430801 B2 JP4430801 B2 JP 4430801B2 JP 2000235635 A JP2000235635 A JP 2000235635A JP 2000235635 A JP2000235635 A JP 2000235635A JP 4430801 B2 JP4430801 B2 JP 4430801B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- selection
- packet
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
この発明はパケット方式でデータの入力及び出力を行う形のメモリを試験する半導体メモリ試験装置に関する。
【0002】
【従来の技術】
図4に従来から用いられているパケット方式で入出力を行う半導体メモリを試験する機能を備えた半導体メモリ試験装置の概略の構成を示す。この図4に示す構成はこの発明を説明する上で必要とする最少限の構成を示す。つまり、一般的なIC試験装置はパターン発生器11とプログラマブル・データ・セレクト部12と、論理比較部14とによって構成され、プログラマブル・データ・セレクト部12は、被試験デバイス13のピンに対応する複数のチャンネル15A〜15Hにより構成される。
【0003】
パターン発生器11が出力する並列パターン信号X0−X15、Y0−Y15、C0−C16、MD0−MD15を同じくパターン発生器11が出力し、サイクル毎に変化するパケット選択信号CYP0−CYP3が示す値に従い、チャンネル15A〜15Hの各々において適宜選択し、各種パターン信号X0−X15、Y0−Y15、C0−C16、MD0−MD15を時間軸方向に配列し、複数のチャンネル15A−15Hにより構成するパケット信号に変成し、このパケット信号を被試験デバイス13に入力する。
【0004】
また、被試験デバイス13から読み出したデータ(パケット形式で出力される)は論理比較部14に入力され、この論理比較部14でプログラマブル・データ・セレクト部12から出力されるパケット形式の期待値データと比較され被試験デバイスの良否が判定される。
ここで、被試験デバイス13の入力端子に定義されたパケット信号と、パターン発生器11が出力するパターン信号から生成するパケット信号の関係を説明する。図5は被試験デバイス13のローアドレスピンに供給するローアドレス側のパケット信号を示す。図5Aは被試験デバイス13に定義されたローアドレス側のパケットPG1を示す。
【0005】
図5Aに示すように被試験デバイス13に定義されたパケット信号PG1はこの例では6ビットの並列データDR4T、DR4F、及びDR0〜DR3を2サイクルに分けて、パケットの開始を表す制御信号として被試験デバイスのローアドレスピンに入力される。また、BR0〜BR4は被試験デバイス13内においてバンク指定を行うためのバンクアドレス信号、R0〜R8はローアドレス信号としてローアドレスピンに入力される。また、AV=1はこのパケット信号がローアドレスを入力するパケット信号である事を被試験デバイスに認識させるための認識信号としてローアドレスピンに入力される。
【0006】
図5Bはパターン発生器11から出力されるパターン信号から生成したパケット信号PG2を示す。つまり、パターン信号X0−X15、Y0−Y15、C0−C16、MD0−MD15のいずれをどの入力ピンにどのサイクルで割り当てるかを定義した例を示す。この例では制御信号DR4T、DR4F、及びDR0〜DR3にパターン信号C0〜C5を割り当て、バンクアドレスBR0〜BR4にパターン信号X11−X15を割り当て、更にローアドレス信号R0〜R8にパターン信号X0−X8を割り当てた場合を示す。
【0007】
図6はカラムアドレス側のパケット信号の例を示す。図6Aは被試験デバイス13に定義されたカラムパケットPG3の例を、また、図6Bはパターン信号X0−X15、Y0−Y15、C0−C15、MD0−MD15から生成したパケット信号PG4を示す。図6Aと図6Bから解るように、この例では制御信号DC0〜DC4にパターン信号C6〜C10を割付、COP1、COP0、COP3にパターン信号C13〜C15を割付、MA0〜MA7及びMB0〜MB7にパターン信号MD0〜MD15を割付、BC0〜BC4にパターン信号Y11〜Y15を割付、COL0〜COL5にパターン信号Y0〜Y5を割り付けた場合を示す。この割付を行う動作を図4に示したプログラマブル・データ・セレクト部12内のチャンネル15A〜15Hで行っている。
【0008】
図5、図6に示すピンデータA〜ピンデータHはチャンネル15A〜15Hにおいて時系列に選択するパターン信号を示している。
チャンネル15A〜15Hは各々、図5、図6に示した様なパターン信号の割り当ての定義を数値化してパターン選択データ群として記憶しておくデータ設定部PDS−A〜PDS−H、パターン発生器11から出力されるパケット選択信号CYP0−CYP3が指し示す値に該当するパターン選択データをデータ設定部PDS−A〜PDS−Hに記憶してあるパターン選択データ群から選択しパターン選択信号として出力するデータ選択制御部SEL−A〜SEL−H、パターン発生器11が出力するパターン信号X0−X15、Y0−Y15、C0−C16、MD0−MD15からパターン選択信号が示す値に該当するパターン信号を選択し出力するパケット生成部12A〜12Hにより構成される。
【0009】
図9及び図10は、データ設定部PDS−A〜PDS−Hへ図5B、図6Bで定義したパターン信号の割り当ての記憶例である。図5B、図6Bにおいて時系列に各チャンネル15A〜15H毎に割り当てたパターン信号を、パケット選択信号CYP0−CYP3の値と関連付けて記憶する。この例では、パケット選択信号CYP0−CYP3がパケット生成時に1〜8までサイクル毎に順次変化する事を想定する。
【0010】
すなわち、パケット生成時の最初のサイクルではパケット選択信号CYP0−CYP3が数値1を示す事を想定し、データ設定部PDS−A〜PDS−Cはパターン信号C0〜C2を表すパターン選択データ、データ設定部PDS−D〜PDS−H(図4参照)はパターン信号C6〜C10を表すパターン選択データを各々のパケット選択信号CYP0−CYP3が示す数値1の場合の領域に記憶しておく。同様に、パケット選択信号CYP0−CYP3が示す数値が2〜8の順で変化する事を想定して、データ設定部PDS−A〜PDS−Hのパケット選択信号CYP0−CYP3の数値が2〜8の場合の領域に図5B、図6Bで時系列に割り当てたパターン信号を表すパターン選択データを記憶しておく。図9、図10ではパターン選択データをパターン信号名で表したが、実際には数値化して記憶される。
【0011】
図9、図10の例でデータ設定部PDS−A〜PDS−Hに記憶したパターン選択データ群によりパケットを生成する動作を説明するタイミングチャートを図7、図8に示す。ここで図7A、図7B、図8A、図8B、図8Cはパターン発生器11から出力されるパターン信号、図7C、図8Dはパターン発生器11から出力されるパケット選択信号を示し、図7C、図8Dは同一の信号である。
各パターン信号X0−X15、Y0−Y15、C0−C16、MD0−MD15はパケットを生成している間は同一データを出力し続け、図9、図10でのデータ設定部PDS−A〜PDS−Hへのパターン選択データ群の記憶時に想定した通り各サイクル毎にパケット選択信号CYP0〜CYP3は1〜8まで数値を順次変化させ、データ設定部PDS−A〜PDS−Hに記憶してあるパターンデータ群からパケット選択信号CYP0〜CYP3が示す値に該当するパターン選択データをサイクル毎に取り出し、パケット生成部12A〜12Hに入力し、パケット生成部12A〜12Hにてパターン選択データの示すパターン信号を選択する事によりパケットを生成する。
【0012】
この様に、データ設定部PDS−A〜PDS−Hへのパターン選択データ群の記憶時に想定した通りにパケット選択信号CYP0〜CYP3を変化させ、その間にパターン発生器11から出力されるパターン信号は変化させない事により定義通りのパケットを生成する。ここまでに説明したのは、図5B、図6Bで定義したパケット信号PG2とPG4を同時に生成する場合の例である。
【0013】
【発明が解決しようとする課題】
以上説明した従来の半導体メモリ試験装置ではデータ選択制御部SEL−A〜SEL−Hは共通のパケット選択信号CYP0−CYP3によって制御されるから、図11に示す様に図5B、図6Bで定義したパケットPG2とPG4をそれぞれ単独に生成する第1モード及び第2モードと、同時に生成する第3モードと、1サイクルずらしたタイミングで生成する第4モードの4つのモードを考えた場合、各々について図5Bで定義したパケット信号PG2と図6Bで定義したパケット信号PG4のサイクル毎の組み合わせを考慮して、データ設定部PDS−A〜PDS−Hにパターン選択データ群を記憶する必要がある。この場合の記憶例を図13に示す。また、パケット生成時にはパケット信号PG2とPG4の組み合わせを考慮してパケット選択信号CYPの値を変化させる必要がある。
【0014】
このように考慮した場合はパケット選択信号CYPが採る必要がある値が多くなり、パケット選択信号CYPを考慮してデータ設定部PDS−A〜PDS−Hにパターン選択データ群を記憶する作業、及びパケット選択信号CYPをサイクル毎に変化させるパケット生成作業が複雑になる欠点が生じる。特に図5B、図6Bで定義したパケット信号PG2とPG4の生成サイクルのずれ量を各種に変更する事を実現する場合はさらに複雑になる。
【0015】
また、図11の第1モード〜第4モードを実現するためには、パケット選択信号CYPのビット数を拡張し、データ設定部PDS−A〜PDS−Hには図12及び図13に示す様に各モードに対応したパターン選択データ群を記憶するための領域、記憶領域M1からM4を用意する必要がある。この結果、データ設定部PDS−A〜PDS−Hの規模が大きくなる欠点が生じる。特に図5B、図6Bで定義したパケットPG2とPG4の生成サイクルのずれ量を各種に変更する事を実現する場合、さらに多くの記憶領域が必要となり、コストが高くなる欠点が生じる。
【0016】
【課題を解決するための手段】
この発明の請求項1では複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、前記各チャンネルに対応して設けられ、前記パターン発生器から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号、論理値1及び論理値0から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、このデータ設定部に対応して設けられ、前記パターン発生器から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット生成部と、を備えた半導体メモリ試験装置を提案する。
【0017】
この発明の請求項2では前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記パケット選択信号と、前記データ選択制御部へ供給する前記パケット選択信号とは、前記同一チャンネルに対しては同一種類のパケット選択信号を用いる事を特徴とする、請求項1に記載の半導体メモリ試験装置を提案する。
この発明の請求項3では前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けし、前記データ選択制御部へ供給する前記パケット選択信号が、前記チャンネル毎に、または複数の前記チャンネルで構成されるグループ毎に、異なる事を特徴とする、請求項1又は請求項2に記載の半導体メモリ試験装置を提案する。
【0018】
この発明の請求項4では複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、前記各チャンネルに対応して設けられ、前記パターン発生器が出力する複数種類の前記パケット選択信号から任意の1種類を選択して出力するパケット種類選択部と、前記パケット種類選択部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、前記パケット種類選択部、及び前記データ設定部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、前記パケット種類選択部、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット制御部と、を備えた半導体メモリ試験装置を提案する。
【0019】
この発明の請求項5では前記データ設定部は、前記パケット選択信号がとりうる各々の値に対して独立に任意の前記パターン選択データが記憶できる事を特徴とする、請求項1から請求項4のいずれかに記載の半導体メモリ試験装置を提案する。
この発明の請求項6では前記データ設定部には、前記チャンネル毎に独立に任意の前記パターン選択データが記憶できる事を特徴とする、請求項1から請求項5のいずれかに記載の半導体メモリ試験装置を提案する。
【0020】
この発明の請求項7では前記パケット種類選択部において、前記チャンネル毎に独立に任意の前記パケット選択信号が選択できる事を特徴とする、請求項4から請求項6のいずれかに記載の半導体メモリ試験装置を提案する。
この発明の請求項8では前記パターン発生器が出力する前記パケット選択信号は、試験周期毎に任意の値を採れる事を特徴とする、請求項1から請求項7のいずれかに記載の半導体メモリ試験装置を提案する。
[作用]
この発明による半導体メモリ試験装置によれば、パターン発生器から複数種類のパケット選択信号を出力する構成としたので、同一種類のパケット選択信号で制御される半導体メモリ試験装置のチャンネル毎に独立したパターン信号の選択が可能となり、任意のパケット選択信号で制御される半導体メモリ試験装置のチャンネルにパケットを生成している間の異なるパケット選択信号で制御される半導体メモリ試験装置のチャンネルに対するパケット生成状態は任意となり、同時に生成、生成無し、任意のサイクルずれて生成等自由に行う事ができ、半導体メモリ試験装置のチャンネル毎のデータ設定部には、各々が制御されるパケット選択信号に対応したパターン選択データだけを記憶すれば良くなる。
【0021】
従って、この発明によればデータ設定部の構成は必要最小限の構成で済み、自由度の高いパケット生成を低コストで容易に実現できる利点が得られる。
さらに、請求項4で提案した半導体メモリ試験装置によれば、半導体メモリ試験装置のチャンネル毎に制御されるパケット選択信号の選択が行えるので、パケットを構成するピン数が任意の被試験半導体メモリに対しても容易にパケット生成が行える利点がある。
【0022】
【発明の実施の形態】
図1にこの発明による半導体メモリ試験装置の一実施例を示す。図4と対応する部分には同一符号を付し、重複する部分の説明は省略するが、この発明においてはパターン発生器11に各々独立に任意の値を出力可能な複数のパケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3出力するパケット選択信号発生部11Aを設ける。また、プログラマブル・データ・セレクト部12にパケット種類選択部PCON−A〜PCON−Hを設ける。パケット種類選択部PCON−A〜PCON−Hはこの実施例ではパターン発生器11が出力する複数のパケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3の中から何れかを選択し、その選択したパケット選択信号をデータ選択制御部SEL−A〜SEL−Hに供給する動作を行う。
【0023】
SC−A〜SC−Hはデータ選択制御部SEL−A〜SEL−H各々がパケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3の何れを選択するかを設定するための制御信号を示す。パケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3はこの例では4ビットの制御信号とした場合を示す。また、半導体メモリ試験装置のチャンネル数が8の場合を示す。
以下、データ選択制御部SEL−A〜SEL−Cに対応するピンデータA〜ピンデータCにローアドレス側のパケットを、データ選択制御部SEL−D〜SEL−Hに対応するピンデータD〜ピンデータHにカラムアドレス側のパケットを発生する場合の実施例について説明する。
【0024】
パケット種類選択部PCON−A〜PCON−Hでは、制御信号SC−A〜SC−Hにより、データ選択制御部SEL−A〜SEL−Cではパケット選択信号CYPA0〜CYPA3を選択し、データ選択制御部SEL−D〜SEL−Hではパケット選択信号CYPB0〜CYPB3を選択する。
また、図3に示す様に、データ設定部PDS−A〜PDS−Cにはパケット選択信号CYPA0〜CYPA3の各値に対してデータ選択制御部SEL−A〜SEL−Cで選択するパターン信号を表すパターン選択データを、データ設定部PDS−D〜PDS−Hにはパケット選択信号CYPB0〜CYPB3の各値に対してデータ選択制御部SEL−D〜SEL−Hで選択するパターン信号を表すパターン選択データを記憶しておく。
【0025】
ここで、データ設定部PDS−A〜PDS−Hに記憶した内容は、図9、図10でデータ設定部PDS−A〜PDS−Hに記憶した内容と同じである。すなわち、パケット選択信号CYPA0〜CYPA3を1から8まで順に変化させる事によりピンデータA〜ピンデータCにローアドレス側のパケットが発生される。同様に、パケット選択信号CYPB0〜CYPB3を1から8まで順に変化させる事によりピンデータD〜ピンデータHにカラムアドレス側のパケットが発生される。
【0026】
図2にローアドレス側のパケット信号とカラムアドレス側のパケット信号の関係を示す。図2では、ローアドレス側のパケット信号をPG2、カラムアドレス側のパケット信号をPG4として示す。
モード1で示すローアドレス側のパケット信号PG2のみ発生する場合は、図2Aに示すローアドレス側のパケット信号として選択するパターン信号X0〜X15、C0〜C7を固定とし、パケット選択信号CYPA0〜CYPA3を図2Cに示すように1から8まで順に変化させることにより、図2Eに示すピンデータA〜ピンデータCとしてローアドレス側のパケット信号PG2を発生させる。この間パケット選択信号CYPB0〜CYPB3は0としておく事によりピンデータD〜ピンデータHには、データ選択制御部SEL−D〜SEL−Hで論理値0(FL)が選択されパケット信号の発生は行われない。
【0027】
同様に、カラムアドレス側のパケット信号PG4のみを発生させるモード2については、図2Bに示すカラム側パケットとして選択するパターンY0〜Y15、C8〜C16を固定とし、パケット選択信号CYPB0〜CYPB3を図2Dに示すように1から8まで順変化させパケット選択信号CYPA0〜CYPA3を0としておく事により、ピンデータD〜ピンデータGにカラムアドレス側のパケット信号PG4を発生させることができる。
【0028】
両パケットとも発生させるモード3については、図2Aに示すローアドレス側パケットに選択するパターン信号、及び図2Bに示すカラム側パケットに選択するパターン信号の両方を固定としておき、パケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3を両方とも1から8まで順変化させる事により実現できる。
また、図2Bに示すカラム側パケットに選択するパターン信号Y0〜Y15、C8〜C16を固定とし、パケット選択信号CYPB0〜CYPB3の数値を1から8まで順変化させる動作と、図2Aに示すローアドレス側パケットに選択するパターン信号X0〜X15、C0〜C7を固定とし、パケット選択信号CYPA0〜CYPA3の数値を1から8まで順変化させる動作を任意のサイクルずらして行う事により、ローアドレス側パケットとカラム側パケットの発生を任意のサイクルずらして発生する事が可能となる。1サイクルずらした例が図2のモード4の動作にあたる。
【0029】
【発明の効果】
このように、この発明によればパケット選択信号をCYPA0〜CYPA3とCYPB0〜CYPB3のように複数種類とし、発生するパケット信号の種類によりパケット種類選択部PCON−A〜PCON−Hで、チャンネル毎にパケット選択信号CYPA0〜CYPA3とCYPB0〜CYPB3のいずれかを選択し、データ設定部PDS−A〜PDS−Hの各々には、チャンネル毎にパケット種類選択部PCON−A〜PCON−Hで選択したパケット選択信号を考慮したパターン選択データ群を記憶しておく事により、複数種類のパケットを全く独立に発生する事が可能となる。
【0030】
また、パケット選択信号データ設定部PDS−A〜PDS−Hは各々1種類のパケット選択信号に対応した領域だけ用意すれば良い事になり、これは、図12、図13に示すように各モード毎にパケット信号PG2とPG4用としてペアで記憶領域を設けなくて済むため、メモリの容量を小さくできる利点が得られる。
尚、上述ではパケット種類選択部PCON−A〜PCON−Hにより、データ選択制御部SEL−A〜SEL−Cにはパケット選択信号CYPA0〜CYPA3を選択し、データ選択制御部SEL−D〜SEL−Hにはパケット選択信号CYPB0〜CYPB3を選択するとしたが、パケット種類選択部PCON−A〜PCON−Hによるデータ選択制御部SEL−A〜SEL−Hに対するパケット選択信号CYPA0〜CYPA3、CYPB0〜CYPB3の選択方法を変える事により、パケットを発生するピン数が異なる他の半導体メモリデバイスに対しても容易に対応可能である。
【0031】
また、自由度は小さくなるが、パケット種類選択部PCON−A〜PCON−Hを設けず、データ選択制御部SEL−A〜SEL−Cには固定的にパケット選択信号部CYPA0〜CYPA3、データ選択制御部SEL−D〜SEL−Hには固定的にパケット選択信号部CYPB0〜CYPB3を供給する構成でも実現可能である。
上述では2種類のパケットを発生する場合について説明したが、パケット信号の種類は2種類以上任意に採ることができる。発生するパケット信号の種類に応じて、パケット選択信号CYPの種類を設ければ良い。また、上述では、パケットを発生する半導体メモリ試験装置のチャンネル数を8として説明したが、パケットを発生する半導体メモリ試験装置のチャンネル数は任意に採る事ができる。パケットを発生する半導体メモリ試験装置のチャンネル数に応じて、パケット種類選択部PCON、データ設定部PDS、データ選択制御部SELを設ければ良い。
【図面の簡単な説明】
【図1】この発明によるメモリ試験装置の一実施例を説明するためのブロック図。
【図2】この発明の動作を説明するためのタイミングチャート。
【図3】この発明によるメモリ試験装置に用いられるデータ設定部に用意する設定データの規模を説明するための図。
【図4】従来の技術を説明するためのブロック図。
【図5】パケット方式で入力信号を供給するメモリに定義されているパケット信号と、このパケット信号を生成する場合にパターン信号の割付けの例を説明するための図。
【図6】図5と同様の図。
【図7】パターン信号からローアドレス側のパケット信号を生成する過程を説明するためのタイミングチャート。
【図8】パターン信号からカラムアドレス側のパケット信号を生成する過程を説明するためのタイミングチャート。
【図9】図7に示したローアドレス側のパケット信号を生成するためにデータ設定部に設定した設定データ群を説明するための図。
【図10】図8に示したカラムアドレス側のパケット信号を生成するためにデータ設定部に設定した設定データ群を説明するための図。
【図11】従来の技術のパケット発生モードを説明するためのタイミングチャート。
【図12】従来の技術でデータ設定部に用意する設定データの規模を説明するための図。
【図13】図12に示したデータ設定部の各記憶領域に記憶するデータの一例を示す図。
【符号の説明】
11 パターン発生器
11A パケット選択信号発生部
12 プログラマブル・データ・セレクト部
13 被試験デバイス
14 論理比較部
12A〜12H パケット生成部
SEL−A〜SEL−H データ選択制御部
PDS−A〜PDS−H データ設定部
PCON−A〜PCON−H パケット種類選択部
Claims (8)
- A.複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、
B.前記各チャンネルに対応して設けられ、前記パターン発生器から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、
C.このデータ設定部に対応して設けられ、前記パターン発生器から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、
D.前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット生成部と、
を備えたことを特徴とする半導体メモリ試験装置。 - 前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記パケット選択信号と、前記データ選択制御部へ供給する前記パケット選択信号とは、前記同一チャンネルに対しては同一種類のパケット選択信号を用いることを特徴とする請求項1に記載の半導体メモリ試験装置。
- 前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記データ選択制御部へ供給する前記パケット選択信号は、前記チャンネル毎に、または複数の前記チャンネルで構成されるグループ毎に、異なることを特徴とする請求項1又は請求項2に記載の半導体メモリ試験装置。
- A.複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、
B.前記各チャンネルに対応して設けられ、前記パターン発生器が出力する複数種類の前記パケット選択信号から任意の1種類を選択して出力するパケット種類選択部と、
C.前記パケット種類選択部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、
D.前記パケット種類選択部、及び前記データ設定部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、
E.前記パケット種類選択部、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット制御部と、
を備えたことを特徴とする半導体メモリ試験装置。 - 前記データ設定部は、前記パケット選択信号がとりうる各々の値に対して独立に任意の前記パターン選択データが記憶できることを特徴とする請求項1から請求項4のいずれかに記載の半導体メモリ試験装置。
- 前記データ設定部には、前記チャンネル毎に独立に任意の前記パターン選択データが記憶できることを特徴とする請求項1から請求項5のいずれかに記載の半導体メモリ試験装置。
- 前記パケット種類選択部において、前記チャンネル毎に独立に任意の前記パケット選択信号が選択できることを特徴とする請求項4から請求項6のいずれかに記載の半導体メモリ試験装置。
- 前記パターン発生器が出力する前記パケット選択信号は、試験周期毎に任意の値を採れることを特徴とする請求項1から請求項7のいずれかに記載の半導体メモリ試験装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000235635A JP4430801B2 (ja) | 2000-08-03 | 2000-08-03 | 半導体メモリ試験装置 |
US09/922,351 US6363022B2 (en) | 2000-08-03 | 2001-08-02 | Semiconductor memory device tester |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000235635A JP4430801B2 (ja) | 2000-08-03 | 2000-08-03 | 半導体メモリ試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002050196A JP2002050196A (ja) | 2002-02-15 |
JP4430801B2 true JP4430801B2 (ja) | 2010-03-10 |
Family
ID=18727817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000235635A Expired - Fee Related JP4430801B2 (ja) | 2000-08-03 | 2000-08-03 | 半導体メモリ試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6363022B2 (ja) |
JP (1) | JP4430801B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6389525B1 (en) * | 1999-01-08 | 2002-05-14 | Teradyne, Inc. | Pattern generator for a packet-based memory tester |
US6671845B1 (en) * | 1999-10-19 | 2003-12-30 | Schlumberger Technologies, Inc. | Packet-based device test system |
US20100100005A1 (en) * | 2006-07-11 | 2010-04-22 | Infotonics Technology Center, Inc. | Minimally invasive allergy testing system with coated allergens |
KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
US8074134B2 (en) * | 2008-05-21 | 2011-12-06 | Advantest Corporation | Pattern generator and memory testing device using the same |
US8059547B2 (en) * | 2008-12-08 | 2011-11-15 | Advantest Corporation | Test apparatus and test method |
US8362791B2 (en) | 2008-06-20 | 2013-01-29 | Advantest Corporation | Test apparatus additional module and test method |
WO2009153996A1 (ja) * | 2008-06-20 | 2009-12-23 | 株式会社アドバンテスト | 試験装置および試験方法 |
US8666691B2 (en) | 2008-12-08 | 2014-03-04 | Advantest Corporation | Test apparatus and test method |
US8483073B2 (en) | 2008-12-08 | 2013-07-09 | Advantest Corporation | Test apparatus and test method |
US8149721B2 (en) | 2008-12-08 | 2012-04-03 | Advantest Corporation | Test apparatus and test method |
US8743702B2 (en) | 2008-12-08 | 2014-06-03 | Advantest Corporation | Test apparatus and test method |
US20120136603A1 (en) * | 2008-12-08 | 2012-05-31 | Advantest Corporation | Test apparatus and debug method |
US8692566B2 (en) | 2008-12-08 | 2014-04-08 | Advantest Corporation | Test apparatus and test method |
US8165027B2 (en) | 2008-12-08 | 2012-04-24 | Advantest Corporation | Test apparatus and test method |
KR102374712B1 (ko) | 2017-07-03 | 2022-03-17 | 삼성전자주식회사 | 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4305442C2 (de) * | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
JP3417630B2 (ja) * | 1993-12-17 | 2003-06-16 | 株式会社日立製作所 | 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置 |
JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
US6011748A (en) * | 1996-10-03 | 2000-01-04 | Credence Systems Corporation | Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses |
US6181616B1 (en) * | 1998-09-03 | 2001-01-30 | Micron Technology, Inc. | Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test |
-
2000
- 2000-08-03 JP JP2000235635A patent/JP4430801B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-02 US US09/922,351 patent/US6363022B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6363022B2 (en) | 2002-03-26 |
JP2002050196A (ja) | 2002-02-15 |
US20020016941A1 (en) | 2002-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4430801B2 (ja) | 半導体メモリ試験装置 | |
JP3024702B2 (ja) | ダイナミックフィードバックスクランブル技術キーストリーム発生装置 | |
JP4141775B2 (ja) | 半導体集積回路装置 | |
JP2002040932A (ja) | データ暗号化標準アルゴリズムを利用する暗号化装置 | |
WO1980000211A1 (en) | Multiplex time division switching network unit of the"time-time"type | |
JP3190781B2 (ja) | 半導体メモリ | |
JP2006287325A (ja) | インターリーブ及びデインターリーブ方法、無線装置及びその半導体装置 | |
US7187673B2 (en) | Technique for creating a machine to route non-packetized digital signals using distributed RAM | |
JPS6223316B2 (ja) | ||
JP4254417B2 (ja) | 画像処理装置 | |
JP3633807B2 (ja) | 中間画素演算装置 | |
JPS6188626A (ja) | 時分割多重信号生成回路 | |
JPS63181537A (ja) | フレ−ム変換器 | |
JP2845781B2 (ja) | メモリ書き込み制御回路 | |
JP4252406B2 (ja) | データ変換装置 | |
JPS59128586A (ja) | 縦横両方向読み出し可能メモリアレイ | |
JP2924965B2 (ja) | 電子楽器 | |
JP4771619B2 (ja) | ダイレクトメモリアクセス制御装置 | |
JP2902449B2 (ja) | アドレスパターン発生器 | |
KR950004267A (ko) | 선형필터처리된 복합신호의 발생장치 및 발생방법 | |
JPS6254350A (ja) | スイツチング装置 | |
US9189987B2 (en) | Method for generating dither carry tables by conversion procedure | |
JP2003004820A (ja) | パターン信号生成装置及び方法 | |
JP2004040505A (ja) | 画像処理装置 | |
JPH1195862A (ja) | パターン発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060316 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090910 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091208 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091218 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4430801 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131225 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |