JP3024702B2 - ダイナミックフィードバックスクランブル技術キーストリーム発生装置 - Google Patents

ダイナミックフィードバックスクランブル技術キーストリーム発生装置

Info

Publication number
JP3024702B2
JP3024702B2 JP1120634A JP12063489A JP3024702B2 JP 3024702 B2 JP3024702 B2 JP 3024702B2 JP 1120634 A JP1120634 A JP 1120634A JP 12063489 A JP12063489 A JP 12063489A JP 3024702 B2 JP3024702 B2 JP 3024702B2
Authority
JP
Japan
Prior art keywords
shift register
stage
key stream
bits
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1120634A
Other languages
English (en)
Other versions
JPH0222693A (ja
Inventor
デイビッド・エス・ブラウン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Arris Technology Inc
Original Assignee
General Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Instrument Corp filed Critical General Instrument Corp
Publication of JPH0222693A publication Critical patent/JPH0222693A/ja
Application granted granted Critical
Publication of JP3024702B2 publication Critical patent/JP3024702B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Lock And Its Accessories (AREA)
  • Cosmetics (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Telephone Function (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Shift Register Type Memory (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Storage Device Security (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、２進データのスクランブルに関するもの
であり、特に１以上のフィードバックシフトレジスタ構
造を使用するキーストリーム発生装置に関するものであ
る。
［従来の技術］ ２進データはキーストリームによって２進データを処
理することによってスクランブル（暗号化）されること
ができる。典型的には２進データおよびキーストリーム
は排他的オア（以下XORという）ゲート論理素子によっ
て１ビットづつモジュロ２加算されてスクランブルされ
た２進データ信号を生成する。キーストリーム発生装置
は典型的に複数のキーデータビットを含む初期化２進暗
号キーを処理することによってキーストリームを生成す
る。スクランブルされた２進データ信号は、同じ２進暗
号キーにより初期化される同一のキーストリーム発生装
置により同期的に発生される同一のキーストリームをス
クランブルされた信号にモジュロ２加算することによっ
てスクランブルからもとへ戻される。
フィードバックシフトレジスタ構造を使用する従来の
キーストリーム発生装置は、入力段と、出力段と、それ
らの間に配置された中間段とを含む直列に接続された複
数のシフトレジスタ段から構成され、クロック信号に応
じて直列にデータビットがシフトされるフィードバック
シフトレジスタ構造を備え、このフィードバックシフト
レジスタ構造は、予め定められた隣接する２つのシフト
レジスタ段間にそれぞれ配置されている複数の論理装置
と、シフトレジスタ構造の出力段のシフトレジスタ段の
出力からのシフトされたデータビットを入力段のシフト
レジスタ段の入力に供給し、また、出力からのシフトさ
れたデータビットを多項式コードにしたがって予め定め
られた論理装置に供給するフィードバック手段とを具備
し、それらの論理装置は、多項式コードにしたがって前
記フィードバック手段によって出力段のシフトレジスタ
段の出力からフィードバックされたデータビットにより
その論理装置に先行するシフトレジスタ段から出力され
たシフトされたデータビットを論理処理してその論理装
置に後続するシフトレジスタ段に供給するように構成さ
れているフィードバックシフトレジスタ構造を備えてい
る。暗号キーのキーデータビットはキーストリーム発生
装置の動作を初期化するためにシフトレジスタ構造中に
並列に負荷される。処理手段は読取り専用メモリ（RO
M）のようなメモリを備え、それはシフトレジスタの複
数の段からのシフトされたデータビットで構成されたメ
モリアドレスにしたがって個々のキーストリームビット
を与える。そのような従来技術によるキーストリーム発
生装置の１例では２個の別々のフィードバックシフトレ
ジスタからシフトされたデータビットが結合されてメモ
リアドレスを構成している。
［発明が解決しようとする課題］ この発明は、正当でない人により複製されることが従
来のものよりも困難なダイナミックフィードバックスク
ランブル技術（DFAST）キーストリーム発生装置を提供
することを目的とするものである。
［課題を解決するための手段］ この発明のキーストリーム発生装置は、入力段と、出
力段と、それらの間に配置された中間段とを含む直列に
接続された複数のシフトレジスタ段から構成され、クロ
ック信号に応じて直列にデータビットがシフトされるフ
ィードバックシフトレジスタ構造を備え、このフィード
バックシフトレジスタ構造は、予め定められた隣接する
２つのシフトレジスタ段間にそれぞれ配置されている複
数の論理装置と、シフトレジスタ構造の出力段のシフト
レジスタ段の出力からのシフトされたデータビットを入
力段のシフトレジスタ段の入力に供給し、また、前記出
力からのシフトされたデータビットを多項式コードにし
たがって予め定められた理論装置に供給するフィードバ
ック手段とを具備し、それらの理論装置は、フィードバ
ック手段によって出力段のシフトレジスタ段からフィー
ドバックされたデータビットを多項式コードにしたがっ
てエネーブルにしてその理論装置に先行するシフトレジ
スタ段からのシフトされたデータビットと論理処理して
その論理装置に後続するシフトレジスタ段に供給するよ
うに構成されているフィードバックシフトレジスタ構造
を備えているキーストリーム発生装置において、さら
に、フィードバックシフトレジスタ構造の予め定められ
たシフトレジスタ段から出力されるシフトされたデータ
ビットを処理してキーストリームを生成して出力する手
段と、フィードバックシフトレジスタ構造の予め定めら
れたシフトレジスタ段から出力されるシフトされたデー
タビットの内容にしたがって変化する多項式コード信号
をエネーブル信号としてフィードバックシフトレジスタ
構造の理論装置に供給して多項式コードを変化させる手
段とを具備していることを特徴とする。
したがって、多項式コードが変化しない場合よりも正
当でない者がキーストリームを複製することがさらに困
難になる。
この発明のキーストリーム発生装置は、正当でない者
がキーストリームを複数することの困難性をさらに高め
るために、以下のような付加的な特徴をさらに備えても
よい。
a.多項式コード信号を変化させるビットがキーストリー
ム中に含まれていない。
b.キーストリーム発生装置はさらに、コードストリーム
を生成するために複数の予め定められたシフトレジスタ
段からシフトされたデータビットを処理する手段と、出
力段のシフトレジスタ段からのシフトされた各データビ
ットをコードストリーム中のビットにより理論処理して
入力段のシフトレジスタ段へ入力させると共に、多項式
コード信号によりエネーブルにされたシフトレジスタ構
造の論理装置の予め定められたものへ入力させる理論手
段とを具備している。
c.キーストリーム発生装置はさらに、プレキーストリー
ムを生成するために複数の予め定められたシフトレジス
タ段からシフトされたデータビットを処理する手段を備
え、多項式コード信号を変化させる手段がプレキースト
リームの交互のビットの内容にしたがって動作し、キー
ストリームを生成する手段がプレキーストリームの残り
のビットの少なくともいくつかなものを処理することに
よってそのような動作を行う。
d.キーストリーム発生装置は、多ビットアドレス信号の
内容にしたがって個々のプレキーストリームビットを与
える第１のメモリ手段と、前記予め定められたシフトレ
ジスタ段のいくつかからのシフトされたデータビットの
内容にしたがってアドレス信号のビットのいつくかを与
える第２のメモリ手段とを具備し、前記多ビットアドレ
ス信号の１つのビットが前記予め定められたシフトレジ
スタ段の１つから直接与えられる。
e.キーストリーム発生装置はさらに、第２のメモリ手段
をアドレスするアドレスビットを得るために前記予め定
められたシフトレジスタ段の別々のものからシフトされ
たデータビットの中から選択する多重化手段を備えてい
る。
f.予め定められたシフトレジスタ段の別々のものからシ
フトされたデータビットの中から多重化手段による選択
は、異なる予め定められたシフトレジスタ段からシフト
されたデータビットに応じて制御される。
g.キーストリーム発生装置はさらに、多ビットアドレス
信号の内容にしたがって個々のコードストリームビット
を出力する第３のメモリ手段と、出力段のシフトレジス
タ段からのシフトされた各データビットをコードストリ
ーム中のビットにより論理処理して入力段のシフトレジ
スタ段へ入力させると共に、多項式コード信号によって
エネーブルにされたシフトレジスタ構造の論理装置の予
め定められたものへ入力させる論理手段を具備してい
る。
好ましい実施形態においてはフィードバックシフトレ
ジスタ構造はダイナミックフィードバックシフトレジス
タ構造として構成される。キーストリーム発生装置はま
た第２のフィードバックシフトレジスタ構造を備えてい
てもよく、この第２のフィードバックシフトレジスタ構
造はスタティックフィードバックシフトレジスタ構造と
して構成され、多項式コードは多項式コード信号に応じ
て変化されないようにすることができる。また、２個の
シフトレジスタ構造を使用する場合に１個のシフトレジ
スタ構造を使用する場合に説明したのと同様に動作させ
ることもできるが、別の実施形態では一方のシフトレジ
スタ構造の異なる予め定められたシフトレジスタ段から
出力されたデータビット間の多重化手段による選択は、
他方のシフトレジスタ構造の予め定められたシフトレジ
スタ段から出力されたデータビットに応じて制御される
こともできる。
［実施形態］ 第1a図および第1b図を参照すると、この発明の１実施
例のキーストリーム発生装置は、ダイナミックフィード
バックシフトレジスタ構造10、スタティックフィードバ
ックシフトレジスタ構造12、入力バッファ14、複数のRO
M16,17,18,19,20、複数のマルチプレクサ（MUX）21,22,
23,24,25,26,27,28、プレキーストリームレジスタ19、
キーストリームバッファ30、選択チェインバッファ31、
デコード論理装置32、コードストリームレジスタ38、お
よびXOR（排他的オア）ゲート34を備えている。
入力データキー35は入力バッファ14によってバッファ
される。入力データキー35のビットの半分が入力バッフ
ァ14からダイナミックフィードバックシフトレジスタ構
造10へ並列に負荷され、入力データキー35のビットの残
りの半分は入力バッファ14からスタティックフィードバ
ックシフトレジスタ構造12へ並列に負荷される。
第２図を参照すると、ダイナミックフィードバックシ
フトレジスタ構造10はｎ個のシフトレジスタ段を有し、
その中の段ｎは入力段のシフトレジスタ段であり、段１
は出力段のシフトレジスタ段であり、段２乃至ｎ−１は
中間段のシフトレジスタ段である。ダイナミックフィー
ドバックシフトレジスタ構造10中では、CLK（クロッ
ク）端子に供給されるクロック信号に応じてデータビッ
トは各シフトレジスタ段中を直列にシフトされる。各シ
フトレジスタ段において、シフトされたデータビットは
それぞれ出力端子RG1乃至RGnから出力される。複数のXO
Rゲート36が予め定められた隣接する２つのシフトレジ
スタ段の間に位置している。XORゲート36の一方の入力
はそれに先行するシフトレジスタ段から与えられ、各XO
Rゲート36の他方の入力はアンドゲート38を介して出力
段１の出力端子RG1からフィードバックされる。デコー
ド論理装置32から出力される多項式コード信号はオアゲ
ート39を通ってアンドゲート38の各SEL（選択）端子へ
供給され、図示されるような多項式コード信号が供給さ
れるアンドゲート38だけが出力レジスタ段１の出力端子
からフィードバックされたデータビットRG1がそれと接
続されているXORゲート36へ通過することを許容され
る。どのアンドゲートがエネーブルされるかを決定する
オアゲート39を通る多項式コード信号の供給はデコード
論理装置32による多項式コード信号の生成に関する以下
の説明において示される。
先行するシフトレジスタ段から出力されたシフトされ
たデータビットは各アンドゲート38により論理処理され
てそれを通過したフィードバックデータビットにより各
XORゲート36において排他的オア処理され、その結果得
られたXORゲート36からの出力ビットは後続するシフト
レジスタ段にクロックされる（クロックに同期して供給
される）。XORゲート36とアンドゲート38との組合わせ
はシフトレジスタ段の全ての段間にそれぞれ配置されて
もよく、或いは予め定められた２つの隣接するシフトレ
ジスタ段間だけに配置されてもよい。
第３図を参照すると、スタティックフィードバックシ
フトレジスタ構造12はｎ個のシフトレジスタ段を備え、
段ｎは入力段のシフトレジスタ段であり、段１は出力段
のシフトレジスタ段であり、段２乃至ｎ−１は中間段の
シフトレジスタ段である。スタティックフィードバック
シフトレジスタ構造12中では、CLK端子に供給されたク
ロック信号に応じてデータビットは各シフトレジスタ段
を通って直列にシフトされる。各シフトレジスタ段から
のシフトされたデータビットは各段の出力端子RG1乃至R
Gnから出力される。複数のXORゲート40が予め定められ
た２つの隣接するシフトレジスタ段の間に位置してい
る。各XORゲート40の一方の入力は先行するシフトレジ
スタ段から与えられ、各XORゲート40の他方の入力は出
力段１の出力端子RG1からフィードバックされる。XORゲ
ート40は全てのシフトレジスタ段の段間に配置されてい
るのではなく、多項式コード信号にしたがってシフトレ
ジスタ段の予め定められたシフトレジスタ段の段間だけ
に配置されている。先行するシフトレジスタ段からのシ
フトされたデータビットは出力段のシフトレジスタ段の
出力端子RG1からのフィードバックデータビットXORゲー
ト40中において排他的オア処理され、XORゲート40から
の出力ビットは後続するシフトレジスタ段へクロックに
同期して送られる。
再び第1a図および第1b図を参照すると、ROM16は入力
端子A0乃至A5に与えられるアドレス信号の内容にしたが
って出力端子Ｙからライン42上に個々のプレキーストリ
ームビットを出力する。ROM16は２×64ビットのROMであ
り、64の異なった共通アドレスに応じて各出力端子Ｙお
よびY0に異なった組合わせ出力を与える。本質的にROM1
6は共通アドレスに対して別々に応答する二重ROMであ
る。
ROM16に供給されるアドレス信号中の４つのビットは
それぞれ４個のROM17,18,19,20の出力から供給され、RO
M16に供給されるアドレス信号中の他の２つのビットは
２個のシフトレジスタ構造10および12の出力段の出力端
子から直接供給される。これらの２つのビットは、各シ
フトレジスタ構造10および12の中間段からのシフトされ
たデータビットのようにメモリ手段によって中間的に処
理されていないと言う意味で直接与えられると述べたも
のである。
各ROM17,18,19,20は各シフトレジスタ構造10および12
の異なる予め定められた段からのシフトされたデータビ
ットによって与えられるアドレス信号にしたがってROM1
6に供給されるアドレス信号の個々のビットを与える。
第１図における“RGA"はビットがＡシフトレジスタ構造
10のあるシフトレジスタ段からシフトされることを示
し、“RGB"はビットがＢシフトレジスタ構造12のあるシ
フトレジスタ段からシフトされることを示している。４
個のROM17,18,19,20のそれぞれに対するアドレスにおい
て、アドレスビットの２つはＡシフトレジスタ構造10の
別々のシフトレジスタ段から直接シフトされ、アドレス
ビットの２つはＢシフトレジスタ構造12の別々のシフト
レジスタ段から直接シフトされ、アドレスビットの１つ
はＢシフトレジスタは構造12の１つのシフトレジスタ段
からシフトされたデータビットに応答してＡシフトレジ
スタ構造10の別々のシフトレジスタ段からシフトされた
２つのビットの間でマルチプレクサ21,23,25,27によっ
て選択され、アドレスビットの１つはＡシフトレジスタ
構造10の１つのシフトレジスタ段からシフトされたデー
タビットに応答してＢシフトレジスタ構造12の別々のシ
フトレジスタ段からシフトされた２つのビットの間でマ
ルチプレクサ22,24,26,28によって選択される。ROM16,1
7,18,19,20へ与えられたアドレスビットの全てはシフト
レジスタ構造10,12の別々のシフトレジスタ段からシフ
トされる。
ライン42上のプレキーストリームはシステムクロック
速度でプレキーストリームレジスタ29中へクロックされ
る。プレキーストリームの交互のビットはシステムクロ
ック速度の半分の速度で反転された1/2クロック信号に
より選択された選択チェインバッファ31中へクロックさ
れ、プレキーストリームの残りのビットはシステムクロ
ック速度の半分の速度で1/2クロック信号によりキース
トリームバッファ30中へクロックされる。キーストリー
ムバッファ30中のクロックビットの全てまたはサブセッ
トはライン44上のキーストリーム出力信号として要求に
応じて出力される。これはライン42上のプレキーストリ
ームの連続する隣接しているビットをライン44上のキー
ストリーム中に与えることを避ける。これはまたキース
トリームビットが多項式コード信号の選択を制御するた
めの信号として使用されないことを確実にする。
選択チェインバッファ31およびデコード論理装置32の
組合わせは第４図に詳細に示されている。選択チェイン
バッファ31はシフトレジスタ段１乃至ｍのｍ個のシフト
レジスタ段を有する直列シフトレジスタであり、それを
通ってプレキーストリームレジスタ29からの交互の（１
つおきの）ビットはCLK端子に供給される反転された1/2
クロック信号によりシステムクロック速度の半分の速度
でクロックされる。チェインビット、すなわちチェイン
１、チェイン２、…チェインｍは選択チェインバッファ
31の各シフトレジスタ段からクロックに同期して出力さ
れてデコード論理装置32に供給される。１実施例では、
デコード理論装置32はROMであり、それはｍ個のチェイ
ンビットによって与えられた2mの異なるROMアドレスに
応答して2mの異なる多項式コード信号、多項式1,多項式
2,多項式3,…多項式2mまで与えることができる。デコー
ド論理装置32は特定の多項式をデコードするために選択
チェインバッファ31によって記憶されたビットを使用
し、特定の多項式の“真”に対応する単一信号を設定
し、一方全ての他の多項式信号の“偽”を維持する。
選択チェインバッファビットを適当な多項式コード信
号を選択する信号にデコードするために任意の規則が使
用されることができ、例えば固定された1:1または2:1マ
ッピングが行われる。選択チェインバッファ31中に存在
する毎ビットパターンに対して、ただ１つの“真”の多
項式コード信号が存在することができる。しかしなが
ら、特定の多項式コード信号は選択チェインバッファ31
中の２個の異なるビットパターンによって選択されるこ
とができる。この後者の場合は使用され他多項式の数が
２の偶数乗でないときに生じる。
選択チェインバッファ31は所望数の異なった多項式コ
ード信号間の選択に必要な数の連続する交互のビットを
プレキーストリームレジスタ29から記憶する。チェイン
の大きさは、2m-1が多項式コード信号の数よりも小さい
ｍの最高値である。例えば、もしも７つの異なる多項式
が所望されるならば、ｍ＝３のバッファ段を有する選択
チェインバッファ31が設けられる。すなわち、23＝８は
７よりも大きく、22＝４は７よりも小さいからである。
選択された多項式コード信号はダイナミックフィード
バックシフトレジスタ構造10のシフトレジスタ段の選択
入力論理装置に与えられる。このダイナミックフィード
バックシフトレジスタ構造10のシフトレジスタ段の選択
入力論理装置は第２図に示されるようにアンドゲート38
およびオアゲート39を備えている。所定のシフトレジス
タ段に関係する論理装置（36,38,39）中に含まれた入力
オアゲート39はデコード論理装置32に接続され、出力レ
ジスタ段１からフィードバックされたデータビットRG1
を処理するためにそのシフトレジスタ段に対して論理装
置のゲート36,38をエネーブルにする多項式コード信号
のみを受ける。
したがって、シフトレジスタ構造10の選択論理は単な
る論理オア機能である。ダイナミックフィードバックシ
フトレジスタ構造10内の所定のシフトレジスタ段のため
に、そのシフトレジスタ段に対する選択装置へのフィー
ドバックの選択は次の式にしたがって行われる。
選択＝そのシフトレジスタ段が多項式の一部ならば 真 そうでなければ 偽 それ故、各SEL（選択）信号はシフトレジスタ段が含
まれている多数の多項式コード信号の論理的オアであ
る。
選択信号SELn−1,…,SEL1は関係するシフトレジスタ
段のオアゲート39がデコード論理装置32から真の多項式
コード信号を受ける場合には論理１（真）である。これ
はフィードバックビットRG1がアンドゲート38によってX
ORゲート36へ供給されることを許容する。選択信号が偽
であれば、関係するアンドゲート38の出力もまた偽であ
り、関係するXORゲート36は後続するシフトレジスタ段
への供給が効果的に阻止される。個々のアンドゲート38
に供給された多項式コード信号成分はSELn＝多孔式１＋
…＋多項式ｍである。ここでｎはシフトレジスタ段の数
であり、ｍは使用される異なる多項式の数であり、＋は
論理的オアであり、その特定のシフトレジスタ段に供給
された多項式だけが含まれる。多項式信号は選択チェイ
ンバッファ31からのビットをデコードして発生される。
したがって、異なる多項式はデコード論理装置32とオ
アゲート39の出力端子との間の接続によって定められ、
異なるオアゲート39の入力端子はデコード論理装置32の
出力端子の異なった端子セットに接続されている。
別の好ましい実施例では、ただ２個の異なる多項式コ
ード信号がデコード論理装置32によって与えられる。各
多項式コードは原始的で縮小できないものであり、その
ため各自で最大長シーケンスを発生する。
この実施例の選択チェインバッファはただ１段しか必
要でない。それはダイナミックフィードバックシフトレ
ジスタ構造10ではただ２個の異なる多項式コード信号し
か使用されないためである。それ故、この場合には１つ
おきのプレキーストリームビットが多項式コード信号間
の選択に直接使用され、デコード論理装置32は単純な論
理インバータゲートを備えている。したがって選択チェ
インバッファ31の単一段の出力は多項式コード信号“多
項式1"となり、その反転信号は多項式コード信号“多項
式2"となる。この実施例出はオアゲート39はシフトレジ
スタ段の選択入力論理装置中に含まれていない。それは
ただ１つの多項式コード信号によって示されたアンドゲ
ートへのSEL入力はそのような多項式コード信号を出力
するデコード論理装置32の出力に直接接続され、両方の
多項式コード状態により示されたそれらのシフトレジス
タ段に対してはアンドゲート38もまた除去され、フィー
ドバックデータビットRG1は直接XORゲート36に供給され
る。いずれの多項式コード信号によっても指定されない
シフトレジスタ段は先行するシフトレジスタ段の出力に
直接接続される。
フィードバックデータビットRG1は多項式１コード信
号が直接使用されるか否かには関係なくシフトレジスタ
の入力段ｎの入力に供給される。
多項式コード信号はシステムクロック速度の半分より
も頻繁に変化するとはできないから、交互のプレキース
トリームビットが選択チェインバッファ31へクロックさ
れる速度にしたがって各多項式コード信号によりダイナ
ミックフィードバックシフトレジスタ構造10に供給され
た多項式コードは２システムクロック期間にわたって供
給可能なままである。
コードストリームレジスタ33はROM16に供給されたア
ドレス信号に応答してROM16のY0出力端子からのコード
ストリームをライン45で受取る。コードストリームビッ
トはコードストリームレジスタ33を通ってライン46へク
ロックされ、XORゲート34によりダイナミックフィード
バックシフトレジスタ構造10のLSB出力段（段１）から
出力されるシフトされたデータビットのモジュロ２加算
され、ライン48上にデータビットRG1を出力し、それは
供給される多項式コードにしたがってダイナミックフィ
ードバックシフトレジスタ構造10の入力段（段ｎ）およ
び予め定められた中間段にフィードバックされる。ライ
ン48上のデータビットはまたROM16に供給されてそこに
は供給される多ビットアドレスの一部としてROM16へ与
えられる。
好ましい実施例では、各フィードバックシフトレジス
タ構造10および12は、32のシフトレジスタ段を有してい
る。スタティックフィードバックシフトレジスタ構造12
は長さ232−１の最大長２進シーケンスを発生するため
に32度の原始的で縮小できない多項式を構成する。これ
は反復される前にキーストリーム出力シーケンスの長さ
が少なくとも232−１であることを確実にする。
フィードバックシフトレジスタ構造10および12（全体
で40の出力）のそれぞれからの32のシフトレジスタ出力
端子の20は入力としてROM16,17,18,19,20およびMUX21,2
2,23,24,25,26,27,28へ分岐される。各分岐点は入力と
してただ一度だけ分岐される。
この構造は32度の任意の数の異なる多項式を構成する
ことを可能にする。
特定のROM16,17,18,19,20に対する２個の入力はシフ
トレジスタ段間に１以上のXORゲート36,40を有するシフ
トレジスタ段からシフトされることも好ましい。
各ROM16,17,18,19,20の出力マップは次の規則にした
がうことが好ましい。すなわち、それらは等しい数の１
と０とを含んでいなければならない。
１（したがって０）はマップの大きさの平方根に等し
い行／列フォーマットで均等に分布されなければならな
い。図で64のマップサイズを示し、したがって１および
０の数は８つの一の書くグループ毎に等しくなければな
らない。それらはまた各８つの位置で均等に分布されな
ければならない。換言すれば、内容が左上から右下に等
しい数の行および列で書込まれるならば、全ての行およ
び全ての列は等しい数の１および０を有している。すな
わち、４個の１と４個の０を有している。
平方根のサイズのパターンは、１つは行として、１つ
は列として全体で２回より多く使用されることはない。
８ビット行パターンは行として反復されず、８ビット列
パターンは列として反復されない。もしも、さらに大き
いマッピング関数が使用されるならば、各平方根サイズ
のパターンはただ１回使用されることが好ましいが、サ
イズ64のマップではこれは可能ではない。
数は有限であるが、これらの要求に合致する多くのマ
ッピング関数の組合わせがある。事実64のマップサイズ
に対しては、２進セットにおいては８位置に４個の１を
配置する70の特有の方法がある。好ましい実施例は64の
位置の６マップを効果的に要求するから70の可能なパタ
ーンの48だけが行として必要である。これは１回より多
く行を使用する必要がないことを意味し、したがって、
行は１回しか使用されない。あるパターンは１度は行と
して、また一度は列として現れるけれども、同様に各列
は１回しか使用されない。
好ましい実施例のキーストリーム発生装置の動作は次
のとおりである。64ビットの初期値を有するキー35はい
るバッファ４により２個のフィードバックシフトレジス
タ構造10および12に負荷される。フィードバックシフト
レジスタ構造10および12はシステムクロック信号の各連
続するサイクルでシフトされる。事実キーストリーム発
生装置はシステムクロック信号と同期される。各クロッ
クサイクル中に個々のプレキーストリームビットがライ
ン42によりプレキーストリームレジスタ29に与えられ
る。
プレキーストリームレジスタ29に登録されたプレキー
ストリームは交互の1/2クロックおよび反転1/2クロック
入力により分割されてキーストリームバッファ30および
選択チェインバッファ31へ送られ、ライン44上に暗号お
よび暗号解読に使用するためのキーストリームを生成
し、各種の予め定められた多項式コード信号間の選択の
ための選択チェインバッファ31の内容を生成する。
【図面の簡単な説明】
第1a図および第1b図は、本発明によるキーストリーム発
生装置の１実施例のブロック図であり、 第２図は、第１図のキーストリーム発生装置に含まれた
ダイナミックフィードバックシフトレジスタ構造のブロ
ック図であり、 第３図は、第１図のキーストリーム発生装置に含まれた
スタティックフィードバックシフトレジスタ構造のブロ
ック図であり、 第４図は、第１図のキーストリーム発生装置に含まれた
選択チェインバッファおよびデコード論理装置のブロッ
ク図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09C 1/00 - 5/00 H04K 1/00 - 3/00 H04L 9/00 - 9/38 ＪＩＣＳＴファイル（ＪＯＩＳ) ＩＮＳＰＥＣ（ＤＩＡＬＯＧ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】入力段と、出力段と、それらの間に配置さ
    れた中間段とを含む直列に接続された複数のシフトレジ
    スタ段から構成され、クロック信号に応じて直列にデー
    タビットがシフトされるフィードバックシフトレジスタ
    構造を備え、このフィードバックシフトレジスタ構造
    は、 予め定められた隣接する２つのシフトレジスタ段間にそ
    れぞれ配置された複数の論理装置と、シフトレジスタ構
    造の出力段のシフトレジスタ段の出力からのシフトされ
    たデータビットを入力段のシフトレジスタ段の入力に供
    給し、また、前記出力からのシフトされたデータビット
    を多項式コードにしたがって前記予め定められた論理装
    置に供給するフィードバック手段とを具備し、 それらの論理装置は、前記フィードバック手段によって
    出力段のシフトレジスタ段からフィードバックされたデ
    ータビットを前記多項式コードにしたがってエネーブル
    にしてその論理装置に先行するシフトレジスタ段からの
    シフトされたデータビットと論理処理してその論理装置
    に後続するシフトレジスタ段に供給するように構成され
    ているフィードバックシフトレジスタ構造を備えている
    キーストリーム発生装置において、 さらに、前記フィードバックシフトレジスタ構造の予め
    定められたシフトレジスタ段から出力されるシフトされ
    たデータビットを処理してキーストリームを生成して出
    力する手段と、 前記フィードバックシフトレジスタ構造の予め定められ
    たシフトレジスタ段から出力されるシフトされたデータ
    ビットの内容にしたがって変化する多項式コード信号を
    エネーブル信号として前記フィードバックシフトレジス
    タ構造の論理装置に供給して多項式コードを変化させる
    手段とを具備していることを特徴とするキーストリーム
    発生装置。
  2. 【請求項２】さらに、第２のフィードバックシフトレジ
    スタ構造を備え、この第２のフィードバックシフトレジ
    スタ構造は、入力段と、出力段と、それらの間に配置さ
    れた中間段とを含む直列に接続された複数のシフトレジ
    スタ段から構成され、クロック信号に応じて直列にデー
    タビットがシフトされ、予め定められた隣接する２つの
    シフトレジスタ段間にそれぞれ配置された複数の論理装
    置と、シフトレジスタ構造の出力段のシフトレジスタ段
    の出力からのシフトされたデータビットを入力段のシフ
    トレジスタ段の入力に供給し、また、前記出力からのシ
    フトされたデータビットを多項式コードにしたがって前
    記予め定められた論理装置に供給するフィードバック手
    段とを具備し、それらの論理装置は、前記多項式コード
    にしたがって前記フィードバック手段によって出力段の
    シフトレジスタ段の出力からフィードバックされたデー
    タビットによりその論理装置に先行するシフトレジスタ
    段から出力されたシフトされたデータビットを論理処理
    してその論理装置に後続するシフトレジスタ段に供給す
    るように構成されている請求項１記載のキーストリーム
    発生装置。
  3. 【請求項３】第２のシフトレジスタ構造においては、多
    項式コードは多項式コード信号に応じて変化されない請
    求項２記載のキーストリーム発生装置。
  4. 【請求項４】多項式コード信号を変化させるビットがキ
    ーストリーム中に含まれていない請求項１または２記載
    のキーストリーム発生装置。
  5. 【請求項５】コードストリームを生成するために複数の
    予め定められたシフトレジスタ段からシフトされたデー
    タビットを処理する手段と、 出力段のシフトレジスタ段からのシフトされた各データ
    ビットをコードストリーム中のビットにより論理処理し
    て入力段のシフトレジスタ段へ入力させると共に、多項
    式コード信号によりエネーブルにされたシフトレジスタ
    構造の論理装置の予め定められたものへ入力させる論理
    手段とを具備している請求項１または２記載のキースト
    リーム発生装置。
  6. 【請求項６】プレキーストリームを生成するために複数
    の予め定められたシフトレジスタ段からシフトされたデ
    ータビットを処理する手段を具備し、 多項式コード信号を変化させる手段がプレキーストリー
    ムの交互のビットの内容にしたがって動作し、キースト
    リームを生成する手段がプレキーストリームの残りのビ
    ットの少なくともいくつかのものを処理することによっ
    てそのような動作を行う請求項１または２記載のキース
    トリーム発生装置。
  7. 【請求項７】コードストリームを生成するために複数の
    予め定められたシフトレジスタ段からシフトされたデー
    タビットを処理する手段がプレキーストリームとは異な
    るコードストリームを生成する請求項５または６記載の
    キーストリーム発生装置。
  8. 【請求項８】プレキーストリームを生成する手段が、多
    ビットアドレス信号の内容にしたがって個々のプレキー
    ストリームビットを与える第１のメモリ手段と、 前記予め定められたシフトレジスタ段のいくつかからの
    シフトされたデータビットの内容にしたがってアドレス
    信号のビットのいくつかを与える第２のメモリ手段とを
    具備し、 前記多ビットアドレス信号の１以上のビットが前記予め
    定められたシフトレジスタ段の１つから直接与えられる
    請求項５または６記載のキーストリーム発生装置。
  9. 【請求項９】第２のメモリ手段をアドレスするためのア
    ドレスビットを得るために前記予め定められたシフトレ
    ジスタ段の別々のものからシフトされたデータビットの
    中から選択する多重化手段を具備している請求項８記載
    のキーストリーム発生装置。
  10. 【請求項１０】前記予め定められたシフトレジスタ段の
    別々のものからのシフトされたデータビットの中からの
    多重化手段による選択は、異なる予め定められたシフト
    レジスタ段からシフトされたデータビットに応じて制御
    される請求項９記載のキーストリーム発生装置。
  11. 【請求項１１】多ビットアドレス信号の内容にしたがっ
    て個々のコードストリームビットを与える第３のメモリ
    手段と、 出力段のシフトレジスタ段からのシフトされた各データ
    ビットをコードストリーム中のビットにより論理処理し
    て入力段のシフトレジスタ段へ入力させると共に、多項
    式コード信号によってエネーブルにされたシフトレジス
    タ構造の論理装置の予め定められたものへ入力させる論
    理手段とを具備している請求項８記載のキーストリーム
    発生装置。
JP1120634A 1988-05-17 1989-05-16 ダイナミックフィードバックスクランブル技術キーストリーム発生装置 Expired - Fee Related JP3024702B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US194,850 1988-05-17
US07/194,850 US4860353A (en) 1988-05-17 1988-05-17 Dynamic feedback arrangement scrambling technique keystream generator

Publications (2)

Publication Number Publication Date
JPH0222693A JPH0222693A (ja) 1990-01-25
JP3024702B2 true JP3024702B2 (ja) 2000-03-21

Family

ID=22719132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1120634A Expired - Fee Related JP3024702B2 (ja) 1988-05-17 1989-05-16 ダイナミックフィードバックスクランブル技術キーストリーム発生装置

Country Status (11)

Country Link
US (1) US4860353A (ja)
EP (1) EP0342832B1 (ja)
JP (1) JP3024702B2 (ja)
AT (1) ATE104100T1 (ja)
AU (1) AU608439B2 (ja)
CA (1) CA1331789C (ja)
DE (1) DE68914322T2 (ja)
DK (1) DK174597B1 (ja)
ES (1) ES2097742T3 (ja)
IE (1) IE62615B1 (ja)
NO (1) NO300909B1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5054067A (en) * 1990-02-21 1991-10-01 General Instrument Corporation Block-cipher cryptographic device based upon a pseudorandom nonlinear sequence generator
SE465797B (sv) * 1990-03-07 1991-10-28 Ericsson Telefon Ab L M Foerfarande att oeverfoera synkroniseringsinformation vid krypterad oeverfoering i ett mobilradiosystem
US5008938A (en) * 1990-03-09 1991-04-16 Motorola, Inc. Encryption apparatus
US5148485A (en) * 1990-07-20 1992-09-15 Ericsson Ge Mobile Communications Holding, Inc. Encrypton system for digital cellular communications
NZ238651A (en) * 1990-07-20 1994-04-27 Ericsson Ge Mobile Communicat Encryption system for digital cellular communications
US5081679A (en) * 1990-07-20 1992-01-14 Ericsson Ge Mobile Communications Holding Inc. Resynchronization of encryption systems upon handoff
US5091942A (en) * 1990-07-23 1992-02-25 Ericsson Ge Mobile Communications Holding, Inc. Authentication system for digital cellular communications
US5237612A (en) * 1991-03-29 1993-08-17 Ericsson Ge Mobile Communications Inc. Cellular verification and validation system
US5241598A (en) * 1991-05-22 1993-08-31 Ericsson Ge Mobile Communications, Inc. Rolling key resynchronization in cellular verification and validation system
US5210770A (en) * 1991-09-27 1993-05-11 Lockheed Missiles & Space Company, Inc. Multiple-signal spread-spectrum transceiver
EP0681768B1 (en) * 1992-12-30 2001-03-28 Telstra Corporation Limited A method and apparatus for generating a cipher stream
US5365588A (en) * 1993-03-12 1994-11-15 Hughes Aircraft Company High speed encryption system and method
EP0635956B1 (en) * 1993-07-20 2003-10-22 Canon Kabushiki Kaisha Encryption apparatus, communication system using the same and method therefor
US5345507A (en) * 1993-09-08 1994-09-06 International Business Machines Corporation Secure message authentication for binary additive stream cipher systems
ES2078178B1 (es) * 1993-12-31 1998-02-01 Alcatel Standard Electrica Dispositivo de cifrado de datos.
US5557678A (en) * 1994-07-18 1996-09-17 Bell Atlantic Network Services, Inc. System and method for centralized session key distribution, privacy enhanced messaging and information distribution using a split private key public cryptosystem
US5748735A (en) * 1994-07-18 1998-05-05 Bell Atlantic Network Services, Inc. Securing E-mail communications and encrypted file storage using yaksha split private key asymmetric cryptography
US5838792A (en) * 1994-07-18 1998-11-17 Bell Atlantic Network Services, Inc. Computer system for centralized session key distribution, privacy enhanced messaging and information distribution using a split private key public cryptosystem
DE19757370C2 (de) * 1997-12-22 2000-03-23 Siemens Ag Verfahren zur taktilen Erzeugung pseudo-zufälliger Datenworte
WO1999045670A2 (en) * 1998-03-05 1999-09-10 Koninklijke Philips Electronics N.V. Mask generating polynomials for pseudo-random noise generators
CN1425230A (zh) * 1999-11-23 2003-06-18 通用仪器公司 密钥流的产生方法及装置
US6961427B1 (en) 1999-11-23 2005-11-01 General Instrument Corporation Methods and apparatus for keystream generation
GB0121793D0 (en) * 2001-09-08 2001-10-31 Amphion Semiconductor Ltd An apparatus for generating encryption/decryption keys
US6862446B2 (en) * 2003-01-31 2005-03-01 Flarion Technologies, Inc. Methods and apparatus for the utilization of core based nodes for state transfer
US7620179B2 (en) * 2004-01-29 2009-11-17 Comcast Cable Holdings, Llc System and method for security processing media streams
US8151110B2 (en) * 2004-08-05 2012-04-03 Digital Keystone, Inc. Methods and apparatuses for configuring products
US7711954B2 (en) * 2004-08-05 2010-05-04 Digital Keystone, Inc. Methods and apparatuses for configuring products
US20060031873A1 (en) * 2004-08-09 2006-02-09 Comcast Cable Holdings, Llc System and method for reduced hierarchy key management
US8099369B2 (en) * 2004-12-08 2012-01-17 Ngna, Llc Method and system for securing content in media systems
US7383438B2 (en) * 2004-12-18 2008-06-03 Comcast Cable Holdings, Llc System and method for secure conditional access download and reconfiguration
US7933410B2 (en) * 2005-02-16 2011-04-26 Comcast Cable Holdings, Llc System and method for a variable key ladder
US20060200412A1 (en) * 2005-02-23 2006-09-07 Comcast Cable Holdings, Llc System and method for DRM regional and timezone key management
US7934083B2 (en) * 2007-09-14 2011-04-26 Kevin Norman Taylor Configurable access kernel
US8879733B2 (en) * 2012-07-10 2014-11-04 Infineon Technologies Ag Random bit stream generator with guaranteed minimum period
US8861725B2 (en) * 2012-07-10 2014-10-14 Infineon Technologies Ag Random bit stream generator with enhanced backward secrecy
US9197910B2 (en) 2012-10-29 2015-11-24 Arris Technology, Inc. Business method including handshake protocol to control actors and functions to propagate acceptance of an IP license to securely authenticate software application program interfaces (APIs)
RU2653470C1 (ru) * 2017-06-27 2018-05-08 Федеральное государственное бюджетное образовательное учреждение высшего образования "Казанский национальный исследовательский технический университет им. А.Н. Туполева - КАИ" (КНИТУ-КАИ) Способ передачи криптограммы в системе связи и устройство для его осуществления

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US434322A (en) * 1890-08-12 Seam-compressing machine
US4343967A (en) * 1950-02-28 1982-08-10 General Dynamics Corporation Electronics Division Autokey code generator
US4434322A (en) * 1965-08-19 1984-02-28 Racal Data Communications Inc. Coded data transmission system
US3781473A (en) * 1971-04-15 1973-12-25 Datotek Random digital code generator
US3911330A (en) * 1974-08-27 1975-10-07 Nasa Nonlinear nonsingular feedback shift registers
US4274085A (en) * 1979-06-28 1981-06-16 Motorola, Inc. Flexible mode DES system
US4760598A (en) * 1981-07-23 1988-07-26 Racal Data Communications Inc. Coded data transmission system
CH664056A5 (de) * 1984-11-02 1988-01-29 Borer Communications Ag Verfahren und vorrichtung fuer die umwandlung einer digitalen datensequenz in die verschluesselte form.
US4797921A (en) * 1984-11-13 1989-01-10 Hitachi, Ltd. System for enciphering or deciphering data
US4785410A (en) * 1985-06-05 1988-11-15 Clarion Co., Ltd. Maximum length shift register sequences generator

Also Published As

Publication number Publication date
IE62615B1 (en) 1995-02-22
NO891934L (no) 1989-11-20
IE891503L (en) 1989-11-17
EP0342832A3 (en) 1991-05-29
EP0342832B1 (en) 1994-04-06
DK237189D0 (da) 1989-05-16
NO300909B1 (no) 1997-08-11
ATE104100T1 (de) 1994-04-15
DK174597B1 (da) 2003-07-14
JPH0222693A (ja) 1990-01-25
AU608439B2 (en) 1991-03-28
EP0342832A2 (en) 1989-11-23
US4860353A (en) 1989-08-22
ES2097742T3 (es) 1997-04-16
DE68914322D1 (de) 1994-05-11
DE68914322T2 (de) 1995-11-23
AU3485989A (en) 1989-11-23
NO891934D0 (no) 1989-05-12
DK237189A (da) 1989-11-18
CA1331789C (en) 1994-08-30

Similar Documents

Publication Publication Date Title
JP3024702B2 (ja) ダイナミックフィードバックスクランブル技術キーストリーム発生装置
JP3029381B2 (ja) データ変換装置
US6125182A (en) Cryptographic engine using logic and base conversions
JP4127472B2 (ja) データ変換装置及びデータ変換装置のデータ変換方法及びプログラム及びコンピュータ読み取り可能な記録媒体
US5351299A (en) Apparatus and method for data encryption with block selection keys and data encryption keys
US6754345B2 (en) Pseudorandom number generation circuit and data communication system employing the same
US4157454A (en) Method and system for machine enciphering and deciphering
US4791594A (en) Random-access psuedo random number generator
US4047008A (en) Pseudo-random number sequence generator
US9465961B2 (en) Methods and circuits for securing proprietary memory transactions
USRE30957E (en) Variant key matrix cipher system
JPH08179690A (ja) プロダクト暗号装置
JP4195195B2 (ja) シーケンス発生器
GB1430814A (en) Residue generating circuit
JPS61114289A (ja) デイジタルデータシーケンスを暗号化された形式に変換するための方法及び装置
US5237615A (en) Multiple independent binary bit stream generator
US20050002523A1 (en) Method and apparatus for mapping an input value to be mapped to an encrypted mapped output value
EP0297581A2 (en) Pseudo-noise sequence generator
JP3547474B2 (ja) 暗号演算回路
US20070140482A1 (en) Method for storing data in a random access memory and encryption and decryption device
EP0035048B1 (en) Cipher system using a variant key matrix
CN110247754B (zh) 一种分组密码fbc的实现方法及装置
JP3701782B2 (ja) 符号発生装置
JP2003131566A (ja) ランダム関数演算方法及び演算装置
JPH1188320A (ja) データ暗号化回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees